JPWO2018163895A1 - 固体撮像装置、およびそれを用いるカメラシステム - Google Patents

Abstract

固体撮像装置は、列毎のＡＤ変換部（４０）を備え、ＡＤ変換部（４０）は、第１の比較器（４０４）を用いて、アナログ信号の電位が含まれる範囲を二分探索により第１の電位（Ｖ１）と第２の電位（Ｖ２）の差分に応じた電位の範囲に絞り込み、更に、二分探索の結果に基づいてデジタル信号の上位側部分である第１のデジタル信号を生成する第１のＡＤ変換を行い、ランプ信号（Ｖｒａｍｐ）および二分探索の結果に基づいて、第２の比較器（４０５）の出力が反転するまでの時間を計測することで、デジタル信号の残りの下位側部分である第２のデジタル信号を生成する第２のＡＤ変換を行う。

Description

本開示は、固体撮像装置、およびそれを用いるカメラシステムに関する。

周辺回路を同一チップ内に混在させることができるＭＯＳ型イメージセンサは、特に画素数の多いイメージセンサにおいて、列毎の画素出力信号を同時にＡＤ変換するカラムＡＤ変換方式が主流である。

また、近年、更に固体撮像装置の高フレームレート化が進むとともに、デジタル出力データの高ビット化も進んでおり、高速でかつ高分解能なＡＤ変換を行うため、上位ビット側と下位ビット側とで異なるＡＤ変換方式を取るような構成のＡＤ変換回路が提案されるようになってきている。

その一例として、特許文献１は、上位ビットを逐次比較型ＡＤ変換方式でデジタル変換し、下位ビットをシングルスロープ型ＡＤ変換方式でデジタル変換するカラムＡＤ変換回路を開示している。

特開２０１４−００７５２７号公報

上位ビットのＡＤ変換を逐次比較ＡＤ変換（以降、ＳＡＲ変換と呼ぶ）で行い、下位ビットのＡＤ変換をシングルスロープ型ＡＤ変換（以降、ＳＳ変換と呼ぶ）で行うＳＡＲ＋ＳＳ型ＡＤ変換においては、ＳＡＲ変換時に入力信号の二分探索を行ってアナログ値の絞込みを行い、絞り込んだアナログ信号に対してＳＳ変換を行う。

特許文献１において、より高ビット化を実現するためには、基準信号Ｖｒｅｆの電圧と、ランプ信号Ｖｒｍｐの変化の範囲とを合わせる必要がある。なぜなら、Ｖｒｅｆの電圧がランプ信号Ｖｒｍｐの変化の範囲に対して大きいと、ＳＳ変換においてＡＤ変換できない領域が発生し、正しくＡＤ変換できなくなってしまい、またＶｒｅｆの電圧に対してＶｒｍｐの変化の範囲が大きいと、ＳＳ変換に使う時間が必要以上に長くなってしまい、時間短縮効果が薄れてしまうためである。

特に、ＡＤ変換する入力アナログ信号の電圧範囲を可変にするためには、ＶｒｅｆとＶｒｍｐの変化の範囲が連動して、それぞれの電圧が変化する必要がある。

前記課題を鑑み、本開示は、ＳＡＲ変換時のＡＤ変換レンジと、ＳＳ変換時のＡＤ変換レンジとが、一定の関係を保つように基準信号とランプ信号を連動させることにより、高速なＳＡＲ変換を実現し、高画質で高フレームレートな読み出しを行う固体撮像装置およびそれを用いるカメラシステムを提供することを目的とする。

上記課題を解決するため本開示の一態様における固体撮像装置は、光信号を電気信号に変換する光電変換部を各々に持ち、Ｘ方向およびＹ方向に配列される複数の画素セルと、複数の前記画素セルに接続され、前記電気信号をアナログ信号として伝達するＸ方向に配列される複数の垂直信号線と、複数の前記垂直信号線に接続され、前記アナログ信号をデジタル信号に変換するＸ方向に配列される複数のＡＤ変換部と、を備え、前記ＡＤ変換部は、第１の比較器と第２の比較器とを有し、前記第１の比較器を用いて、前記アナログ信号の電位が含まれる範囲を二分探索により第１の電位と第２の電位の差分に応じた電位の範囲に絞り込み、更に、二分探索の結果に基づいて前記デジタル信号の上位側部分である第１のデジタル信号を生成する第１のＡＤ変換を行い、ランプ信号および前記二分探索の結果に基づいて、前記第２の比較器の出力が反転するまでの時間を計測することで、前記デジタル信号の残りの下位側部分である第２のデジタル信号を生成する第２のＡＤ変換を行う。

また、本開示におけるカメラシステムは、上記の固体撮像装置を備える。

本開示によると、高分解能なＡＤ変換を高速に行うことができ、高フレームレート・高画質な撮像が出来る。

図１は、実施の形態１に係る固体撮像装置の構成例を示す図である。 図２は、実施の形態１に係る画素セルの構成例を示す図である。 図３は、実施の形態１に係るＡＤ変換部の構成例を示す図である。 図４は、実施の形態１に係るバイアス生成回路の構成例を示す図である。 図５は、実施の形態１に係るＤＡＣ回路の構成例を示す図である。 図６は、実施の形態１に係る固体撮像装置の動作を説明する図である。 図７は、実施の形態１に係る固体撮像装置の動作タイミングチャートである。 図８は、実施の形態１に係る固体撮像装置の動作タイミングチャートである。 図９は、実施の形態１に係る固体撮像装置の動作タイミングチャートである。 図１０Ａは、入力容量を有する第１の比較器の構成例を示す図である。 図１０Ｂは、入力容量を有する第２の比較器の構成例を示す図である。 図１０Ｃは、第１の比較器の構成例を示す図である。 図１０Ｄは、第１の比較器の他の構成例を示す図である。 図１０Ｅは、第２の比較器の構成例を示す図である。 図１０Ｆは、第２の比較器の他の構成例を示す図である。 図１１は、実施の形態１に係るＡＤ変換部の構成例を示す図である。 図１２Ａは、出力端子同士が互いに接続されたバッファ回路を示す図である。 図１２Ｂは、出力端子同士が互いに接続されたバッファ回路を示す図である。 図１３Ａは、実施の形態１に係る画素セルの他の構成例を示す図である。 図１３Ｂは、実施の形態１に係る画素セルの他の例の構成例を示す断面図である。 図１４は、実施の形態２に係る固体撮像装置の構成例を示す図である。 図１５は、実施の形態２に係るＡＤ変換部の構成例を示す図である。 図１６は、実施の形態２に係るバイアス生成回路の構成例を示す図である。 図１７は、実施の形態２に係るオペアンプ（差動増幅回路）の構成例を示す図である。 図１８は、実施の形態２に係るＡＤ変換部の構成例を示す図である。 図１９は、実施の形態３に係る固体撮像装置の構成例を示す図である。 図２０は、実施の形態３に係るＡＤ変換部の構成例を示す図である。 図２１は、実施の形態３に係るバッファ回路の構成例を示す図である。 図２２は、実施の形態３に係るバイアス生成回路の構成例を示す図である。 図２３は、実施の形態４に係るカメラシステムの構成例を示す図である。

以下、本開示の実施の形態について、図面を用いて詳細に説明する。なお、以下で説明する実施の形態は、いずれも本開示の一具体例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、駆動タイミング等は、一例であり、本開示を限定する主旨ではない。また、以下の実施の形態における構成要素のうちの、本開示の最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。また、各図は、必ずしも厳密に図示したものではない。各図において、実質的に同一の構成について、重複する説明は省略又は簡略化する。

（実施の形態１）
図１は、実施の形態１に係る固体撮像装置の構成例を示す図である。

本実施の形態に係る固体撮像装置は、画素アレイ部１、垂直走査回路２、電流源部３、ＡＤ部４、メモリ部５および出力選択回路６を備える。

画素アレイ部１は、光信号を電気信号に変換する光電変換部を各々に持つ複数の画素セル（単位セル）１０を有する。複数の画素セル１０は、Ｘ方向およびＹ方向にアレイ状に（つまり二次元状に）配列される。同じ列に属する画素セル１０は共通の垂直信号線１１が接続される。また同じ行に属する画素セル１０は共通の転送信号線１２、リセット信号線１３および選択信号線１５が接続される。

垂直走査回路２は、転送信号線１２、リセット信号線１３、選択信号線１５を用いて画素アレイ部１を行単位で順次走査する。

電流源部３は、Ｘ方向に複数配列される電流源３０を有する。各電流源３０は、走査により選択された画素セル１０内の読み出しトランジスタと対をなす、ソースフォロア回路を形成する。

ＡＤ部４は、Ｘ方向に複数配列される複数のＡＤ変換部４０と、複数のＡＤ変換部４０に共通のバイアス生成回路４５およびＤＡＣ回路４７とを有する。

メモリ部５は、メモリ回路５０がＸ方向に複数配列される。

出力選択回路６は、メモリ回路５０を選択し画素セル１０毎のデジタル信号を出力する。

図２は、実施の形態１に係る画素セル１０の構成例を示す図である。図２に示す画素セル１０は、フォトダイオード１００と、ＦＤ部１０１と、転送トランジスタ（転送Ｔｒ）１０２と、リセットトランジスタ（リセットＴｒ）１０３と、読み出しトランジスタ（読み出しＴｒ）１０４と、選択トランジスタ（選択Ｔｒ）１０５とを有する。

フォトダイオード１００は、光信号を電気信号に変換する光電変換素子（光電変換部、受光部、画素とも呼ばれる）である。

ＦＤ部１０１は、フォトダイオード１００で発生した信号電荷が転送され、電気信号として一時的に保持する。

転送トランジスタ１０２は、フォトダイオード１００とＦＤ部１０１との間に設けられ、フォトダイオード１００からＦＤ部１０１に信号電荷を転送する。

リセットトランジスタ１０３は、ＦＤ部１０１と接続され、ＦＤ部１０１をリセットする。

読み出しトランジスタ１０４は、ゲートがＦＤ部１０１に接続され、ＦＤ部１０１の電位に応じた電位を出力する。

選択トランジスタ１０５は、読み出しトランジスタ１０４と垂直信号線１１との間に設けられ、読み出しトランジスタ１０４の出力を選択し、画素セル１０から垂直信号線１１に電位信号を出力する。

転送トランジスタ１０２のゲートは転送信号線１２に、リセットトランジスタ１０３のゲートはリセット信号線１３に、選択トランジスタ１０５のゲートは選択信号線１５にそれぞれ接続される。

垂直走査回路２は、転送信号線１２、リセット信号線１３および選択信号線１５に接続され、画素セル１０が行毎に、光信号に応じた電気信号を発生し出力するよう各画素セル１０の制御を行う。

電流源部３は、列ごとに設けられた電流源３０を有する。電流源３０は、各列の垂直信号線１１に接続され、対応する列の各画素セル１０の読み出しトランジスタ１０４と合わせソースフォロア回路を形成し、ＦＤ部１０１の電位は形成されるソースフォロア回路によって垂直信号線１１に読み出される。

ＡＤ部４は、列毎に設けられた垂直信号線１１毎に設けられたＡＤ変換部４０と、バイアス生成回路４５と、ＤＡＣ（Digital Analog converter）回路４７とを有する。ＡＤ変換部４０は、垂直信号線１１とバイアス信号を生成するバイアス生成回路４５およびＲＡＭＰ信号を生成するＤＡＣ回路４７が接続され、垂直信号線１１に読み出されるアナログ信号をデジタル信号に変換する。

メモリ部５は、列毎に設けられたメモリ回路５０を有する。メモリ回路５０は、ＡＤ変換部４０でデジタル値に変換されたデジタル信号を一時的に保持する。

出力選択回路６は、メモリ回路５０に保持されたデジタル信号を、あらかじめ定められている列の単位毎に順次選択し、出力する。

図３は、本実施の形態に係るＡＤ変換部４０の構成例を示す図である。

図３に示すＡＤ変換回路は、複数のキャパシタ４００＿０〜４からなるキャパシタ群４００と、第１のスイッチ４０１と、第１の比較器４０４と、第２の比較器４０５と、第１の制御回路４０６と第２の制御回路４０７と、前記複数のキャパシタ４００＿１〜４に対応して設けられる複数のスイッチ４０８＿１〜４からなる第２のスイッチ群４０８と、第２のノード４１１と、第３のノード４１２と、ＲＡＭＰ信号線４１３と、基準信号線４１４と、を有する。

複数のキャパシタ４００＿０〜４は第１のノードｎ１に結合される。また、重みづけされた容量値を持ち、本実施例では２^０×Ｃ、２^０×Ｃ、２^１×Ｃ、２^２×Ｃ、２^３×Ｃ、２^４×Ｃ、のようなバイナリウェイト型の容量値としているが、必ずしもこれに限定はされない。

第１のスイッチ４０１は、垂直信号線１１と第１のノードｎ１の間に配置され、オン状態になることにより、垂直信号線１１から出力されるアナログ信号を第１のノードｎ１に伝達し、オフ状態となることによりキャパシタ群４００の総電荷量を保持する。

第１の比較器４０４は、第１のノードｎ１と基準信号線４１４とに接続され、第１のノードｎ１の電位と基準信号線４１４の基準電位Ｖｒｅｆとの大小関係を比較し、その結果を第１の制御回路４０６に出力する。

第２のスイッチ４０８＿１〜４０８＿Ｎは、対応するキャパシタ４００＿１〜Ｎに第２のノードｎ２か第３のノードｎ３のどちらか一方を、第１の制御回路４０７の出力に応じて選択し、接続する。

第１の制御回路４０７は、第１のノードｎ１の電位が含まれる範囲を二分探索により絞り込まれるように、第１の比較器４０４の出力に応じて第２のスイッチ４０８＿１〜４０８＿Ｎの制御を行うとともに、二分探索の結果に応じた第１のデジタル信号を生成する。第１のデジタル信号は、垂直信号線１１のアナログ信号を変換したデジタル信号の上位側部分である。

第２の比較器４０５は、第１のノードｎ１とＲＡＭＰ信号線４１３とに接続され、第１のノードｎ１の電位ＶｓｈとＲＡＭＰ信号線のランプ信号との大小関係を比較し、その結果を第２の制御回路４０７に出力する。

第２の制御回路４０７は、第１のノードｎ１の電位ＶｓｈとＲＡＭＰ信号線の電位との大小関係が入れ替わるまでの時間を計測し、計測した時間に応じた第２のデジタル信号を生成する。第２のデジタル信号は、垂直信号線１１のアナログ信号を変換したデジタル信号の残りに下位側部分である。

バイアス生成回路４５は、第１のデジタル信号を生成するために必要な信号であって、第１のＡＤ変換の基準となる２つの信号を生成する。すなわち、バイアス生成回路４５は、第１の電位Ｖ_１をもつ第１の信号と、第２の電位Ｖ_２をもつ第２の信号とを生成する。

図４は、実施の形態１にかかるバイアス生成回路４５の構成例を示す図である。

図４のバイアス生成回路４５は、ソースフォロア回路４５０とソースフォロア回路４６０を持ち、第１入力電位Ｖａおよび第２入力電位Ｖｂを用いて、第１の電位Ｖ_１および第２の電位Ｖ_２を生成する。

ソースフォロア回路４５０はトランジスタ４５１及びトランジスタ４５２を持ち、トランジスタ４５１のソースとトランジスタ４５２のドレインと第２のノードｎ２とを接続する。トランジスタ４５１のゲートを第１入力電位Ｖａにすることで、第２のノードｎ２の電位Ｖ_１は、Ｖ_１＝Ｖａ−Ｖ_ｓｆ１となる。ここで、Ｖ_ｓｆ１はトランジスタ４５１やトランジスタ４５２、トランジスタ４５２のゲート電位等を調整することで、設計者が適切な値にすることが可能である。

同様に、ソースフォロア回路４６０はトランジスタ４６１及びトランジスタ４６２を持つ。トランジスタ４６１のソースとトランジスタ４６２のドレインと第３のノードｎ３とを接続する。トランジスタ４６１のゲートを第２入力電位Ｖｂにすることで、第３のノードｎ３の電位Ｖ_２は、Ｖ_２＝Ｖｂ−Ｖ_ｓｆ２となる。ここで、Ｖ_ｓｆ２はトランジスタ４６１やトランジスタ４６２、トランジスタ４６２のゲート電位等を調整することで、設計者が適切な値にすることが可能である。トランジスタ４５１とトランジスタ４６１、トランジスタ４５２とトランジスタ４６２とをそれぞれ同一のサイズとし、図４のようにトランジスタ４５２とトランジスタ４６１のゲートとを共通の電位Ｖｇにすることで、Ｖ_ｓｆ１＝Ｖ_ｓｆ２となり、Ｖ_１とＶ_２の電位差は、ＶａとＶｂの電位差と同じになる。

ＤＡＣ回路４７は、第２のデジタル信号を生成するために必要なＲＡＭＰ信号を生成する。

図５は、実施の形態１に係るＤＡＣ回路４７の構成例を示すである。ＤＡＣ回路４７は、抵抗値がＲの単位抵抗が２^１４個直列に接続される抵抗４７１と、一方の端子が任意の位置の単位抵抗から連続する２^１０個の単位抵抗と接続し、もう一方の端子が共通に接続されるスイッチ群４７２と、スイッチ群４７２に接続されるバッファ回路４７３を備える。抵抗４７１の上端は第１入力電位Ｖａが入力され、抵抗４７１の下端は第２入力電位Ｖｂが入力される。バッファ回路４７３の出力はＲＡＭＰ信号線４１３と接続する。

任意の抵抗に接続されるスイッチをスタートとして、隣接する抵抗に接続されるスイッチに順番にオンさせることで、ＲＡＭＰ信号線には、図６に示すような、（Ｖ_１−Ｖ_２）／１６が変化の範囲となるランプ信号が出力される。

出力選択回路６は、各列で生成される第１のデジタル信号及び第２のデジタル信号を、読み出す列を順次指定し、読み出しを行う。

図７、図８および図９は、図１の固体撮像装置の動作タイミングチャートである。

図７、図８および図９において、横軸は時刻、縦軸は各信号の電位を表す。φＲＳは、所定の行のリセットトランジスタを共通に制御するパルス信号を示す。φＴＸは、所定の行の転送トランジスタを共通に制御するパルス信号を示す。φＳＥＬは、所定の行の選択トランジスタを共通に制御するパルス信号を示す。Ｖ_ｐｉｘは所定の画素セルに接続される垂直信号線１１の電位を示す。φＳＨは第１のスイッチ４０１を共通に制御するパルス信号を示す。Ｖ_ｓｈは所定の列ＡＤ変換回路の第１のノードｎ１の電位を示す。Ｖ_ｒａｍｐはＲＡＭＰ信号線４１３の電位を示す。Ｖ_ｒｅｆは基準信号線４１４の電位を表す。Ｖ_１（図中のＶ１）は第１の電位を示す。Ｖ_２（図中のＶ２）は第２の電位、を示す。φＳＷ２＿１〜φＳＷ２＿４は、所定の列の複数の第２のスイッチを制御するパルス信号を表す。

第２のスイッチ４０８＿１〜４０８＿４は、それぞれを制御するパルス信号φＳＷ２＿１〜φＳＷ２＿４が“Ｌ”レベルの時にはＶ_２を対応するキャパシタ４００＿１〜４００＿４に供給し、“Ｈ”レベルの時にはＶ_１を対応するキャパシタ４００＿１〜４００＿４に供給する。

まず、図７において、時刻ｔ１でφＳＥＬ及びφＲＳを“Ｈ”レベルにすると、φＳＥＬ及びφＲＳと接続される選択トランジスタ１０５およびリセットトランジスタ１０３が全てオンし、該当する行のＦＤ部１０１の電位はリセットされ、垂直信号線１１の電位Ｖ_ｐｉｘはリセット御レベルを示すＶ_ｒｓｔとなる。

時刻ｔ２でφＳＨが“Ｈ”レベルにすると、φＳＨと接続する第１のスイッチ４０１が全てオンし、各列の垂直信号線１１の電位と、各列の第１のノードｎ１の電位は等しくなる。従って、Ｖ_ｓｈはＶ_ｒｓｔへと遷移する。時刻ｔ３でφＳＨを“Ｌ”レベルにすることで、Ｖ_ｓｈはＶ_ｒｓｔで保持されることとなる。

時刻ｔ４〜時刻ｔ５の間に第１のＡＤ変換を行うが、その詳細については図８に示す。

図８において、時刻ｔ２１でφＳＷ２＿１を“Ｈ”レベルにすると、キャパシタ４００＿１に供給される信号が第２の電位Ｖ_２から第１の電位Ｖ_１に切り替わる。φＳＨ１は“Ｌ”レベルであるので、キャパシタ４００＿０〜Ｎの総電荷量は変化しないことから、Ｖ_ｓｈは（Ｖ_１−Ｖ_２）／２だけ上昇する。

時刻ｔ２２で第１の比較器４０４にてＶ_ｒｅｆとＶ_ｓｈを比較し、Ｖ_ｓｈの方が高ければ第１の制御回路４０６はφＳＷ２＿１を“Ｌ”レベルに戻し、低ければ“Ｈ”レベルを維持するように動作する。ここでは、Ｖ_ｓｈの方が高いため、φＳＷ２＿１は“Ｌ”レベルに戻り、キャパシタ４００＿１に供給される信号も第２の電位Ｖ_２に戻り、Ｖ_ｓｈはＶ_ｒｓｔに戻る。

時刻ｔ２３でφＳＷ２＿２を“Ｈ”レベルにすると、Ｖ_ｓｈは（Ｖ_１−Ｖ_２）／２^２だけ上昇する。ｔ２４でＶ_ｒｅｆとＶ_ｓｈを比較し、Ｖ_ｓｈが高ければ第１の制御回路４０６はφＳＷ２＿２を“Ｌ”レベルに戻し、低ければ“Ｈ”レベルを維持するように動作する。ここでは、Ｖ_ｓｈの方が高いため、φＳＷ２＿２は“Ｌ”レベルに戻り、キャパシタ４００＿２に供給される信号もＶ_２に戻り、Ｖ_ｓｈはＶ_ｒｓｔに戻る。

時刻ｔ２５でφＳＷ２＿３を“Ｈ”レベルにすると、Ｖ_ｓｈは（Ｖ_１−Ｖ_２）／２^３だけ上昇する。ｔ２６でＶ_ｒｅｆとＶ_ｓｈを比較し、Ｖ_ｓｈが高ければ第１の制御回路４０６はφＳＷ２＿３“Ｌ”レベルに戻し、低ければ“Ｈ”レベルを維持するように動作する。ここでは、Ｖ_ｓｈの方が低いため、φＳＷ２＿３は“Ｈ”レベルを維持し、キャパシタ４００＿３に供給される信号も第１の電位Ｖ_１が維持され、Ｖ_ｓｈもＶ_ｒｓｔ＋（Ｖ_１−Ｖ_２）／２^３が維持される。

時刻ｔ２７でφＳＷ２＿４を“Ｈ”レベルにすると、Ｖ_ｓｈは（Ｖ_１−Ｖ_２）／２^４だけ上昇する。ｔ２８でＶ_ｒｅｆとＶ_ｓｈを比較し、Ｖ_ｓｈが高ければ第１の制御回路４０６はφＳＷ２＿４を“Ｌ”レベルに戻し、低ければ“Ｈ”レベルを維持するように動作する。ここでは、Ｖ_ｓｈの方が高いため、φＳＷ２＿２は“Ｌ”レベルに戻り、キャパシタ４００＿４に供給される信号もＶ_２に戻り、Ｖ_ｓｈもＶ_ｒｓｔ＋（Ｖ_１−Ｖ_２）／２^３に戻る。

φＳＷ２＿１〜φＳＷ２＿４の状態ｒ１〜ｒ４を、それぞれ“Ｌ”レベルにある時を０、“Ｈ”レベルにある時を１とすると、上記に示した第１のＡＤ変換動作により第１の制御回路は、第１のデジタル信号Ｄ１＿ｒｓｔ＝｛ｒ１、ｒ２、ｒ３、ｒ４｝＝｛０、０、１、０｝を出力し、Ｖ_ｓｈはＶ_ｒｓｔ＋（Ｖ_１−Ｖ_２）／２^３となる。

図７において、時刻ｔ６でＶ_ｒａｍｐはスウィープを開始し、第２の制御回路４０７は、ＶｓｈとＶ_ｒａｍｐの大小関係が入れ替わる時刻ｔ７（ｔ７は図示されていない）までの時間Ｔｄを計測、Ｔｄに応じた第２のデジタル信号Ｄ２＿ｒｓｔを出力する。Ｖ_ｒａｍｐのスウィープは時刻ｔ８で停止する。

時刻ｔ３〜ｔ８の間にφＴＸが“Ｈ”レベルにすると、φＴＸに接続される転送トランジスタ１０２が全てオンし、該当する行のフォトダイオード１００で発生する電子がＦＤ部１０１に転送され、垂直信号線１１の電位Ｖ_ｐｉｘは転送される電子の数に対応する電位分だけＶ_ｒｓｔから低下した、Ｖ_ｓｉｇとなる。

時刻ｔ９でφＳＨが“Ｈ”レベルにすると、φＳＨと接続される第１のスイッチ４０１が全てオンし、各列の垂直信号線電位と、各列の第１のノードｎ１の電位は等しくなる。従って、Ｖ_ｓｈはＶ_ｓｉｇへと遷移する。時刻ｔ１０でφＳＨを“Ｌ”レベルにすることで、Ｖ_ｓｈはＶ_ｓｉｇで保持されることとなる。

時刻ｔ１１〜時刻ｔ１２の間に第１のＡＤ変換を行うが、その詳細については図９に示す。

なお、図示されていないが、時刻ｔ８〜時刻ｔ９の間にＳＷ２＿１〜ＳＷ２＿４は全て“Ｌ”レベルにリセットされる。

図９において、時刻ｔ３１でφＳＷ２＿１を“Ｈ”レベルにすると、キャパシタ４００＿１に供給される信号が第１の電位Ｖ_１から第２の電位Ｖ_２に切り替わり、Ｖ_ｓｈは（Ｖ_１−Ｖ_２）／２だけ上昇する。

時刻ｔ３２で第１の比較器４０４にてＶ_ｒｅｆとＶ_ｓｈを比較し、Ｖ_ｓｈの方が高ければ第１の制御回路４０６はφＳＷ２＿１を“Ｌ”レベルに戻し、低ければ“Ｈ”レベルを維持するように動作する。ここでは、Ｖ_ｓｈの方が高いため、φＳＷ２＿１は“Ｌ”レベルに戻り、キャパシタ４００＿１に供給される信号も第２の電位Ｖ_２に戻り、Ｖ_ｓｈはＶ_ｒｓｔに戻る。

時刻ｔ３３でφＳＷ２＿２を“Ｈ”レベルにすると、Ｖ_ｓｈは（Ｖ_３−Ｖ_４）／２^２だけ上昇する。ｔ３４でＶ_ｒｅｆとＶ_ｓｈを比較し、Ｖ_ｓｈが高ければ第１の制御回路４０６はφＳＷ２＿２を“Ｌ”レベルに戻し、低ければ“Ｈ”レベルを維持するように動作する。ここでは、Ｖ_ｓｈの方が低いため、φＳＷ２＿２は“Ｈ”レベルを維持し、キャパシタ４００＿２に供給される信号もＶ_１が維持され、Ｖ_ｓｈもＶ_ｒｓｔ＋（Ｖ_１−Ｖ_２）／２^２が維持される。

時刻ｔ３５でφＳＷ２＿３を“Ｈ”レベルにすると、Ｖ_ｓｈは（Ｖ_１−Ｖ_２）／２^３だけ上昇する。ｔ１６でＶ_ｒｅｆとＶ_ｓｈを比較し、Ｖ_ｓｈが高ければ第１の制御回路４０６はφＳＷ２＿３“Ｌ”レベルに戻し、低ければ“Ｈ”レベルを維持するように動作する。ここでは、Ｖ_ｓｈの方が高いため、φＳＷ２＿３はＬ”レベルに戻り、キャパシタ４００＿１に供給される信号もＶ_２に戻り、Ｖ_ｓｈはＶ_ｒｓｔ＋（Ｖ_１−Ｖ_２）／２^２に戻る。

時刻ｔ３７でφＳＷ２＿４を“Ｈ”レベルにすると、Ｖ_ｓｈは（Ｖ_１−Ｖ_２）／２^４だけ上昇する。ｔ３８でＶ_ｒｅｆとＶ_ｓｈを比較し、Ｖ_ｓｈが高ければ第１の制御回路４０６はφＳＷ２＿４を“Ｌ”レベルに戻し、低ければ“Ｈ”レベルを維持するように動作する。ここでは、Ｖ_ｓｈの方が低いため、φＳＷ２＿４は“Ｈ”レベルを維持し、キャパシタ４００＿４に供給される信号もＶ_１が維持され、Ｖ_ｓｈもＶ_ｒｓｔ＋（Ｖ_１−Ｖ_２）／２^２＋（Ｖ_１−Ｖ_２）／２^４が維持される。

φＳＷ２＿１〜φＳＷ２＿４の状態ｓ１〜ｓ４を、それぞれ“Ｌ”レベルにある時を０、“Ｈ”レベルにある時を１とすると、上記に示した第１のＡＤ変換動作により第１の制御回路４０６は、第１のデジタル信号Ｄ１＿ｒｓｔ＝｛ｓ１、ｓ２、ｓ３、ｓ４｝＝｛０、１、０、１｝を出力し、Ｖ_ｓｈはＶ_ｒｓｔ＋（Ｖ_１−Ｖ_２）／２^２＋（Ｖ_１−Ｖ_２）／２^４となる。

図７において、時刻ｔ１３でＶ_ｒａｍｐはスウィープを開始し、第２の制御回路４０７は、Ｖ_ｓｈとＶ_ｒａｍｐの大小関係が入れ替わる時刻ｔ１４（ｔ１４は図示されていない）までの時間Ｔｕを計測、Ｔｕに応じた第２のデジタル信号Ｄ２＿ｓｉｇを出力する。Ｖ_ｒａｍｐのスウィープは時刻ｔ１５で停止する。

ここで、第２のＡＤ変換動作におけるＶ_ｓｈが取りうる範囲は、Ｖ_ｒｅｆ〜Ｖ_ｒｅｆ−（Ｖ_１−Ｖ_２）／１６である。それに対してＶ_ｒａｍｐが取りうる範囲も、ＤＡＣ回路におけるスタートの抵抗の位置をＶ_ｒｅｆに設定することで、Ｖ_ｒｅｆ〜Ｖ_ｒｅｆ−（Ｖ_１−Ｖ_２）／１６になる。すなわち、Ｖ_ｒａｍｐの範囲を第２のＡＤ変換に必要な電位に対して過不足なく設定することができ、最短の時間で第２のＡＤ変換を行うことができる。また、Ｖ_１とＶ_２の電位差を調整することにより、ＡＤ変換する入力範囲を任意に設定することができるため、画素部に入射する光量に応じて、適切なレンジでＡＤ変換することができ、高分解能なＡＤ変換を高速に行うことが出来、高画質・高フレームレートなイメージセンサが実現できる。

本実施形態では、バイアス発生回路及びＤＡＣ回路を具体的な構成を示して説明したが、その限りではない。

図１０Ａおよび図１０Ｂに示すように、第１の比較器４０４及び第２の比較器４０５の入力部に容量素子Ｃ１、Ｃ２、Ｃ３、Ｃ４を挿入することでＤＣ成分（つまり直流成分）をカットすることができ、ＤＡＣ回路におけるスタート位置をＶ_ｒｅｆにする必要がなくなり、任意の電位にすることができる。

上述の通り、第１の比較器４０４は、二分探索により第１のデジタル信号の取得する第１のＡＤ変換に用いられる。第１の比較回路４０４のノイズは、第１のデジタル信号にノイズを重畳することになるが、上式に示すとおり、第１のノードｎ１の電位にもそのノイズを足すことになるため、第２のＡＤ変換時にそのノイズはキャンセルされ、最終的に得られるデジタル変換値に影響を与えない。一方で、第１の比較器４０４の動作速度が遅いと、第１のＡＤ変換に必要な時間が長くなってしまう。

このように、第１のＡＤ変換動作におけるノイズは最終的に得られるデジタル変換値に影響を与えないことから、第１の比較器４０４には高速性に優れた、例えば図１０Ｃに示すようなラッチ型比較回路や図１０Ｄに示すようなチョッパ型比較回路を用いることで、ＡＤ変換精度に影響を与えることなく、高速なデジタル変換が出来る。

それに対して、第２の比較器４０５のノイズは、第２のデジタル信号にノイズを重畳することとなり、ＡＤ変換の誤差の要因となる。一方、第２のＡＤ変換に必要な変換時間は、時間計測を行うためのクロック周波数に依存し、第２の比較器４０５の動作速度が遅くても、第２のＡＤ変換に必要な時間は長くはならない。そこで、第２の比較回路４０５には低ノイズ性に優れた、例えば図１０Ｅや図１０Ｆに示すような差動増幅型の比較回路を用いることで、ＡＤ変換速度に影響を与えることなく、高精度なデジタル変換が出来る。

また、図１１に示すように、各々のＡＤ変換回路４０のノードｎ２およびノードｎ３に、それぞれバッファ回路４２１、バッファ回路４２２を挿入しても良い。各々のＡＤ変換回路４０に挿入するバッファ回路で、各々のＡＤ変換回路４０のキャパシタ４００＿１〜４の電荷充放電を行うため、キャパシタ４００＿１〜４高速に行うことができ、第２のＡＤ変換時間を短縮することができる。また、図１２Ａおよび図１２Ｂに示すように、ＡＤ変換部内に配置されるバッファ回路４２１同士や、バッファ回路４２２同士の出力を複数のＡＤ変換部間で接続してもよい。製造ばらつきに伴う列間のばらつきを低減することができる。

なお、図２の画素セル１０は、フォトダイオード１００、転送トランジスタ１０２、ＦＤ部１０１、リセットトランジスタ１０３、読み出しトランジスタ１０４及び選択トランジスタ１０５を有する構造、いわゆる１画素１セル構造である。これに限らず、画素セル１０は、複数の画素（つまり複数のフォトダイオード１００）を含み、さらに、ＦＤ部１０１、リセットトランジスタ１０３、読み出しトランジスタ１０４及び選択トランジスタ１０５のいずれか、あるいは、すべてを１つの画素セル内で共有する構造、いわゆる多画素１セル構造を用いることが出来る。すなわち、図２の画素セル１０では、一つの画素（つまりフォトダイオード１００）に対応してリセットトランジスタ１０３、読み出しトランジスタ１０４及び選択トランジスタ１０５がひとつずつ設けられているが、隣接する複数の画素セルでリセットトランジスタ１０３、読み出しトランジスタ１０４及び選択トランジスタ１０５が共有化されれば、実質的に１画素あたりのトランジスタ数を少なくすることが出来る。

また、図１の固体撮像装置は、画素が半導体基板の表面、すなわち、トランジスタのゲート端子及び配線が形成される面と同じ面側に形成される構造とともに、画素が半導体基板の裏面、すなわちトランジスタのゲート端子及び配線が形成される面に対して裏面側に形成される、いわゆる、裏面照射型イメージセンサ（裏面照射型固体撮像装置）の構造を用いることも出来る。

他にも、図１３Ａに示すように、光電変換膜（一例として、有機材料を用いた光電変換膜）を用いるイメージセンサの構造を用いることも出来る。

光電変換膜１１０を用いるイメージセンサの場合は、図１３Ｂに示す断面図のように、透明電極８１０と、画素電極８０８と、これらの間に介在する光電変換層８０９とを有した構成となる。図１３Ｂは、実施の形態１に係る画素セルの他の構成例を示す断面図である。図１３Ｂの画素セルは、半導体基板８０１と、ゲート電極８０２と、コンタクトプラグ８０３と、配線層８０７と、光電変換膜１１０と、カラーフィルタ８１２と、オンチップレンズ８１３とを備える。ここで、ＦＤ部１０１は、半導体基板８０１内に設けられ、コンタクトプラグ８０３を介して画素電極８０８に電気的に接続される。上記の光電変換層８０９に光が照射され、透明電極８１０と画素電極８０８との間にバイアス電位が印加されると、電界が生じ、光電変換によって生じる正および負の電荷のうちの一方が画素電極８０８によって収集され、収集される電荷はＦＤ部１０１に蓄積される。ＦＤ部１０１に蓄積される電荷の読み出しは、基本的には図２のフォトダイオードタイプと同様である。

また、図１３Ｂでは、転送トランジスタなしの画素回路例を示したが、転送トランジスタを用いることも出来る。

以上のように、実施の形態１に係る固体撮像装置は、光信号を電気信号に変換する光電変換部を各々に持ち、Ｘ方向およびＹ方向に配列される複数の画素セル１０と、複数の画素セル１０に接続され、電気信号をアナログ信号として伝達するＸ方向に配列される複数の垂直信号線１１と、複数の垂直信号線１１に接続され、アナログ信号をデジタル信号に変換するＸ方向に配列される複数のＡＤ変換部４０と、を備え、ＡＤ変換部４０は、第１の比較器４０４と第２の比較器４０５とを有し、第１の比較器４０４を用いて、アナログ信号の電位が含まれる範囲を二分探索により第１の電位Ｖ_１と第２の電位Ｖ_２の差分に応じた電位の範囲に絞り込み、更に、二分探索の結果に基づいてデジタル信号の上位側部分である第１のデジタル信号を生成する第１のＡＤ変換を行い、ランプ信号Ｖ_ｒａｍｐおよび二分探索の結果に基づいて、第２の比較器４０５の出力が反転するまでの時間を計測することで、デジタル信号の残りの下位側部分である第２のデジタル信号を生成する第２のＡＤ変換を行う。

これによれば、第１の電位Ｖ_１および第２の電位Ｖ_２が基準となって第１のＡＤ変換における変換レンジが定まる。また、ランプ信号に従って第２のＡＤ変換における変換レンジが定まる。しがって、第１のＡＤ変換の基準となる第１の電位Ｖ_１および第２の電位Ｖ_２と、第２のＡＤ変換のレンジを定めるランプ信号とを、との容易に対応させることができ、その結果、ＡＤ変換の高速化を実現できる。

ここで、個体撮像装置は、バイアス生成回路４５と、ＤＡＣ回路４７と、を備え、バイアス回路４５は、第１の電位Ｖ_１および第２の電位Ｖ_２を生成し、ＤＡＣ回路４７は、ランプ信号Ｖ_ｒａｍｐを生成してもよい。

これによれば、第１の電位Ｖ_１および第２の電位Ｖ_２によって定まる第１のＡＤ変換の変換レンジと、ランプ信号によって定まる第２のＡＤ変換の変換レンジとを、容易に対応させることができる。

ここで、第２の比較器４０５は、垂直信号線に接続可能な第１のノードの電位とランプ信号の電位との大小関係を比較し、バイアス回路４５は、第１入力電位Ｖａおよび第２入力電位Ｖｂを用いて、第１の電位Ｖ₁及び第２の電位Ｖ_２を生成し、ＤＡＣ回路４７は、第１入力電位Ｖａおよび第２入力電位Ｖｂを用いて、ランプ信号を生成してもよい。

これによれば、第１の電位Ｖ_１および第２の電位Ｖ_２は、第１入力電位Ｖａおよび第２入力電位Ｖｂを用いて定められる。また、ランプ信号も第１入力電位Ｖａおよび第２入力電位Ｖｂを用いて定められる。よって、第１のＡＤ変換における変換レンジと、第２のＡＤ変換における変換レンジと最適な関係に対応させることができる。

さらに、第１入力電位Ｖａおよび第２入力電位Ｖｂを変更した場合であっても、第１のＡＤ変換における変換レンジと、第２のＡＤ変換における変換レンジと最適な関係に対応させることができる。

ここで、（ＡＤ変換部４０は、第１のバッファ回路４２１と第２のバッファ回路４２２とを有し、第１のバッファ回路４２１の入力端子には、バイアス生成回路４５で生成された第１の電位が入力され、第１のバッファ回路４２１の出力端子は第１の信号線に接続され、第２のバッファ回路４２２の入力端子には、バイアス生成回路４５で生成された第２の電位が入力され、第２のバッファ回路４２２の出力端子は第２の信号線に接続されてもよい。

これによれば、第１の電位Ｖ_１および第２の電位Ｖ_２を安定化し、第１のＡＤ変換の誤差を抑制することができる。

ここで、複数のＡＤ変換部４０における第１のバッファ回路４２１の出力端子同士は互いに接続され、複数のＡＤ変換部４０における第２のバッファ回路４２２の出力端子同士は互いに接続されてもよい。

これによれば、複数のＡＤ変換部４０における第１の電位Ｖ₁および第２の電位Ｖ_２のバラツキを抑制し、第１のＡＤ変換の精度を高めることできる。

ここで、第１のＡＤ変換を行った後に、第２のＡＤ変換を行ってもよい。

ここで、第１の比較器４０４と第２の比較器４０５とは、異なる構成であってもよい。

ここで、第１の比較器４０４は、ラッチ型の比較回路であってもよい。

ここで、第１の比較器４０４は、チョッパ型の比較回路であってもよい。

ここで、第２の比較器４０５は、差動増幅回路型の比較回路であってもよい。

ここで、光電変換部は、光電変換膜を有していてもよい。

（実施の形態２）
実施の形態２に係る固体撮像装置については、図１４〜図１７を用いて、上述した実施形態との相違点を中心に説明する。

図１４は、本発明の実施の形態２に係る固体撮像装置の全体構成を示す図である。図１４は、図１の固体撮像装置と比べて、ＡＤ部４の代わりにＡＤ部９を備える点が異なっている。以下では、異なる点を中心に説明する。

ＡＤ部９は、図１中のＡＤ部４と比べて、ＡＤ変換部４０の代わりにＡＤ変換部９０を備える点と、バイアス生成回路４５の代わりにバイアス生成回路９５を備える点とが異なっている。

図１５は、本実施の形態に係るＡＤ変換部９０の構成例を示す図である。図１５は、図３のＡＤ変換部４０と比べて、第３のノードｎ３が削除され（または接地され）、第２の信号線Ｓ２がグランド線に変更された点が異なっている。

バイアス生成回路９５は、第１のデジタル信号を生成するために必要な信号を生成する。例えば、バイアス生成回路９５は、二つの入力端子と一つの出力端子とを有する減算回路を備え、減算回路の二つの入力端子には前記第１入力電位Ｖａおよび第２入力電位Ｖｂが入力され、第１の電位Ｖ_１を出力する。バイアス生成回路９５の一例を図１６に示す。バイアス生成回路９５は、第１のオペアンプ８５１と、第２のオペアンプ８５２と、第３のオペアンプ８５３と、第１の抵抗８５４と、第２の抵抗８５５と、第３の抵抗８５６と、第４の抵抗８５７と、第５の抵抗８５８と、を有する。

オペアンプには、例えば、図１７に示す差動増幅回路を使用することも出来るが、これに限定はされない。

第１のオペアンプ８５１の＋側の入力には第１入力電位Ｖａが入力される。第２のオペアンプ８５２の＋側の入力には第２入力電位Ｖｂが入力される。第１のオペアンプ８５１の−側の入力と、第２のオペアンプ８５２の−側の入力は、第１の抵抗８５４を介して接続される。第１のオペアンプ８５１及び第２のオペアンプ８５２は、それぞれ出力端子とマイナス側の入力端子とが接続される。また、第１のオペアンプ８５１の出力は、第２の抵抗８５５を介して第３のオペアンプ８５３の−側の入力と接続される。第２のオペアンプ８５２の出力は、第３の抵抗８５６を介して第３のオペアンプ８５３の＋側の入力と接続される。更に第３のオペアンプ８５３の−側の入力は第４の抵抗８５７を介して第３のオペアンプ８５３の出力と接続される。第３のオペアンプ８５３の＋側の入力は、第５の抵抗８５８を介してＧＮＤ線と接続される。第３のオペアンプ８５３の出力は、第２のノードｎ２と接続される。この構成において、第３のオペアンプ８５３は、第２の抵抗８５５及び第３の抵抗８５６の抵抗値＝Ｒ_２、第４の抵抗８５７及び第５の抵抗８５８の抵抗値＝Ｒ_３として、以下の式で表される電位＝Ｖ_１５を第２のノードｎ２に出力する。

Ｖ_１５＝（Ｖａ−Ｖｂ）×Ｒ_３／Ｒ_２

ここで、Ｒ_２＝Ｒ_３として設計すると、Ｖ_１５＝Ｖａ−Ｖｂとなる。

本実施の形態に係る固体撮像装置の動作は、実施の形態１の固体撮像装置の動作タイミングチャートとして示した図７、図８、図９とほぼ同じであるが、Ｖ_２がＧＮＤ線となるため、電位は０である。

ここで、第２のＡＤ変換動作におけるＶ_ｓｈが取りうる範囲は、Ｖ_ｒｅｆ〜Ｖ_ｒｅｆ−（Ｖ_１−Ｖ_２）／１６である。それに対してＶ_ｒａｍｐが取りうる範囲も、ＤＡＣ回路におけるスタートの抵抗の位置をＶ_ｒｅｆに設定することで、Ｖ_ｒｅｆ〜Ｖ_ｒｅｆ−（Ｖ_１−Ｖ_２）／１６になる。すなわち、Ｖ_ｒａｍｐの範囲を第２のＡＤ変換に必要な電位に対して過不足なく設定することができ、最短の時間で第２のＡＤ変換を行うことができる。また、Ｖ_１とＶ_２の電位差を調整することにより、ＡＤ変換する入力範囲を任意に設定することができるため、画素部に入射する光量に応じて、適切なレンジでＡＤ変換することができ、高分解能なＡＤ変換を高速に行うことが出来、更に、データサンプリング時の基準電位を低インピーダンスなＧＮＤにすることで、サンプリングデータのノイズ抑制や、速度の向上が可能となり、高画質・高フレームレートなイメージセンサが実現できる。

ＡＤ変換部９０及びバイアス生成回路９５のＧＮＤ線は、その電位を０Ｖに固定する必要はない。なぜなら、バイアス生成回路９５が生成する電位は、ＧＮＤ線の電位を基準に生成されるため、ＧＮＤ線電位によらず、第２のＡＤ変換動作におけるＶ_ｓｈが取りうる範囲は、Ｖ_ｒｅｆ〜Ｖ_ｒｅｆ−（Ｖａ−Ｖｂ）／１６となるためである。

また、本実施形態ではＲ２＝Ｒ３としたが、Ｒ２≠Ｒ３とし、オペアンプ等のオフセットによる電位のずれを補正し、Ｖ_１５＝Ｖａ−Ｖｂを実現する構成も考えられる。

なお、図１４においてＡＤ変換部４０の代わりにＡＤ変換部８０（図１８）を備えてもよい。

以上のように、実施の形態２に係る固体撮像装置において、ＡＤ変換部８０は、バッファ回路９２１を有し、バッファ回路９２１の入力端子には、バイアス生成回路９５で生成された第１の電位Ｖ_１が入力され、バッファ回路９２１の出力端子が第１の信号線Ｓ１に接続される。

これによれば、第１の電位Ｖ_１を安定化し、第１のＡＤ変換の誤差を抑制することができる。

ここで、複数のＡＤ変換部８０におけるバッファ回路９２１の出力端子同士は互いに接続されてもよい。

これによれば、複数のＡＤ変換部４０における第１の電位Ｖ_１および第２の電位Ｖ_２のバラツキを抑制し、第１のＡＤ変換の精度を高めることできる。

ここで、バイアス生成回路９５は、二つの入力端子と一つの出力端子とを有する減算回路を備え、減算回路の二つの入力端子には第１入力電位Ｖａおよび第２入力電位Ｖｂが入力され、減算回路は、出力端子から第１の電位Ｖ₁を出力してもよい。

これによれば、バイアス生成回路４５の回路構成を簡単にすることができる。

ここで、第２の電位Ｖ_２は、電源電位またはグランド電位であってもよい。

これによれば、バイアス生成回路およびＡＤ変換部の回路構成を簡単にすることができる。

（実施の形態３）
実施の形態３に係る固体撮像装置について、図１９〜図２２を用いて、上述した実施形態との相違点を中心に説明する。

図１９は、本発明の実施の形態３に係る固体撮像装置の構成例を示す図である。図１９は、図１の固体撮像装置と比べて、ＡＤ部４の代わりにＡＤ部１０００を備える点が異なっている。

ＡＤ部１０００は、図１のＡＤ部４と比べて、ＡＤ変換部４０のかわりにＡＤ変換部１１００を備える点と、バイアス生成回路４５の代わりにバイアス生成回路１１５０を備える点とが異なっている。

図２０は、本実施の形態に係るＡＤ変換部１１００の構成例を示す図である。図２０は、図３のＡＤ変換部４０と比べて、第２のノードｎ２にバッファ回路１１２１が追加された点と、第３のノードｎ３が削除（または接地された）点と、第２の信号線Ｓ２がＧＮＤ線に変更された点とが異なっている。

バッファ回路１１２１は、入力部に第２のノードｎ２を接続し、出力部にスイッチ群４０８を接続し、第２のノードｎ２の信号（つまり第１の電位Ｖ_１）をバッファリングしてスイッチ群４０８に伝搬する。バッファ回路１１２１は、例えば、図２１に示すようなソースフォロア回路があるが、それに限定されない。

バイアス生成回路１０５０は、第１のデジタル信号を生成するために必要な信号を生成する。図２２は、バイアス生成回路１０５０の構成例を示す図である。

バイアス生成回路１０５０は、第１入力電位Ｖａおよび第２入力電位Ｖｂから、ＳＡＲ変換を行うための第１の電位Ｖ_１を生成し、第２のノードｎ２に出力する。図２２は、図１６のバイアス生成回路９５と比べて、第４のオペアンプ１１５１が追加された点と、第３のバッファ回路１１２２に接続される点とが異なっている。

第４のオペアンプ１１５１の＋側の入力は第３のオペアンプ８５３の出力に接続される。第４のオペアンプ１１５１の−側の入力と出力は、第３のバッファ回路１１２２を介して接続される。第３のバッファ回路１１２２は、バッファ回路１１２１と同じ回路が複数並列に接続されるレプリカ回路である。第４のオペアンプ１１５１の出力には、第２のノードｎ２に接続される。この構成において、第３のオペアンプは、第２の抵抗及び第３の抵抗の抵抗値＝Ｒ_２、第４の抵抗及び第５の抵抗の抵抗値＝Ｒ_３として、以下の式で表される電位＝Ｖ_２３を第３のオペアンプに出力する。

Ｖ_２３＝（Ｖａ−Ｖｂ）×Ｒ_３／Ｒ_２

ここで、Ｒ_２＝Ｒ_３として設計すると、Ｖ_２３＝Ｖａ−Ｖｂとなる。第２のバッファ回路と第１のバッファ回路は同じ電位が入力されると、同じ電位を出力するので、第４のオペアンプは、以下の式で表される電位Ｖ_２１を第２のノードｎ２に出力する。

Ｖ_２１＝Ｖａ−Ｖｂ

本実施の形態に係る固体撮像装置の動作は、実施の形態１の固体撮像装置の動作タイミングチャートとして示した図７、図８、図９とほぼ同じであるが、Ｖ_２がＧＮＤ線となるため、電位は０である。

ここで、第２のＡＤ変換動作におけるＶ_ｓｈが取りうる範囲は、Ｖ_ｒｅｆ〜Ｖ_ｒｅｆ−（Ｖ_１−Ｖ_２）／１６である。それに対してＶ_ｒａｍｐが取りうる範囲も、ＤＡＣ回路におけるスタートの抵抗の位置をＶ_ｒｅｆに設定することで、Ｖ_ｒｅｆ〜Ｖ_ｒｅｆ−（Ｖ_１−Ｖ_２）／１６になる。すなわち、Ｖ_ｒａｍｐの範囲を第２のＡＤ変換に必要な電位に対して過不足なく設定することができ、最短の時間で第２のＡＤ変換を行うことができる。また、Ｖ_１とＶ_２の電位差を調整することにより、ＡＤ変換する入力範囲を任意に設定することができるため、画素部に入射する光量に応じて、適切なレンジでＡＤ変換することができ、高分解能なＡＤ変換を高速に行うことが出来、更に、二分探索を行うための信号を各回路で一度バッファリングして供給することで、二分探索時の電位の変化が高速になり、高分解能なＡＤ変換を高速に行うことが出来、高画質・高フレームレートなイメージセンサが実現できる。

ＡＤ変換回路及びバイアス生成回路のＧＮＤ線は、その電位を０Ｖに固定する必要はない。なぜなら、バイアス生成回路が生成する第１５の電位は、ＧＮＤ線の電位を基準に生成されるため、ＧＮＤ線電位によらず、第２のＡＤ変換動作におけるＶ_ｓｈが取りうる範囲は、Ｖ_ｒｅｆ〜Ｖ_ｒｅｆ−（Ｖ_１−Ｖ_２）／１６となるためである。

また、本実施形態ではＲ２＝Ｒ３としたが、Ｒ２≠Ｒ３とし、オペアンプ等のオフセットによる電位のずれを補正し、Ｖ_２１＝Ｖ_１−Ｖ_２を実現する構成も考えられる。

以上のように、実施の形態３に係る固体撮像装置において、バッファ回路１１２１と同じ構成の回路が複数並列に接続されるレプリカ回路１１２２と、オペアンプ１１５１とを有し、オペアンプ１１５１の一方の入力端子には減算回路の出力端子が接続され、オペアンプの他方の入力端子にはレプリカ回路の出力線が接続され、オペアンプの出力端子は第１の信号線に接続される。

これによれば、複数のＡＤ変換部における第１の電位Ｖ_１および第２の電位Ｖ_２のバラツキを抑制し、第１のＡＤ変換の精度を高めることできる。

ここで、減算回路は、増幅率の切り替を行ってもよい。

これによれば、増幅率の切り替によっても第１の電位Ｖ_１を所望の電位にすることができる。

ここで、バッファ回路は、ソースフォロア回路であってもよい。

これによれば、バッファ回路は簡単な回路構成とすることができる。

（実施の形態４）
実施の形態４に係るカメラシステムについて説明する。図２３に、実施の形態４に係る、固体撮像装置を備えたカメラシステムの構成の一例を示す。

本カメラシステムは、光学系２３１、固体撮像装置２３２、システムコントローラ２３４を備える。

光学系２３１は、１つ以上のレンズを含む。

固体撮像装置２３２は、上述した実施の形態（実施の形態１〜３）のいずれかの固体撮像装置である。

信号処理部２３３は、固体撮像装置で撮ったデータを信号処理し、画像またはデータとして出力する。

システムコントローラ２３４は、固体撮像装置やカメラ信号処理部を制御する。

本実施の形態におけるカメラシステムは、上述した実施の形態（実施の形態１〜３）のいずれかの固体撮像装置を用いることにより、ノイズを抑制しつつ、高速なＡＤ変換を実現し、高フレームレート・高画質な撮像が出来る。したがって、高速高精度なセンサ撮像が出来、結果、画像特性の良好なカメラシステムを提供することが出来る。

以上のように、実施の形態４に係るカメラシステムは、実施の形態１〜３のいずれかの固体撮像装置を備える。

これによれば、第１のＡＤ変換の基準となる第１の電位Ｖ_１および第２の電位Ｖ_２と、第２のＡＤ変換のレンジを定めるランプ信号とを、との容易に対応させることができ、その結果、ＡＤ変換の高速化を実現できる。

本開示は、本開示は、固体撮像装置およびカメラに好適に利用可能である。

１０ 画素セル
１１ 垂直信号線
４０ ＡＤ変換部
４５、９５、１１５０ バイアス生成回路
４７ ＤＡＣ回路
４０４ 第１の比較器
４０５ 第２の比較器
４２１ 第１のバッファ回路
４２２ 第２のバッファ回路
９２１、１１２１ バッファ回路
１１２２ 第３のバッファ回路（レプリカ回路）
１１５１ オペアンプ（減算回路）

Claims (19)

1. 光信号を電気信号に変換する光電変換部を各々に持ち、Ｘ方向およびＹ方向に配列される複数の画素セルと、
   複数の前記画素セルに接続され、前記電気信号をアナログ信号として伝達するＸ方向に配列される複数の垂直信号線と、
   複数の前記垂直信号線に接続され、前記アナログ信号をデジタル信号に変換するＸ方向に配列される複数のＡＤ変換部と、を備え、
   前記ＡＤ変換部は、
   第１の比較器と第２の比較器とを有し、
   前記第１の比較器を用いて、前記アナログ信号の電位が含まれる範囲を二分探索により第１の電位と第２の電位の差分に応じた電位の範囲に絞り込み、更に、二分探索の結果に基づいて前記デジタル信号の上位側部分である第１のデジタル信号を生成する第１のＡＤ変換を行い、
   ランプ信号および前記二分探索の結果に基づいて、前記第２の比較器の出力が反転するまでの時間を計測することで、前記デジタル信号の残りの下位側部分である第２のデジタル信号を生成する第２のＡＤ変換を行う
   固体撮像装置。
2. バイアス生成回路と、ＤＡＣ回路と、を備え、
   前記バイアス回路は、前記第１の電位および前記第２の電位を生成し、
   前記ＤＡＣ回路は、前記ランプ信号を生成する
   請求項１に記載の固体撮像装置。
3. 前記第２の比較器は、前記垂直信号線に接続可能な第１のノードの電位と前記ランプ信号の電位との大小関係を比較し、
   前記バイアス回路は、第１入力電位および第２入力電位を用いて、前記第１の電位及び前記第２の電位を生成し、
   前記ＤＡＣ回路は、前記第１入力電位および前記第２入力電位を用いて、前記ランプ信号を生成する
   請求項２に記載の固体撮像装置。
4. 前記ＡＤ変換部は、
   第１のバッファ回路と第２のバッファ回路とを有し、
   前記第１のバッファ回路の入力端子には、前記バイアス生成回路で生成された第１の電位が入力され、前記第１のバッファ回路の出力端子は第１の信号線に接続され、
   前記第２のバッファ回路の入力端子には、前記バイアス生成回路で生成された第２の電位が入力され、前記第２のバッファ回路の出力端子は第２の信号線に接続される
   請求項２に記載の固体撮像装置。
5. 複数の前記ＡＤ変換部における前記第１のバッファ回路の出力端子同士は互いに接続され、
   複数の前記ＡＤ変換部における前記第２のバッファ回路の出力端子同士は互いに接続される
   請求項４に記載の固体撮像装置。
6. 前記ＡＤ変換部は、
   バッファ回路を有し、前記バッファ回路の入力端子には、前記バイアス生成回路で生成された第１の電位が入力され、前記バッファ回路の出力端子が第１の信号線に接続される
   請求項２に記載の固体撮像装置。
7. 複数の前記ＡＤ変換部における前記バッファ回路の出力端子同士は互いに接続される
   請求項６に記載の固体撮像装置。
8. 前記バイアス生成回路は、二つの入力端子と一つの出力端子とを有する減算回路を備え、
   前記減算回路の二つの入力端子には前記第１入力電位および前記第２入力電位が入力され、
   前記減算回路は、前記出力端子から前記第１の電位を出力する
   請求項６または７に記載の固体撮像装置。
9. 前記第２の電位は、電源電位またはグランド電位である
   請求項６〜８のいずれか一項に記載の固体撮像装置。
10. 前記バッファ回路と同じ構成の回路が複数並列に接続されるレプリカ回路と、オペアンプとを有し、
    前記オペアンプの一方の入力端子には前記減算回路の出力端子が接続され、
    前記オペアンプの他方の入力端子には前記レプリカ回路の出力線が接続され、
    前記オペアンプの出力端子は第１の信号線に接続される
    請求項８に記載の固体撮像装置。
11. 前記減算回路は、増幅率の切り替を行う
    請求項８または１０に記載の固体撮像装置。
12. 前記バッファ回路は、ソースフォロア回路である
    請求項４〜１１のいずれか一項に記載の固体撮像装置。
13. 前記第１のＡＤ変換を行った後に、前記第２のＡＤ変換を行う
    請求項１〜１２のいずれか一項に記載の固体撮像装置。
14. 前記第１の比較器と前記第２の比較器とは、異なる構成をもつ
    請求項１〜１３のいずれか一項に記載の固体撮像装置。
15. 前記第１の比較器は、ラッチ型の比較回路である
    請求項１〜１４のいずれか一項に記載の固体撮像装置。
16. 前記第１の比較器は、チョッパ型の比較回路である
    請求項１〜１５のいずれか一項に記載の固体撮像装置。
17. 前記第２の比較器は、差動増幅回路型の比較回路である
    請求項１〜１６のいずれか一項に記載の固体撮像装置。
18. 前記光電変換部は、光電変換膜を有する
    請求項１〜１７のいずれか一項に記載の固体撮像装置。
19. 請求項１〜１８のいずれか一項に記載の固体撮像装置を備えるカメラシステム。

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