KR0156215B1 - Fully self-aligned thin film transistor - Google Patents
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Abstract
본 발명은 완전 자기정렬형 박막트래지스터 및 그 제조방법에 관한 것으로, 소오스 및 드레인과 채널간의 저항을 감소시키기 위한 것이다.The present invention relates to a fully self-aligned thin film transistor and a method of manufacturing the same, to reduce the resistance between the source and drain and the channel.
본 발명은 절연기판 상부에 게이트전극을 형성하는 공정과, 상기 게이트전극이 형성된 기판 전면에 게이트절연막, 반도체층, 상부절연막을 연속을 형성하는 공정, 상기 게이트전극을 마스크로 이용한 배면노광 기술에 의해 상기 상부절연막을 패터닝하여 에치스토퍼를 형성하는 공정, 상기 에치스토퍼를 마스크로 하여 상기 반도체층에 불순물을 선택적으로 주입하여 불순물을 함유한 반도체 영역을 형성하는 공정, 상기 반도체층을 소정의 활성영역패턴으로 패터닝하는 공정, 기판 전면에 ITO를 증착하는 공정, 상기 ITO층상에 네가티브형 포토레지스트를 도포하는 공정, 상기 게이트전극을 마스크로 이용한 배면노광 기술에 의해 상기 네가티브형 포토레지스트를 노광 및 현상하여 소정의 포토레지스트패턴을 형성하는 공정, 상기 포토레지스트패턴을 마스크로 하여 상기 ITO층을 식각하여 소오스 및 드레인 리드부를 형성하는 공정, 상기 포토레지스트패턴을 제거하는 공정, 상기 소오스 및 드레인 리드부상에 소오스 및 드레인 전극을 각각 형성하는 공정으로 이루어지는 완전 자기정렬형 박막트랜지스터 제조방법을 제공한다.The present invention provides a method of forming a gate electrode on an insulating substrate, a process of continuously forming a gate insulating film, a semiconductor layer, and an upper insulating film on an entire surface of the substrate on which the gate electrode is formed, and a back exposure technique using the gate electrode as a mask. Patterning the upper insulating film to form an etch stopper; selectively implanting impurities into the semiconductor layer using the etch stopper as a mask to form a semiconductor region containing impurities; forming the semiconductor layer in a predetermined active region pattern The negative photoresist is exposed and developed by a patterning process, a process of depositing ITO on the entire surface of the substrate, a process of applying a negative photoresist on the ITO layer, and a back exposure technique using the gate electrode as a mask. Forming a photoresist pattern of the photoresist pattern; Forming a source and drain lead portion by etching the ITO layer using a mask, removing the photoresist pattern, and forming a source and drain electrode on the source and drain lead portions, respectively. Provided is a method for manufacturing a transistor.
Description
제1도는 종래의 완전 자기정렬형 박막트랜지스터 제조방법을 도시한 공정순서도.1 is a process flowchart showing a conventional method for manufacturing a fully self-aligned thin film transistor.
제2도는 본 발명에 의한 자기정렬형 박막트랜지스터 단면구조도.2 is a cross-sectional view of a self-aligning thin film transistor according to the present invention.
제3도는 본 발명에 의한 완전 자기정렬형 박막트랜지스터 제조방법을 도시한 공정순서도.3 is a process flowchart showing a method of manufacturing a fully self-aligned thin film transistor according to the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
11 : 기판 12 : 게이트전극11 substrate 12 gate electrode
13 : 게이트절연막 14 : 비정질실리콘층13 gate insulating film 14 amorphous silicon layer
15 : 에치스토퍼 17 : ITO15: etch stopper 17: ITO
18 : 네가티브형 포토레지스트 20 : 소오스 및 드레인전극18 negative photoresist 20 source and drain electrode
본 발명은 완전 자기정렬형 박막트랜지스터(Fully Self-Aligned Thin Film Transistor) 및 그 제조방법에 관한 것으로, 특히 소오스 및 드레인과 채널간의 접촉저항을 감소시키는데 적당하도록 한 박막트랜지스터 구조 및 이의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a fully self-aligned thin film transistor and a method for manufacturing the same, and more particularly, to a thin film transistor structure and a method for manufacturing the same, which are suitable for reducing contact resistance between a source, a drain, and a channel. will be.
자기정렬형 박막트랜지스터는 액정표시소자등에 요구되는 고속 구동을 만족시키는데 적당하다. 인버티드 스태거드(inverted staggered)구조의 상부 에치스토퍼(Top Etch Stopper), 3층형(tri-layer type)구조, 비정질실리콘(a-Si)TFT등과 같은 부분적인 자기정렬형 구조는 게이트전극에 자기정렬되는 것으로, 기생 커패시턴스(parasitic capacitance)를 감소시킬 수 있다.The self-aligning thin film transistor is suitable for satisfying the high speed driving required in liquid crystal display devices and the like. Partial self-aligned structures, such as inverted staggered top etch stoppers, tri-layer types, amorphous silicon (a-Si) TFTs, etc. By self-aligning, parasitic capacitance can be reduced.
반면에 채널영역뿐 아니라 소오스 및 드레인 전극도 게이트전극에 자기정렬된 구조인 완전 자기정렬형 TFT가 제안되었는데, 이 완전 자기정렬형 TFT는 부분적인 자기정렬형 TFT보다 더욱 채널길이를 감소시킬 수 있다는 장점을 가진다. 종래의 완전 자기정렬형 박막트랜지스터 제조방법을 제1도를 참조하여 설명하면 다음과 같다.On the other hand, a fully self-aligned TFT is proposed, in which not only the channel region but also the source and drain electrodes are self-aligned to the gate electrode. The fully self-aligned TFT can reduce the channel length even more than the partially self-aligned TFT. Has an advantage. A conventional self-aligned thin film transistor manufacturing method will be described with reference to FIG. 1 as follows.
먼저, 제1도(a)에 도시한 바와 같이 절연성기판(1)위에 게이트전극(2)을 형성하고, 그 전면에 게이트절연막(3), 비정질실리콘층(4), 상부절연막인 SiNx막(5)을 차례로 형성한 후, 상기 상부절연막인 SiNx막(5)을 후변 노광(back-side exposure)기술을 이용하여 패터닝하여 에치스토퍼(5)을 형성한다. 이어서 이온주입공정에 의해 상기 비정질실리콘층(4)에 n형 불순물을 도핑하여 불순물을 함유한 비정질실리콘영역(n+:a-Si)을 형성한다.First, as shown in FIG. 1A, a gate electrode 2 is formed on an insulating substrate 1, and a gate insulating film 3, an amorphous silicon layer 4, and an SiNx film as an upper insulating film are formed on the entire surface thereof. After forming 5) in turn, the etch stopper 5 is formed by patterning the upper insulating film SiNx film 5 using a back-side exposure technique. Subsequently, the amorphous silicon layer 4 is doped with n-type impurities to form an amorphous silicon region (n +: a-Si) containing impurities by an ion implantation process.
다음에 제1도(b)에 도시된 바와 같이 기판 전면에 Mo등과 같은 고융점금속(refractory metal)(6)을 증착하고 어닐링하여 Mo 실리사이드(silicide)층(7)이 형성되도록 한 후, Mo층(6)과 Mo 실리사이드층(7) 및 비정질시리콘층(4)을 활성층패턴으로 패터닝한다. 이 Mo 실리사이드층(7)은 채널영역과 후속공정에서 형성되는 소오스 및 드레인전극간의 접촉저항을 감소시키는 역할을 하게 된다.Next, as shown in FIG. 1 (b), a high melting point metal (refractory metal) 6 such as Mo or the like is deposited and annealed on the entire surface of the substrate so that the Mo silicide layer 7 is formed. The layer 6, the Mo silicide layer 7 and the amorphous silicon layer 4 are patterned in an active layer pattern. This Mo silicide layer 7 serves to reduce the contact resistance between the channel region and the source and drain electrodes formed in subsequent steps.
이어서 제1도(c)에서 도시된 바와 같이 상기 Mo실리사이드층(7)상에 예컨대 Al/Mo를 스퍼터링에 의해 증착하여 소오스 및 드레인전극(8)을 형성한다.Subsequently, for example, Al / Mo is deposited on the Mo silicide layer 7 by sputtering to form a source and drain electrode 8, as shown in FIG. 1 (c).
이와 같은 방법으로 형성되는 박막트래지스터를 완전 자기정렬형 박막트랜지스터라고 하는데, 이러한 완전 자기정렬형 박막트랜지스터를 배면노광기술에 의해 게이트패턴과 동일하게 형성되는 에치스토퍼가 이온도핑 및 실리사이드 형성시 보호막으로 작용하므로 마스크를 얼라인할 때 오차가 필연적으로 발생하는 일반적인 박막트랜지스터에 비해 게이트와 소오스 및 드레인간의 기생 커패시턴스가 매우 적고 짧은 길이의 채널영역을 형성할 수 있는 큰 장점이 있다. 그러나 상기의 종래기술에 있어서는 소오스 및 드레인과 채널과의 접촉으 위해 형성하는 Mo실리사이드 반응층이 면저항이 104Ω/□이상이 되어 전체 채널저항으로 볼때 기존의 박막트랜지스터 저항값보다 크게 된다.The thin film transistor formed by the above method is called a fully self-aligned thin film transistor. The fully self-aligned thin film transistor is a protective film formed during ion doping and silicide by forming an etch stopper formed in the same manner as the gate pattern by the back exposure technique. As a result, the parasitic capacitance between the gate, the source, and the drain is very small and a short channel region can be formed, compared to a general thin film transistor in which an error inevitably occurs when the mask is aligned. However, in the prior art, the Mo silicide reaction layer formed in contact with the source and drain and the channel has a sheet resistance of 10 4 Ω / □ or more, which is larger than the conventional thin film transistor resistance value in view of the total channel resistance.
또한 Mo실리사이드를 형성하기 위해 Mo의 증착, 패터닝 및 어닐링등의 공정이 필요하게 되어 공정추가에 따른 문제가 발생하게 된다.In addition, in order to form Mo silicide, a process such as deposition, patterning, and annealing of Mo is required, thereby causing a problem due to process addition.
본 발명은 이와 같은 문제를 해결하기 위한 것으로, 소오스 및 드레인과 채널간의 저항을 감소시키는데 적당한 완전 자기정렬형 박막트랜지스터 구조와 이를 비교적 용이한 공정에 의해 구현할 수 있는 제조방법을 제공하는데 그 목적이 있다.Disclosure of Invention The present invention has been made to solve such a problem, and an object thereof is to provide a fully self-aligned thin film transistor structure suitable for reducing resistance between a source, a drain, and a channel, and a manufacturing method capable of implementing the same by a relatively easy process. .
상기 목적을 달성하기 위한 본 발명의 완전 자기정렬형 박막트랜지스터는 절연기판과, 상기 절연기판상에 형성된 게이트전극, 상기 게이트전극과 절연기판상에 형성된 게이트절연막, 상기 게이트절연막 상부에 형성된 반도체 활성층, 상기 반도체 활성층상의 상기 게이트전극 상부에 형성된 에치스토퍼, 상기 에치스토퍼 양단의 상기 반도체 활성층 영역에 형성된 불순물이 함유된 반도체영역, 사이 에치스토퍼 양측의 상기 반도체 활성층 영역상에 각각 형성된 ITO로 이루어진 소오스 및 드레인 리드부, 및 상기 소오스 및 드레인 리드부상에 각각 형성된 소오스 및 드레인전극으로 구성된다.The self-aligned thin film transistor of the present invention for achieving the above object is an insulating substrate, a gate electrode formed on the insulating substrate, a gate insulating film formed on the gate electrode and the insulating substrate, a semiconductor active layer formed on the gate insulating film, A source and a drain comprising an etch stopper formed on the gate electrode on the semiconductor active layer, a semiconductor region containing impurities formed in the semiconductor active layer region on both ends of the etch stopper, and ITO formed on the semiconductor active layer region on both sides of the etch stopper. And a source portion and a drain electrode formed on the source portion and the source and drain lead portions, respectively.
상기 목적을 달성하기 위한 본 발명의 완전 자기정렬형 박막트랜지스터 제조방법은 절연기판에 게이트전극을 형성하는 공정과, 상기 게이트전극을 형성하는 공정과, 상기 게이트전극이 형성된 기판 전면에 게이트절연막, 반도체층, 상부절연막을 연속으로 형성하는 공정, 상기 게이트전극을 마스크로 이용한 배면 노광으로 상기 상부절연막을 패터닝하여 에치스토퍼를 형성하는 공정, 상기 에치스토퍼를 마스크로 하여 상기 반도체층에 불순물을 선택적으로 주입하여 불순물을 함유한 반도체 영역을 형성하는 공정, 상기 반도체층을 소정의 활성영역패턴으로 패터닝하는 공정, 기판 전면에 ITO를 증착하는 공정, 상기 ITO층상에 네가티브 포토레지스트를 도포하는 공정, 상기 게이트전극을 마스크로 이용한 배면노광에 의해 상기 네가티브 포토레지스트를 노광 및 현상하여 선택적으로 포토레지스트패턴을 형성하는 공정, 상기 포토레지스트패턴을 마스크로 하여 상기 절연층상의 ITO층을 식각하여 소오스 및 드레인 리드부를 형성하는 공정, 상기 포토레지스트패턴을 제거하는 공정, 상기 소오스 및 드레인 리드부상에 소오스 및 드레인 전극을 각각 형성하는 공정으로 이루어진다.In order to achieve the above object, a method of manufacturing a fully self-aligned thin film transistor according to the present invention includes forming a gate electrode on an insulating substrate, forming the gate electrode, and a gate insulating film and a semiconductor on the entire substrate on which the gate electrode is formed. Forming an etch stopper by patterning the upper insulating film by back exposure using the gate electrode as a mask, selectively implanting impurities into the semiconductor layer using the etch stopper as a mask Forming a semiconductor region containing impurities, patterning the semiconductor layer into a predetermined active region pattern, depositing ITO on the entire surface of the substrate, applying a negative photoresist on the ITO layer, the gate electrode The negative photoresist by back exposure using a mask as a mask Exposing and developing the photoresist pattern to selectively form a photoresist pattern; etching the ITO layer on the insulating layer using the photoresist pattern as a mask to form a source and drain lead portion; removing the photoresist pattern; Forming a source and a drain electrode on the source and drain lead portions, respectively.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.Hereinafter, with reference to the accompanying drawings will be described in detail the present invention.
제2도에 본 발명에 의한 완전 자기정렬형 박막트랜지스터 단면구조를 도시하였다.2 shows a cross-sectional structure of a fully self-aligned thin film transistor according to the present invention.
본 발명에 의한 완전 자기정렬형 박막트랜지스터를 투명절연기판(11)상에 게이트전극(12)이 형성되고, 그 전면에 게이트절연막(13)이 형성되고, 게이트절연막(13)상부의 소정부분에 불순물이 함유된 비정질실리콘영역을 갖는 비정질실리콘층(14)이 형성되고, 상기 게이트전극 상부에 해당되는 비정질실리콘층(14)상에 에치스토퍼(15)가 형성되고, 에치스토퍼(15) 양측의 상기 비정질실리콘층(14)영역상에 ITO(Indium Tin Oxide)(17)로 이루어진 소오스 및 드레인 리드부가 각각 형성되고, 이 소오스 및 드레인전극(20)이 각각 형성된 구조로 되어 있다.In the self-aligned thin film transistor according to the present invention, the gate electrode 12 is formed on the transparent insulating substrate 11, the gate insulating film 13 is formed on the entire surface thereof, and the predetermined portion above the gate insulating film 13 is formed. An amorphous silicon layer 14 having an amorphous silicon region containing impurities is formed, and an etch stopper 15 is formed on the amorphous silicon layer 14 corresponding to the gate electrode, and both sides of the etch stopper 15 are formed. The source and drain lead portions made of indium tin oxide (ITO) 17 are formed on the amorphous silicon layer 14 region, respectively, and the source and drain electrodes 20 are formed, respectively.
이와 같은 구조의 본 발명의 박막트랜지스터는 소오스 및 드레인 리드부(17)가 면저항 200-300Ω/ 정도인 ITO로 이루어져 있어 소오스 및 드레인전극(20)과 비정질실리콘 활성층의 채녈영역간의 접촉저항을 현저하게 감소시킬 수 있다.In the thin film transistor of the present invention having the above structure, the source and drain lead portions 17 are made of ITO having a sheet resistance of about 200 to 300 k? Can be reduced.
제3도를 참조하여 본 발명에 의한 완전 자기정렬형 박막트랜지스터 제조방법을 설명한다.Referring to Figure 3 will be described a method of manufacturing a fully self-aligned thin film transistor according to the present invention.
먼저, 제3도(a)에 도시된 바와 같이 투명한 절연성 기판(11)위에 게이트전극(12)을 형성한 후, 그 전면에 게이트절연막(13)용 질화실리콘, 비정질실리콘층(14), 상부 절연막용 에치스토퍼(15)를 연속으로 증착하고, 이위에 포토레지스트(도시하지 않음)를 도포한다. 이어서 배면노광(16)기술을 이용하여 상기 게이트전극(12)을 마스크로 하여 상기 상부 절연막용 질화실리콘층을 패터닝하여 에치스토퍼(15)를 형성한다. 이어서 상기 포토레지스트를 제거한 후, 상기 형성된 에치스토퍼(15)를 마스크로 하여 예컨대 H2와 10%의 PH3가스를 방전시켜 방출되는 PHx+이온을 상기 비정질실리콘층(14)에 주입시켜 비정질실콘층(14)의 일부에 불순물을 함유한 비정질실리콘층(14A)을 형성한다.First, as shown in FIG. 3A, the gate electrode 12 is formed on the transparent insulating substrate 11, and then the silicon nitride and amorphous silicon layer 14 for the gate insulating film 13 is formed on the entire surface thereof. The etch stopper 15 for insulating film is deposited continuously, and a photoresist (not shown) is apply | coated on this. Subsequently, the silicon nitride layer for the upper insulating film is patterned by using the gate exposure 12 as a mask by using the back exposure 16 technology to form an etch stopper 15. Subsequently, after the photoresist is removed, PHx + ions released by discharging H2 and 10% PH3 gas, for example, using the formed etch stopper 15 as a mask, are implanted into the amorphous silicon layer 14 to form an amorphous silicon layer ( An amorphous silicon layer 14A containing impurities is formed in part of 14).
다음에 제3도(b)에 도시된 바와 같이 사진식각공정을 통해 상기 비정질실리콘층(14)을 소정의 활성영역패턴으로 패터닝한 후, 그 전면에 ITO(Indium Tin Oxide)(17)증착하고 이위에 네가티브(negative)형 포토레지스트(18)를 도포한다. 이어서 배면노광(19)기술을 이용하여 상기 네가티브 포토레지스트(18)를 노광 및 현상하여 소정의 포토레지스트패턴을 형성한다. 이때, 상기 게이트전극(12)이 마스크로 작용하게 되며, 포토레지스트가 네가티브형 포토레지스트(18)이므로 도시된 바와 같이 노광된 부분, 즉 게이트전극 형성영역 이외의 부분의 포토레지스트는 남게 되고, 게이트 전극에 의해 마스킹되어 노광되지 않은 부분은 현상에 의해 제거되게 된다.Next, as shown in FIG. 3 (b), the amorphous silicon layer 14 is patterned into a predetermined active region pattern through a photolithography process, and then an indium tin oxide (ITO) 17 is deposited on the entire surface thereof. On this, a negative photoresist 18 is applied. Subsequently, the negative photoresist 18 is exposed and developed by using the back exposure 19 technology to form a predetermined photoresist pattern. At this time, the gate electrode 12 serves as a mask, and since the photoresist is a negative photoresist 18, the photoresist of the exposed portion, that is, the portion other than the gate electrode formation region, remains as shown, and the gate The unexposed portion masked by the electrode is removed by development.
다음에 제3도(c)에 도시된 바와 같이 상기 네가티브형 포토레지스트(18)를 마스크로 하여 상기 ITO(17)을 식각하여 소오스 및 드레인 리드부를 형성한 후, 포토레지스트를 제거한다.Next, as shown in FIG. 3C, the ITO 17 is etched using the negative photoresist 18 as a mask to form a source and drain lead, and then the photoresist is removed.
이어서 제3도(d)에 도시돈 바와 같이 상기 형성된 ITO로 이루어진 소오스 및 드레인 리드부(17)상부에 소오스 및 드레인전극 형성용 금속을 증착하고 이를 소정패턴으로 패터닝하여 상기 소오스 및 드레인 리드부(17)를 통해 상기 비정질실리콘층(14)과 접속되는 소오스 및 드레인전극(20)을 형성함으로써 박막트랜지스터 제조공정을 완료한다.Subsequently, as shown in FIG. 3D, a source and drain electrode forming metal is deposited on the source and drain lead portions 17 formed of the formed ITO and patterned in a predetermined pattern to form the source and drain lead portions ( The thin film transistor manufacturing process is completed by forming the source and drain electrodes 20 connected to the amorphous silicon layer 14 through 17).
이와 같이 형성되는 본 발명의 박막트랜지스터는 소오스 및 드레인 리드부를 ITO를 이용하여 형성하므로 채널과 소오스 및 드레인전극 사이의 접촉저항을 종래의 완전 자기정렬형 박막트랜지스터에 비해 상당히 감소시킬 수 있다. 이는 ITO의 면저항이 200-300Ω/ □정도로 상기한 종래의 완전 자기정렬형 박막트랜지스터의 소오스 및 드레인 리드부를 구성하는 Mo-Si실리사이드층의 면저항 104Ω/□보다 훨씬 작기 때문에 얻을 수 있는 효과이다.Since the thin film transistor of the present invention formed as described above forms the source and drain lead portions using ITO, the contact resistance between the channel and the source and drain electrodes can be significantly reduced as compared with the conventional fully self-aligned thin film transistor. This is an effect that can be obtained because the sheet resistance of ITO is about 200-300 Ω / □, which is much smaller than the sheet resistance 10 4 Ω / □ of the Mo-Si silicide layer constituting the source and drain lead portions of the conventional fully self-aligned thin film transistor. .
또한, 공정상에 있어서도 종래에는 실리사이드 형성을 위해 고융점 금속의 증착, 패터닝 및 어닐링공정등이 필요하였으나, 본 발명은 이러한 공정들을 줄일 수 있어 생산성을 향상시킬 수 있다.In addition, in the process, the deposition, patterning, and annealing processes of the high melting point metal are conventionally required to form silicide, but the present invention can reduce these processes and improve productivity.
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