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KR0172275B1 - 플래쉬 이이피롬 셀의 접합부 형성방법 - Google Patents

플래쉬 이이피롬 셀의 접합부 형성방법 Download PDF

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Abstract

본 발명은 플래쉬 이이피롬 셀의 접합부 형성방법이 개시된다.
본 발명은 제1불순물 영역을 높은 에너지 사입사 불순물 주입공정으로 형성하고, 제2불순물 영역을 스페이서를 적용한 낮은 에너지의 사입사 불순물 주입공정으로 형성하므로서, 플로팅 게이트와 컨트롤 게이트가 적층된 스택 게이트 구조쪽에서는 DDD구조가 되고, 스플릿 게이트쪽에서는 DDD구조가 되지 않는 변형된 DDD 구조의 접합부를 형성한다.
따라서, 본 발명은 제 1 및 2 불순물 영역으로 된 DDD구조의 접합부를 형성하기 위한 두번의 마스크 공정과 제 1 불순물 영역을 확산시키기 위한 열공정을 생략할 수 있고, 스플릿 게이트의 특성을 개선할 수 있으며, 또한 셀 사이즈를 줄일 수 있다.

Description

플래쉬 이이피롬(flash EEPROM) 셀의 접합부 형성방법
제1a도 내지 제1c도는 종래의 플래쉬 이이피롬 셀의 접합부 형성방법을 설명하기 위해 순서적으로 도시한 소자의 단면도.
제2a도 내지 제2c도는 본 발명에 따른 플래쉬 이이피롬 셀의 접합부 형성방법을 설명하기 위해 순서적으로 도시한 소자의 단면도.
* 도면의 주요부분에 대한 부호의 설명
11 : 실리콘 기판 12 : 터널 산화막
13 : 플로팅 게이트 14 : 유전체막
15 : 컨트롤 게이트 16 : 산화막
18A 및 18B : 제 1 및 2 불순물 영역
18 : 접합부 21 : 질화막
22 : 스페이서 산화막
본 발명은 플래쉬 이이피롬(flash EEPROM) 셀의 접합부 형성방법에 관한 것으로, 특히 서브아미크론 채널 길이(submicron channel length)를 갖는 스플릿 게이트(split gate)형 플래쉬 이이피롬 셀의 DDD(Double Diffused Drain) 접합부 형성 방법에 관한 것이다.
스플릿 게이트형 플래쉬 이이피롬 셀의 접합부를 DDD 구조로 형성할 때, 종래의 형성방법 및 그 문제점을 첨부된 제1a도 내지 제1C도를 참조하여 설명하면 다음과 같다.
제1a도 내지 제1C도는 종래의 플래쉬 이이피롬 셀의 접합부 형성방법을 설명하기 위해 순서적으로 도시한 소자의 단면도이다.
제1a도를 참조하면, 실리콘 기판(1) 상부에 터널 산화막(2)을 형성하고, 선택된 영역에 플로팅 게이트(floating gate)(3), 유전체막(4), 컨트롤 게이트(control gate)(5) 및 산화막(6)이 순차적으로 적층된 스택 게이트(stack gate) 구조를 형성한다. 소오스/드레인 불순물 이온 주입 마스크를 사용한 리소그라피 공정으로 제 1 포토레지스트 패턴(7)을 형성한 후, 소오스/드레인 불순물 이온주입 공정을 실시하여 제 1 불순물 영역(8A)을 형성한다.
제1b도는 제 1 포토레지스트 패턴(7)을 제거한 후 열공정으로 제 1 불순물 영역(8A)을 확산시킨 상태의 단면도이다.
제1c도를 참조하면, 다시 소오스/드레인 불순물 이온 주입 마스크를 사용한 리소그라피 공정으로 제 1 포토레지스트 패턴(7)과 동일한 제 2 포토레지스트 패턴(9)을 형성한다. 제 2 포토레지스트 패턴(9)을 마스크로 소오스/드레인 불순물 이온주입 공정을 실시하여 제 1 불순물 영역(8A)내에 완전히 포함되는 제 2 불순물 영역(8B)을 형성한다. 따라서, 제 1 및 2 불순물 영역(8A 및 8B)으로 된 DDD 구조의 접합부(8)가 형성된다. 이후, 제 2 포토레지스트 패턴(9)을 제거한 후 스플릿 게이트 산화막 및 스플릿 게이트를 형성하여 스플릿 게이트형 플래쉬 이이피롬 셀의 제조를 완료한다.
그러나, 상기와 같은 방법으로 DDD 구조의 접합부(8)을 형성할 경우 두 번의 연속적인 마스크 공정과 열공정을 실시하여 공정상의 어려움이 있다. 또한, 제1C도에 도시한 바와 같이 제 2 불순물 영역(8B)이 제 1 불순물 영역(8A)내에 완전히 포함된 DDD 구조의 접합부(8)로 인하여, 접합부(8)가 셀의 드레인으로 사용되는 경우에는 셀의 특성이 개선되는 반면, 스플릿 게이트의 소오스로 사용되는 경우에는 채널 길이가 짧아지고 문턱 전압의 감소 및 펀치쓰루(punch-through) 현상이 일어날 수 있어 트랜지스터의 특성이 악화되는 문제점이 있다.
따라서, 본 발명은 소오스/드레인 불순물 이온 주입 마스크 공정과 열공정없이 변형된 DDD 구조의 접합부를 형성하므로tj, 공정의 단순화와 스플릿 게이트의 채널 길이를 유지시킬 수 있는 플래쉬 이이피롬 셀의 접합부 형성방법을 제공함에 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명의 플래쉬 이이피롬 셀의 접합부 형성방법은 실리콘 기판 상부에 터널 산화막을 형성하고, 선택된 영역에 플로팅 게이트, 유전체막, 컨트롤 게이트 및 산화막이 순차적으로 적층된 스택 게이트 구조를 형성하는 단계와, 상기 스택 게이트 구조를 포함한 전체 구조 상부에 질화막을 얇게 형성하는 단계와, 제 1 사입사 불순물 주입공정을 실시하여 상기 실리콘 기판의 접합부 영역에 제 1 불순물 영역을 형성하는 단계와, 상기 스택 게이트 구조의 측벽에 스페이서 산화막을 형성한 후, 제 2 사입사 불순물 주입공정을 실시하여 상기 제 1 불순물 영역내에 포함되는 제 2 불순물 영역을 형성하여 상기 제 1 및 2 불순물 영역으로 이루어진 변형된 DDD 구조의 접합부가 형성되는 단계로 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
제2a도 내지 제2c도는 본 발명에 따른 플래쉬 이이피롬 셀의 접합부 형성방법을 설명하기 위해 순서적으로 도시한 소자의 단면도이다.
제2a도를 참조하면, 실리콘 기판(11) 상부에 터널 산화막(12)을 형성하고, 선택된 영역에 플로팅 게이트(13), 유전체막(14), 컨트롤 게이트(15) 및 산화막(16)이 순차적으로 적층된 스택 게이트 구조를 형성한다. 스택 게이트 구조를 포함한 전체 구조 상부에 질화막(21)을 얇게 형성한다.
제2b도는 소오스/드레인 불순물 이온 주입 마스크 공정없이 100∼160 KeV의 에너지로 사입사 불순물 주입공정(tilt angle implant process)을 실시하여 접합부 영역에 제 1 불순물 영역(18A)을 형성한 상태의 단면도이다.
제2C도는 스택 게이트 구조의 측벽에 스페이서 산화막(22)을 형성한 후, 다시 40∼100 KeV의 에너지로 사입사 불순물 주입공정을 실시하여 제 1 불순물 영역(18A)내에 포함되는 제 2 불순물 영역(18B)을 형성한 상태의 단면도이다. 따라서, 제 1 및 2 불순물 영역(18A 및 18B)으로 이루어진 변형된 DDD 구조의 접합부(18)가 형성된다.
이후, 스페이서 산화막(22) 및 질화막(21)을 제거하고, 일반적인 공정에 따라 스플릿 게이트 산화막 및 스플릿 게이틀를 형성하여 스플릿 게이트 플래쉬gud 이이피롬 셀을 제조한다.
본 발명의 변형된 DDD 구조의 접합부(18)는 제1C도에 도시된 종래의 DDD구조의 접합부(8)와는 달리 제 2 불순물 영역(18B)이 제 1 불순물 영역(18A)에 포함되면서 후에 형성될 스플릿 게이트쪽에서 제 1 불순물 영역(18A)와 겹쳐지게 형성된다. 즉, 본 발명의 변형된 DDD 구조의 접합부(18)는 플로팅 게이트(13)와 컨트롤 게이트(15)가 적층된 스택 게이트 구조와 중첩되는 부분에서는 제 2 불순물 영역(18B)이 제 1 불순물 영역(18A)에 포함된 DDD 구조가 되고, 스택 게이트 구조와 중첩되지 않는 부분, 즉 후에 형성될 스플릿 게이트 부분에서는 제 2 불순물 영역(18B)이 제 1 불순물 영역(18A)와 겹쳐져 DDD 구조가 되지 않는다. 따라서, 본 발명의 변형된 DDD 구조의 접합부(18)가 셀의 드레인으로 사용되는 경우에는 기존의 DDD 구조의 접합부(8)와 같이 셀의 특성이 개선되고, 스플릿 게이트의 소오스로 사용되는 경우에는 접합부(18)가 DDD 구조가 아니므로 채널 길이 감소, 문턱 전압 감소 및 펀치쓰루 현상 등을 예방할 수 있다.
상술한 바와같이 본 발명은 제 1 불순물 영역을 높은 에너지의 사입사 불순물 주입공정으로 형성하고, 제 2 불순물 영역을 스페이서를 적용한 낮은 에너지의 사입사 불순물 주입공정으로 형성한다. 이로서, 플로팅 게이트와 컨트롤 게이트가 적층된 스택 게이트 구조와 중첩되는 부분에서는 제 2 불순물 영역이 제 1 불순물 영역에 포함된 DDD 구조가 되고, 스택 게이트 구조와 중첩되지 않는 스플릿 게이트 부분에서는 제 2 불순물 영역이 제 1 불순물 영역과 겹쳐진 DDD 구조가 되지 않는 변형된 DDD 구조의 접합부를 형성한다
따라서, 본 발명은 제 1 및 2 불순물 영역으로 된 DDD 구조의 접합부를 형성하기 위한 두 번의 마스크 공정과 제 1 불순물 영역을 확산시키기 위한 열공정을 생략할 수 있고, 스플릿 게이트의 특성을 개선할 수 있으며, 또한 셀 사이즈를 줄일 수 있다.

Claims (3)

  1. 실리콘 기판 상부에 터널 산화막을 형성하고, 선택된 영역에 플로팅 게이트, 유전체막, 컨트롤 게이트 및 산화막이 순차적으로 적층된 스택 게이트 구조를 형성하는 단계와, 상기 스택 게이트 구조를 포함한 전체 구조 상부에 질화막을 얇게 형성하는 단계와, 제 1 사입사 불순물 주입공정을 실시하여 상기 실리콘 기판의 접합부 영역에 제 1 불순물 영역을 형성하는 단계와, 상기 스택 게이트 구조의 측벽에 스페이서 산화막을 형성한 후, 제 2 사입사 불순물 주입공정을 실시하여 상기 제 1 불순물 영역내에 포함되는 제 2 불순물 영역을 형성하여 상기 제 1 및 2 불순물 영역으로 이루어진 변형된 DDD 구조의 접합부가 형성되는 단계로 이루어지는 것을 특징으로 하는 플래쉬 이이피롬 셀의 접합부 형성방법.
  2. 제1항에 있어서, 상기 변형된 DDD 구조의 접합부는 상기 스택 게이트 구조와 중첩되는 부분에서 DDD 구조가 되고, 상기 스택 게이트 구조와 중첩되지 않는 부분에서 DDD 구조가 되지 않는 것을 특징으로 하는 플래쉬 이이피롬 셀의 접합부 형성방법.
  3. 제1항에 있어서, 상기 제 1 불순물 영역을 형성하기 위한 제 1 사입사 불순물 주입공정은 100 내지 160 KeV의 에너지로 실시되고, 상기 제 2 불순물 영역을 형성하기 위한 제 2 사입사 불순물 주입공정은 40 내지 100 KeV의 에너지로 실시되는 것을 특징으로 하는 플래쉬 이이피롬 셀의 접합부 형성방법.
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