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KR0127898B1 - 이득제어회로를 구비한 광통신용 전치증폭기 - Google Patents

이득제어회로를 구비한 광통신용 전치증폭기

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Publication number
KR0127898B1
KR0127898B1 KR1019930006866A KR930006866A KR0127898B1 KR 0127898 B1 KR0127898 B1 KR 0127898B1 KR 1019930006866 A KR1019930006866 A KR 1019930006866A KR 930006866 A KR930006866 A KR 930006866A KR 0127898 B1 KR0127898 B1 KR 0127898B1
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KR
South Korea
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fet
preamplifier
load
feedback
optical communication
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KR1019930006866A
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KR930022710A (ko
Inventor
야스키 미카무라
Original Assignee
쿠라우찌 노리타카
스미도모덴기고오교오 가부시기가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 쿠라우찌 노리타카, 스미도모덴기고오교오 가부시기가이샤 filed Critical 쿠라우찌 노리타카
Publication of KR930022710A publication Critical patent/KR930022710A/ko
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Abstract

본 발명의 목적은 주파수 대역의 향상과 다이내믹 레인지의 향상을 동시에 만족시킬수 있는 광통신용의 전치 증폭기를 제공하는데 있다. 따라서, 위상 반전 증폭기는, 입력단의 FET와, 이 FET의 부하와, 이득제어회로로 구성되고, 상기 이득제어회로는 상기 부하와 병렬도 배치되어, 부하를 통해 흐르는 전류가 소정치를 초과한 경우 유효 부하저항치를 감소시킴으로써 위상반전 증폭기의 오픈 루프이득을 저하시키며, 또한, 상기 이득제어 회로는 게이트가 일정전압에 의해서 바이어스 되는 전형적인 FET이다. 또 상기 위상 반전 증폭기의 부귀 환로에는 귀환 저항이 설치되어 있고, 이 귀환 저항과 병렬로 바이패스 회로가 설치되어 귀환량이 소정치를 초과한 경우 유효 귀환 저항치를 감소시키도록 구성되어 있다.

Description

[도면의 간단한 설명]
제1도는 본 발명에 의한 전치 증폭기(preamlifier)의 회로도.
제2도는 제1도의 전치 증폭기의 동작을 도시한 그래프.
제3도는 본 발명의 제1 실시예에 의한 전치 증폭기를 도시한 회로도.
제4도는 본 발명의 제2 실시예에 의한 전치 증폭기를 도시한 회로도.
제5도는 본 발명의 제3 실시예에 의한 전치 증폭기를 도시한 회로도.
제6도는 본 발명의 제4 실시예에 의한 전치 증폭기를 도시한 회로도.
제7도는 본 발명의 제5 실시예에 의한 전치 증폭기를 도시한 회로도.
제8도는 본 발명의 제6 실시예에 의한 전치 증폭기를 도시한 회로도.
제9도는 제1도의 전치 증폭기의 변형예에 의한 전치 증폭기를 도시한 부분적인 회로도.
제10도(a) 및 제10도(b)는 일반적인 두종류의 전치 증폭기를 도시한 회로도.
제11도는 제1종래의 전치 증폭기의 일반적인 구성을 도시한 회로도.
제12도는 제11도의 전치 증폭기를 특정한 구성을 도시한 회로도.
제13도는 제2종래의 전치 증폭기를 도시한 회로도.
제14도는 제3종래의 전치 증폭기를 도시한 회로도.
제15도 (a) 및 제15도(b) 는 제14도의 전치 증폭기의 문제점을 표시한 그래프.
제16도는 제14도의 전치 증폭기의 문제점을 표시한 파형도.
제17도는 제1도의 전치 증폭기의 출력신호의 파형도.
* 도면의 주요부분에 대한 부호의 설명
100 : 제1단의 증폭기 101 : 레벨 시프트회로
02 : 출력 버퍼 회로 103 : 바이패스회로
1,D2,D3,D4 : 다이오드 PD : 광검출기
Q1,Q2,Q3,Q4,Q5,Q6,Q7,QDS,QF,QIN,QIS,QZL : FET
R1,R2 : 저항 f : 귀환 저항
ZL : 부하저항
[발명의 상세한 설명]
본 발명은 광통신용의 수신기에 적용되는 전치 증폭기에 관한 것이다. 일반적으로, 광통신용 수신기에는 트랜스임피던스형 전치 증폭기(제10도(a)) 및 하이임피던스형 전치 증폭기 (제10도(b))가 이용되며, 예를 들면 이들회로는 K. Ogawa, 'Considerations for Optical Receiver Design', IEEE Journal on Selected Areas in Communications, Vol. SAC-1, No. 3, 1983, pp.524∼532에 개시되어 있다. 종래, 광통신의 주요 적용 분야인 전화 회로망의 간선계에서 이용되는 중계기는, 장거리 전송에 의해 감쇠된 미약한 신호를, 이들의 파형을 유지하면서, 증폭하기 위하여 고감도의 특성을 가지도록 요구되고 있다.
한편, 최근에는, 예를 들면 데이터 통신 및 가입자계 등에 광통신의 응용분야가 확대되고 있다. 이러한 각종 통신 시스템에 적용가능하게 하기 위해서는, 즉 각종 광원, 광범위한 전송거리, 광파이버내의 신호감쇠도 및 통신망의 위상(topology) 등을 수용하기 위해서는, 고감도의 특성외에, 광범위한 다이내믹레인지를 가진 광신호를 취급할 수 있는 광통신수신기의 개발이 현재 요망되고 있다. 이러한 상황하에서, 본 발명자는 제11도에 도시한 바와 같은 전치 증폭기를 제안하였다. (예를 들면, 와이드다이내믹레인지형 GaAs광수신용 전치 증폭기 IC1990년, 전자 정보 통신 학회 추계 전국대회; 강연번호 B-743). 제11도에 도시한 바와 같이, 전치 증폭기(A)는, 트랜스 임피던스형의 기본구성을 가지며, 중계기내의 전단부에 대응하는 광수신기(B)내에 설치되어 있다.
이 전치 증폭기(A)는 광전송선로로부터 광신호()를 수신하는 수광소자 즉, 광검출기(PD)의 출력인 광전류의 임피던스 변환에 의해 생성된 입력신호(VIN)를 증폭해서 출력신호 (VOUT)를 생성한다. 바이패스회로(C)를 설치함으로써 다이내믹 레인지를 개선하고 있다. 즉, 전치 증폭기(A)의 입출력단자 사이에는, 귀환저항(rf)을 가진 트랜스 임피던스형의 위상반전증폭기(1)와 출력버퍼회로(2)가 종속접속된다. 바이패스회로(C)의 전계효과 트랜지스터(3)의 소스, 드레인의 귀환저항의 각 단자에 접속된다. 출력 버퍼회로(2)의 출력레벨에 비례한 전압이 레벨 시프트 회로(4)를 통해서 상기 트랜지스터(3)의 게이트에 인가된다.
과대하게 큰 진폭의 입력신호를 가진 입력신호(VIN)가 전치 증폭기(A)에 입력되면, 전계효과 트랜지스터가 출력신호(VOUT)의 변동에 응답해서 온 상태로 된다. 따라서, 유효한 귀환저항치(귀환저항(rf))과 트랜지스터(3)와의 병렬저항치(RF)가 감소되어, 다이내믹 레인지가 개선된다.
또, 제12도를 참조하면서 제11도의 트랜스 임피던스형 전치 증폭기(A)의 특정예에 대하여 상세하게 설명한다. 제12도의 전치 증폭기는, GaAs MESFET 등의 화합물 반도체 전계효과 트랜지스터(이하 FET라 칭함) (T1-T8)와, 레벨 시프트용의 다이오드군 (d1,d2)과 저항 (r1,r2)과, 귀환저항(rf)로 구성되고, 또한 단일의 전원전압(VDD)에 의해서 동작한다.
또, 위상반전전치 증폭기(1)는 FET(T1-T4) 및 다이오드군 (d1,d2) 에 의해서 구성되고, 출력 버퍼회로(2)는 FET(T5,T6)에 의해서 구성되고, 레벨 시프트 회로(4)는 FET(T7) 및 저항 (r1,r2)에 의해서 구성된다. 또, 제12도에서의 귀환저항(rf)은 제10도에서의 저항에 대응하고, 제12도에서의 FET(T8)는 제10도에서의 FET(3) 에 대응한다. 또한, FET(T8)의 한계전압(VT8)은 -0.5이고, 또한 무신호나 미소신호 (예를들면 -20dBm이하의 신호)가 입력될때에 소스 드레인간에 전류가 흐르지 않고 FET(T8)의 게이트 소스전압 (VGS)이 -0.5V이하가 되도록 바이어스 전압을 설정하고 있다.
입력된 광신호 강도의 증대에 따라서 입력신호 (VIN)의 진폭이 증대하면, 위상 반전 증폭의 결과로서 출력신호(VOUT)의 전압레벨이 감소함과 동시에 FET(T8)의 게이트 전압(VG)과 소스전압(VS)이 감소한다. 소스전압(VS)이 게이트 전압(VG) 이상으로 떨어지므로 게이트 소스전압(VGS)이 증가한다. 그 결과, 입력된 광신호의 강도가 소정치 (예를 들면, -10dBm)를 초과하면, FET(T8)가 온상태로 절환되어 트랜스 임피던스가 감소된다. 또 입력신호 (VIN)의 진폭이 더욱 증가하여도, 트랜스 임피던스의 감소에 의해 전치 증폭기 내부의 전압변동을 클립핑한다. 따라서, 각 FET(T1-T7)가 비포화 영역에서 동작하도록 바이어스 되지 않고, 이것은 최대 허용 입력레벨(입력신호(VIN)의 최대허용진폭) 의 증가를 의미한다. 즉, 제11도 및 제12도의 전치 증폭기는 최대 허용 입력 레벨을 상승시킴으로써 다이내믹 레인지를 증대 시킬수 있다.
한편, 상기한 전치증폭기에서,다이내믹 레인지내의 최소수 광감도세기를 낮추기 위해서는 귀환저항(rf)을 큰값으로 할 필요가 있다. 즉 귀환 저항이 증가할수록 열잡음(iRF 2)이 저감되므로 (하기식〔1〕참조), 최소수 광감도의 세기를 낮출 수 있다.
여기서, RF는 증폭기 (1)의 입출력간의 유효귀환저항치, W는 전치증폭기의 주파수대역폭, T는 절대 온도. k는 볼쯔만 상수이다. 그러나, 하기식〔2〕로부터 알 수 있는 바와 같이, 유효귀한저항치(RF)를 단지 크게 하면, 광수신기(B)의 주파수대역(wc)이 저감된다고 하는 문제를 일으킨다.
여기서 G는 증폭기의 오픈 루프이득, G는 입력용량, RF는 유효귀환 저항치이다. 따라서 식〔2〕로부터 알 수 있는 바와 같이 유효 귀환 저항치(RF)를 크게하여 최소의 수광감도의 세기를 개선하고 또한 광수신기(B)의 대역폭(wc)을 충분히 확보하기 위해서는, 증폭기(1)의 오픈 루프이득(G)을 증가시키거나 또는 입력용량(CT)을 감소시킬 필요가 있다. 그러므로, 본 발명자는 제13도에 도시한 바와 같은 오픈 루프이득(G)을 증가시킬 수 있는 전치 증폭기를 제안하였다. (예를들면 고속광수신기용의 고이득-광대역 GaAs전치 증폭기 IC, 1990년 전자 정보 통신 추계 전국 대회: 강연변호 B-744참조). 즉 2개의 상이한 역치 전압을 가진 FET를 사용한 전류주입방식회로(current-injection-type circuit) 적용함으로써 상기 오픈 루프이득을 증대 시킨다.
제13도의 전치 증폭기는, 제12도의 입력단의 FET(T1)의 드레인과 전치 증폭기의 전원 전압(VDD)사이에 전류주입용의 FET(TIN)를 배치하고, 또한 부하로 기능하는 FET(T2)로부터 FET(TIN)를 격리하기 위해 FET(TIS)를 부가하여 배치한 기본구성을 가진다. 입출력단자 사이에 귀환저항(rf)이 배치되어있다.
제13도의 전치 증폭기에 있어서, 전류주입용의 FET(TIN)로부터 입력단의 FET(T1)에 전류가 주입됨으로써 오픈 루프이득(G)이 증가되고, 그결과 오픈 루프이득이 약 33dB로 된다. 그러나 이득대역폭의 곱은 일정하다고 하는 일반적인 원리에 의하면, 이득(G)을 높이기 위한 수단 (예를 들면 제12도의 전치 증폭기)을 내장하지 않을 경우에 비해서 대역폭(wc)은 약 600MHz로 감소된다.
이러한 문제에 대처하기 위하여, 바이패스 회로(C)의 배치에 의해 최대 허용입력레벨을 향상 시킬수 있는 제11도 및 제12도의 제1종래의 전치 증폭기의 이점과, 최소수 광감도의 세기를 낮출수 있는 제13도의 제2종래의 전치 증폭기의 이점을 조합함으로써, 제14도의 전치 증폭기를 개발하였다. 그러나, 실제로는 다음과 같은 문제점이 발생하기 때문에 이러한 단순한 조합으로는 최적의 전치 증폭기를 실현할수 없었다. 제14도의 전치 증폭기에 있어서는, 전류 주입용의 FET(TIN)를 구비한 제13도의 전치 증폭기에, 제12도의 FET(T8)에 대응하는 절환용 다이오드(ds)를 부가배치함으로써, 바이패스 회로를 실현하고 있다. 이러한 전치 증폭기의 주파수 특성이 1차의 극을 가지는 경우에는, 이 전치 증폭기를 내장하는 광수신기의 트랜스 임피던스 전달함Zr수(s)는 2차의 극을 가지고 있으므로, 광수신기의 각 주파수 대역폭을 wc, 전치 증폭기의 직류 오픈 루프 이득을 Go, 전치 증폭기의 각 주파수 대역폭을 wh, 유효 귀환 저항치(예를 들면, 귀환저항(rf)과 절환용 다이오드(ds)의 병렬 저항치)를 RF, 전치증폭기의 입력용량을 CT라고 하면, 다음 식〔3〕으로 표현된다.
문제점은 다음과 같은 상황에서 발생한다. 즉, 과대한 입력신호(VIN)가 입력된 경우, 상기 바이어스 회로는 유효 귀환 저항치(RF)가 감소하도록하고, 이것은 식〔3〕에서가 감소하는 것을 의미한다.의 감소는 귀환량의 증가를 의미하므로, 상기식 〔2〕로부터 알수 있는 바와 같이, 입력신호(VIN)가 더욱 증가하여가 감소함에 따라, 광수신기의 대역폭(wh)은 증가하여 전치 증폭기의 대역폭(wh)의 상한에 접근하게 된다. 이상 태에서 상기한 바와 같이, 전류주입에 의해 이득이 증가하는 전치 증폭기의 대역폭(wh)은 제12도의 1종래의 전치 증폭기보다 좁기 때문에, 제1종래예의 경우보다라는 조건을 취하기 쉽다. 그 결과, 상기식 〔3〕으로부터 알 수 있는 바와 같이, 광수신기는 제15도(a)에 도시한 바와 같은 피크형 트랜스임피던스특성을 나타내므로 그 동작이 불안정하게 된다.
이 피크형 특성에 의하면, 직사각형의 NRZ(non-return-to-zero)의 광신호가 링잉(ringing)이나 발진을 초래하여, 출력신호(VOUT)는 입력신호파형에 충실한 파형을 취하지 못한다. 실제의 측정에 있어서(제16도 참조), 평균 광강도가 -10dBm, 펄스레이트가 622Mbit/sec 인 NRZ(non-return-to-zero)입력 광신호에 응답해서, 발진 현상과 관련된 파형 왜곡을 가진 출력신호(VOUT)를 관측하였다.
이를 요약하면, 입력신호(VIN)의 진폭이 너무 크지 않을 때는, 전치증폭기의 대역폭(wh)이 광수신기의 대역폭(wc)보다 충분히 크므로(whwc) 안정한 동작이 얻어진다. 그러나, 입력신호(VIN)의 진폭이 너무 크면, (wc)가 상승해서 (wh)에 근접하거나 초과하게 되고, 이러한 상태로 되면, 광수신기가 불안정하게 되어 예를 들면 발진현상을 보인다.
본 발명은 상기 종래의 문제점을 감안하여 이루어진 것으로서, 주파수 대역폭을 증가시키는 동시에 다이내믹 레인지를 증대 시킬수 있는 광통신용의 전치 증폭기를 제공하는 데 그목적이 있다. 본 발명에 의하면, 광검출기(수광소자)에 의해 발생된 입력신호를 증폭하는 광통신용 전치 증폭기에 있어서, 상기 입력신호를 증폭하기 위하여, 입력단의 FET와 이 입력단의 FET부하를 포함하는 위상반전 증폭기와; 상기 부하를 통해 흐르는 전류가 제1의 소정치를 초과한 경우 유효 부하 저항치를 감소시킴으로써 위상반전증폭기의 오픈 루프이득을 저하시키는 이득제어수단과; 상기 위상반전증폭기의 부귀환로에 배치된 귀환 저항과; 귀환량이 제2의 소정치를 초과한 경우 유효귀환저항치를 감소시키는 바이패스 수단을 구비한 것을 특징으로하는 광통신용 전치 증폭기가 제공된다.
상기 구성에 의하면, 입력신호가 작을 때에는, 위상반전증폭기의 오픈루프이득이 높고 또 유효 귀환저항치가 크므로, 전치 증폭기는 보다 높은 수광 감도를 나타낸다.
한편, 입력신호가 소정의 진폭을 초과하면, 유효귀환저항치가 감소되어 최대 허용 입력레벨이 증가된다. 유효부하저항치가 감소하여 위상반전 증폭기의 오픈 루프 이득이 저하하여도, 위상반전증폭기의 대역폭은 증가되어, 위상 반전 증폭기의 대역폭이 광수신기의 대역폭보다 큰 상태를 항상 확보할 수 있다. 그 결과, 발진이나 링잉 등의 바람직하지 않은 현상을 방지 할수 있다.
이하 첨부 도면을 참조하면서 본 발명의 바람직한 실시예에 대해 상세히 설명한다.
제1도는 본 발명에 의한 전치 증폭기의 일반적인 구성을 도시한 회로도이다. 광전송선로를 통해서 전송되는 광신호()를 포토다이오드 등의 광 검출기에(PD)에 의해 검출하고, 그 결과 얻어진 광전류를 입력신호로 임피던스 변환하고, 이 입력신호를 FET(Q1)의 게이트에 인가한다. 이 FET(Q1)의 소스는 저전압전원(VSS)에 접속되고, FET(Q1)의 드레인은 고정치를 가지는 부하저항(ZL)을 통해 고전압전원(VDD)에 접속된다. 또, 부하저항(ZL)에 대해서 평행하게 이득제어수단이 배치되어 있다. 보다 구체적으로는, 이득제어수단은, 부하저항(ZL)의 각단자에 소스와 드레인이 접속되고 또한 게이트가 직류전압(VBB)에 의해서 바이어스 되는 FET(QZL)로 구성된다. 이러한 FET(Q1), (QZL), 부하저항(ZL) 및 직류전압(VBB)에 의해서 제1단의 증폭기(100)가 구성된다. FET(Q1)의 드레인(X)에서 출력되는 신호 (SX)는 레벨시프트회로(101)에 의해서 적절한 바이어스레벨로 시프트되어, 귀환저항(rf)를 통해서 FET(Q1)의 게이트로 귀환된다. 또, 귀환저항(rf)에 대해서 병렬로 바이어스회로(103)가 설치되어 있다. 출력버퍼회로(102)는 레벨시프트회로(101)의 출력을 전력 증폭함으로써 출력신호(VOUT)를 발생한다. 바이패스회로(103)의 저항치는 레벨시프트회로(101)의 출력레벨에 따라 변동되어, 유효귀환저항치(즉, 귀환저항(rf)과 바이패스회로(103)와의 병렬저항치)(RF)를 자동조절한다.
이하, 제2도를 부가적으로 참조하면서, 제1도의 전치 증폭기의 동작에 대하여 설명한다. 제1단의 증폭기(100)는 위상반전증폭기이므로, 입력신호(VIN)는 위상반전상태로 증폭되어 FET(Q1)의 드레인에서 신호 (SX)를 생성한다.
입력신호(VIN)가 작은 진폭을 가지는 경우에는, 레벨시프트회로(101)의 출력(SX)의 직류변동분도 적어진다. 따라서, 바이패스회로(103)는 개방상태로 유지되고, 유효귀환저항치(RF)는 귀환저항치(rf)와 동등하게 된다. 따라서, 입력신호(VIN)가 매우 작거나 또는 작은 진폭을 가질 때에는, 큰 귀환저항(rf)에 의해 충분히 높은 수광감도가 얻어진다.
한편, 입력신호(VIN)가 소정의 진폭(VINC)을 초과하고 이에 의해 레벨시프트회로(101)의 출력(SR)이 바이패스회로(103)의 미리 설정된 한계치를 초과하면, 바이패스회로(103)의 내부저항이 감소되므로, 유효귀환저항치(RF)는 귀환저항치(rf)보다도 작게된다. 그러므로, 과대한 입력신호(VIN)가 입력되는 경우에도, 전치증폭기내의 전압변동이 클립되어, 내부의 동적소자가 비포화영역에서 바이어스 되는 것이 방지된다. 그 결과, 최대허용 입력레벨을 증대시킬 수 있다.
입력신호(VIN)의 진폭이 증가함에 따라 FET(Q1)의 드레인(X)에서의 전압은 감소된다. FET(QZL)의 소스전압도 이에 따라 감소되고 그의 게이트.소스전압(VGS) 은 증가한다. 따라서, 입력신호(VIN)가 소정의 진폭을 초과하고 FET(QZL)의 게이트.소스전압이 한계전압(VTZL) 을 초과하면, FET(QZL)는 온상태로 절환되어 유효부하저항치(RZL)(부하저항(ZL)과 FET(QZL)와의 병렬저항치)가 점차로 감소된다. 그 결과, 과대 진폭의 입력신호(VIN)가 입력되면 제1단의 증폭기(100)의 오픈루프이득이 감소하지만, 그의 대역폭(wh)은 증가하므로, 발진상태나 링잉 등의 바람직하지 않은 현상을 방지 할 수 있다. 즉, 상기식 〔4〕에서 증폭기(100)의 대역폭(wh)의 증가에 의해 유효귀환저항치(RF)의 감소분을 보상하므로 변수는 감소되지 않는다. 그 결과 상기식〔2〕에 따라 광수신기의 대역폭(wc)이 증가하여도, 전치 증폭기의 대역폭(wh)은 증가하여 wcwh 의 관계를 항상 만족시킴으로써, 광수신기의 안정한 동작을 확보할 수 있다.
요약하면, 입력신호(VIN)가 소정치보다 작은 진폭을 가질때에는, 유효귀환저항치(RF) 는 큰상태를 유지하여 최소광감도세기를 저하시킬수 있다. 또, 입력신호(VIN)가 큰 진폭을 가질때에는, 유효귀환저항치(RF)는 감소되어 최소허용입력레벨을 증가시키고, 증폭기(100)의 대역폭(wh)이 증가되어 발진 등의 불안정한 동작을 방지할 수 있다.
또, 제12도의 종래의 전치증폭기에 인가한 것과 동일한 직사각형의 NRZ입력신호(VIN)를 제1도의 전치증폭기에 인가해서 측정을 행한 바, 제17도에 도시한 바와 같이, 출력신호(VOUT)의 파형은 발진현상이 없이 입력신호(VIN)에 충실한 파형으로 되어, 제16도의 파형으로부터 알 수 있는 바와 같이 명료하게 개선되었다.
이하, 제3도를 참조하면서 본 발명의 구체적인 제1 실시예에 대해서 설명한다. 본 실시예의 전치증폭기는 FET(Q1),(QIS),(Q2),(QZL)과 바이어스설정용 다이오드(D1),(D2)에 의해서 형성된 제1단의 증폭기와, FET(Q3),(Q4)와 다이오드(D3),(D4)에 의해서 형성된 레벨시프트회로와, FET(Q5),(Q6)에 의해서 형성된 출력버퍼회로와, 바이패스회로로서의 다이오드(D3) 및 고저항치를 가진 귀환저항(rf)으로 구성된다.
입력신호(VIN)는 FET(Q1)의 게이트에 인가된다. 바이어스설정용다이오드(D1),(D2)는 FET(Q1)의 소스에 접속되고, 부하용의 FET(Q2)는 FET(Q1S)를 통해서 FET(Q1)의 드레인에 접속된다. 또, 전류주입용의 FET(QIN)는 FET(Q1)의 드레인에 접속되고, 소정전압(VBB)에서 게이트가 바이어스 되는 FET(QZL)는 부하FET(Q2)접속된다. FET(Q2)의 소스단자(X)는 FET(Q3)의 게이트에 접속된다. 다이오드(D3),(D4)에 의해서 레벨시프트된 후의 신호(SR)는 소스폴로워접속을 가진 FET(Q5)에 의해 전력증폭되어 출력신호(VOUT)로 된다. 또 상기 신호(SR)는 귀환저항(rf)과 다이오드(DS)를 통해서 FET(Q1)의 게이트로 귀환된다.
이 실시예에 의하면, 입력신호(VIN)가 작은 진폭을 가지는 경우에는, 게이트.소스전압(VGS)이 한계전압(VTZL)보다 낮게 되도록 바이어스 되기 때문에, FET(QZL)는 오프상태로 된다. 따라서, FET(Q1)에 대한 유효부하저항치(RZL)는 FET(Q2)에 의해서 결정된 큰 값을 취한다. 그 결과 큰 오픈루프이득은 최소수광감도세기의 향상에 기여한다. 다이오드(DS)의 캐소드.애노드전압이 그의 온전압에 도달하지 않기 때문에, 유효귀환저항치(RF)는 귀환저항치(rf)와 동등하게 되어, 최소수광감도세기의 향상에도 기여한다.
한편, 입력신호(VIN)가 크면 FET(Q2)의 소스단자(X)에서의 전압은 낮은 값을 취하고, FET(QZL)의 게이트.소스전압은 그의 한계전압(VTZL)보다 높다. 따라서, FET(QZL)는 온상태로 되고, FET(Q1)에 대한 유효부하저항치(RZL)는 작은 값을 취한다. 또, 다이오드(DS)가 온상태이므로, 유효귀환저항치(RF)는 귀환저항치(rf)보다 작게된다. 따라서, 제1도의 경우에서와 같이, 전치증폭기의 오픈루프이득이 감소되는 한편, 그의 대역폭(wh)은 증가된다. 그 결과, 최대허용입력레벨은 발진 등의 불안정한 동작을 일으킴이 없이 증가된다.
이하, 제4도를 참조하면서, 본 발명의 제2실시예에 대해 설명한다. 제3도와 동일 또는 이에 상당하는 부분은 동일 참조부호로 표시한다. 제2 실시예의 제1 실시예와의 차이점은, 바이패스회로로서의 다이오드(DS) 대신에, 게이트와 드레인이 단락된 인핸스먼트형(enhancement-type)FET(QDS)의 드레인과 소스가 귀환저항치(rf)의 각 단자에 접속되어 있다는 점이다. 이러한 구성의 FET(QDS)는 제3도의 다이오드(DS)와 마찬가지 기능을 가진다. 즉, FET(QDS)는 입력신호(VIN)가 작을 때에는 오프상태로 되고, 입력신호(VIN)가 소정의 값보다 클 때에는 온상태로 되어 유효귀환저항치(RF)를 적게 하는 기능을 가지고 있다. 따라서, 제2 실시예에 있어서도 제1 실시예와 마찬가지로 동작이 안정하고 다이내믹레인지가 넓은 전치증폭기를 제공하는 것이 가능하다.
이하, 제5도를 참조하면서 본 발명의 제3 실시예에 대해 설명한다. 또, 제3도와 동일 또는 상당하는 부본은 동일한 참조부호로 표시한다. 이 제3 실시예의 제1 실시예와의 차이점은, 바이패스회로로서의 다이오드(DS)대신에, 공핍형 FET(QF)가 귀환저항과 병렬로 설치되어 있다는 점이다. 즉 FET(QF)의 드레인은 입력측 FET(Q1)의 게이트에 접속되고, FET(QF)의 소스는 레벨시프트회로의 FET(Q4)의 드레인에 접속되며, FET(QF)의 게이트는 접지되어 있다. 입력신호(VIN)가 작을 때는, FET(QF)는 FET(QF)의게이트.소스전압이 한계전압보다 낮으므로 오프상태로 된다. 또, (VIN)이 소정치를 초과하고 게이트.소스전압이 한계전압을 초과한 때에는, FET(QF)는 온상태로 절환된다. 따라서, 제1 실시예의 경우와 마찬가지로, 최소수광감도세기가 낮아지고 최대허용입력레벨은 증가된다. 즉, 이 제3 실시예에 있어서도 동작이 안정하고 다이내믹레인지가 넓은 전치증폭기를 제공하는 것이 가능하다.
이하, 제6도를 참조하면서, 본 발명의 제4 실시예에 대해 설명한다. 제5도와 동일 또는 상당하는 부분을 동일한 참조부호로 표시한다. 이 제4 실시예의 제3 실시예와의 차이점은, 출력신호(VOUT)가 발생하는 출력단자에 FET(Q7) 및 저항 (R1),(R2)으로 이루어진 분압기가 접속된다. 이 출력전압(VOUT)의 분압전압(VG)에 의해서 공핍형 FET(QF)의 게이트바이어스를 설정하고 있다는 점이다. 즉, FET(Q7)의 게이트가 출력단자에 접속되고 FET(Q7)의 드레인이 전원전압(VDD)에 접속되며, FET(Q7)의 소스가 저항 (R1),(R2)을 통해서 접지된다. 또 이 저항(R1),(R2)에 의해 생성된 분압전압(VG)은 FET(QF)의 게이트에 인가된다. 여기서 FET(QF)의 게이트바이어스전압이 FET(QF)의 소스바이어스전압보다도 항상 작게 되도록 저항(R1),(R2)의 저항치가 설정된다. 그래서 FET(QF)는, 제3실시예의 경우와 마찬가지로 입력신호(VIN)의 진폭에 따라 온상태와 오프상태간에 자동적으로 절환되므로, 최소수광감도 세기는 낮아지고, 최대허용입력레벨은 증가된다. 따라서, 동작이 안정하고 다이내믹레인지가 넓은 전치증폭기를 제공하는 것이 가능하다.
일반적으로, 반도체제조공정에 있어서의 편차에 의해, 반도체소자는 이들 특성의 편차를 가진다. 따라서, 제5도에 도시한 제3실시예와 같이, FET(QF)의 게이트를 접지시킨 경우에는, 그의 한계전압에 따라 온상태와 오프상태간의 절환조건이 변동한다. 이에 대해서, 제6도에 도시한 제4실시예와 같이, 저항(R1),(R2)에 의한 분압전압(VG)을 FET(QF)의 게이트에 인가할 경우에는, 이들 소자의 제조공정에 기인되는 편차는 서로 상쇄되므로, FET(QF)의 절환조건을 안정화하는 것이 가능하다.
이하, 제7도를 참조하면서, 본 발명의 제5실시예에 대해 설명한다. 동도에 있어서 제6도와 동일 또는 상당하는 부분은 동일한 참조부호로 표시한다. 이 제5실시예의 제4실시예와의 차이점은, 출력신호(VOUT)가 발생하는 출력단자에 FET(Q9)의 게이트가 접속되고, 이 FET(Q9)의 소스에 FET(Q10)의 드레인이 접속된다. FET(Q10)의 게이트와 소스는 단락되어 접지된다. FET(Q10)의 드레인에서 발생하는 전압은 FET(QF)의 게이트바이어스로서 적용한다는 점이다.
이러한 구성에 의하면 FET(Q10)는 단지 저항으로서 작용하므로, 제4실시예와 마찬가지의 기능을 얻을 수 있고, 저항에 의해 전압을 분압하는 경우보다도 소형인 소자를 실현하는 것이 가능하다.
제8도는 본 발명의 제6실시예를 도시한 부분회로도이다. 본 실시예의 제4실시예(제6도)와의 차이점은, FET(Q11)가 저항(R2)과 병렬로 부가배치되어 있는 점이다. 바이패스 FET(QF)와 같은 종류의 FET(Q11)를 이용함으로써, 이들 제조공정시의 편차나 온도변화에 기인한 FET(Q11), (QF) 의 특성편차는 서로 상쇄된다.
제9도는 제1도의 일반적인 회로도의 변형예를 도시한 부분회로도이다. 이 변형예에 있어서, 이득제어수단은 다이오드(D5∼D7)의 직렬접속으로 실현되고, 이와 같이 간단화된 이득제어수단은 제1도의 이득제어수단과 마찬가지 기능을 가진다. 또, 다이오드의 수는 소망의 이득제어기능을 제공하도록 적절히 설정하면 된다. 또한, 제1도의 일반적인 회로도에 있어서, 전원전압(VBB)은 입력신호(VIN)에 따라 변화시켜도 된다.
이상 설명한 바와같이, 본 발명에 의하면, 내부 증폭기의 주파수대역폭의 증가에 의해 동작이 안정하고 다이내믹레인지가 넓은 전치증폭기를 제공할 수 있다. 그 결과, 각종전원, 넓은 범위의 전송거리, 광파이버의 신호감쇠도 및 통신망의 위상 들을 수용할 수 있고, 고감도이고 넓은 다이내믹레인지의 광신호를 수신할 수 있는 광통신용 수신기를 제공할 수 있다. 또 본 발명은 GaAs MESFET를 적용하는 전치증폭기에 적절하게 적용할 수 있으므로, 고속의 광통신 수신기를 실현하는 것이 가능하다.

Claims (12)

  1. 광검출기에 의해 발생된 입력신호를 증폭하는 광통신용 전치증폭기에 있어서, 상기 입력신호를 증폭하기 위하여, 입력단FET(input-stage FET)와 이 입력단 FET의 부하를 포함하는 위상반전 증폭기와, 전치 증폭기를 포함하는 광수신기의 대역폭보다 전치증폭기의 대역폭이 넓게 되도록, 전치 증폭기에 대한 대역폭을 증가시키고, 이 대역폭의 증가는, 상기부하를 통해 흐르는 전류가 제1의 소정치를 초과하는 경우, 유효부하저항치를 감소시켜서 위상반전증폭기의 오픈루프이득을 저하시킴으로써, 달성되는 이득제어수단과, 상기 위상반전 증폭기의 부귀환경로에 배치된 귀환저항과, 귀환량이 제2의 소정치를 초과한 경우 유효귀환저항치를 감소시키는 바이패스수단을 구비한 것을 특징으로 하는 광통신용 전치증폭기.
  2. 제1항에 있어서, 상기 이득제어 수단은 이득제어용 FET를 구비하고, 이 이득제어용 FET의 소스와 드레인은 상기 부하의 각단자에 접속되고, 또한 이득제어용 FET의 게이트는 정전압에 의해서 바이어스되는 것을특징으로 하는 광통신용 전치 증폭기.
  3. 제1항에 있어서, 상기 이득제어수단은 부하와 병렬로 배치된 다이오드를 구비한 것을 특징으로 하는 광통신용 전치 증폭기.
  4. 제1항에 있어서 상기 바이패스수단은 상기 귀환저항과 병렬로 설치된 다이오드를 구비한 것을 특징으로 하는 광통신용 전치 증폭기.
  5. 입력신호를 증폭하기 위하여, 입력단 FET와 이 입력단 FET의 부하를 포함하는 위상반전증폭기와, 상기부하를 통해 흐르는 전류가 제1의 소정치를 초과하는 경우, 유효부하 저항치를 감소시켜서 상기 위상반전증폭기의 오픈루프이득을 저하시키는 이득제어수단과, 상기 위상반전증폭기의 부귀환경로에 배치된 귀환저항과, 귀환량이 제2의 소정치를 초과하는 경우 유효귀환저항치를 감소시키는 바이패스수단을 구비하고, 광검출기에 의해 발생된 입력신호를 증폭시키는 광통신용 전치증폭기에 있어서, 상기 바이패스수단은, 인핸스먼트형 FET를 구비하고, 이 인핸스먼트형 FET의 드레인과 게이트가 귀환저항의 한쪽 단자에 접속되고, 이 인핸스먼트형 FET의 소스가 귀환저항의 다른쪽 단자에 접속되는 것을 특징으로 하는 광통신용 전치 증폭기.
  6. 입력신호를 증폭하기 위하여, 입력단 FET와 이 입력단 FET의 부하를 포함하는 위상반전증폭기와, 상기부하를 통해 흐르는 전류가 제1의 소정치를 초과하는 경우, 유효부하 저항치를 감소시켜서 상기 위상반전 증폭기의 오픈루프이득을 저하시키는 이득제어 수단과, 상기 위상반전 증폭기의 부귀환경로에 배치된 귀환저항과, 귀환량이 제2의 소정치를 초과하는 경우 유효귀환저항치를 감소시키는 바이패스수단을 구비하고, 광검출기에 의해 발생된 입력신호를 증폭시키는 광통신용전치증폭기에 있어서, 상기 바이 패스수단은 공핍형 FET를 구비하고, 이 공핍형 FET의 드레인과 소스가 귀환저항의 각 단자에 접속되고, 공핍형 FET의 게이트가 정전압에 의해서 바이어스 되는 것을 특징으로 하는 광통신용 전치 증폭기.
  7. 입력신호를 증폭하기 위하여, 입력단 FET와 이 입력단 FET의 부하를 포함하는 위상반전 증폭기와, 상기 부하를 통하여 흐르는 전류가 제1의 소정치를 초과하는 경우, 유효부하저항치를 감소시켜서 상기 위상반전 증폭기의 오픈루프이득을 저하시키는 이득제어 수단과, 상기 위상반전 증폭기의 부귀환경로에 배치된 귀환저항과, 귀환량이 제2의 소정치를 초과하는 경우 유효귀환저항치를 감소시키는 바이패스수단을 구비하고, 광검출기에 의해 발생된 입력신호를 증폭시키는 광통신 전치증폭기에 있어서, 상기 바이패스수단은, 공핍형 FET를 구비하고, 이 공핍형 FET의 드레인과 소스가 귀환저항의 각단자에 접속되고, 또한 공핍형FET의 게이트가 위상반전증폭기의 출력신호에 의해서 제어되는 것을 특징으로 하는 광통신용 전치 증폭기.
  8. 입력신호를 증폭하기 위하여, 입력단 FET와 이 입력단 FET의 부하를 포함하는 위상반전 증폭기와, 상기 위상반전증폭기의 출력신호를 분할하는 분압수단과, 상기 부하를 통하여 흐르는 전류 가 제1의 소정치를 초과하는 경우, 유효부하저항치를 감소시켜서 상기 위상 반전 증폭기의 오픈루프 이득을 저하 시키는 이득제어 수단과, 위상반전 증폭기의 부귀환경로에 배치된 귀환저항과, 귀환량이 제2의 소정치를 초과하는 경우 유효 귀환저항치를 감소시키는 바이패스수단을 구비하고, 광검출기에 의해 발생된 입력신호를 증폭시키는 광통신용 전치증폭기에 있어서, 상기 바이패스수단은, 공핍형 FET를 구비하고, 이 공핍형 FET의 드레인과 소스가 귀환 저항의 각 단자에 접속되고, 또한 공핍형 FET의 게이트가 분압수단의 분압출력신호에 의해 제어되는 것을 특징으로 하는 광통신용 전치 증폭기.
  9. 제8항에 있어서, 상기 분압수단은, 출력신호를 소스폴로워 하기 위한 FET와, 상기 소스폴로워 된 출력신횔를 분할하는 복수개의 저항으로 구성된 것을 특징으로 하는 광통신용 전치 증폭기 제2공핍형 FET의 게이트와 소스가 서로 접속되고 또한 제2공핍형 FET의 드레인이 상기 소스폴로워용 FET의 소스에 접속되는 것을 특징으로 하는 광통신용 전치 증폭기.
  10. 내용없음.
  11. 제9항에 있어서, 상기 분압수단은, 상기 저항중 하나와 병렬로 설치된 제2 공핍형 FET를 구비하고, 제2공핍형 FET의 게이트 및 소스가 서로 접속되고, 제2 공핍형의 드레인에서 분압출력신호가 출력되는 것을 특징으로 하는 광통신용 전치 증폭기.
  12. 제1항에 있어서, 상기 위상반전 증폭기와 바이패스 수단에 이용되는 FET는 GaAs MESFET인 것을 특징으로 하는 광통신용 전치 증폭기.
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