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KR100225468B1 - 반도체 집적회로의 전극구조 및 그 패키지 형성방법 - Google Patents

반도체 집적회로의 전극구조 및 그 패키지 형성방법

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Publication number
KR100225468B1
KR100225468B1 KR1019970001056A KR19970001056A KR100225468B1 KR 100225468 B1 KR100225468 B1 KR 100225468B1 KR 1019970001056 A KR1019970001056 A KR 1019970001056A KR 19970001056 A KR19970001056 A KR 19970001056A KR 100225468 B1 KR100225468 B1 KR 100225468B1
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KR
South Korea
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chip
pad
integrated circuit
pads
wiring board
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마사카즈 이시노
료헤이 사토
마모루 미타
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가나이 쓰도무
가부시끼가이샤 히다치 세이사꾸쇼
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Publication date
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Abstract

관련 IC 칩의 주변부 상의 접속전극 패드를 상기 칩 이면의 전체 영역을 점유하여 배열되도록 종횡의 그리드 어레이의 터미널 땜납 패드로 패드 레이아웃 변환을 성공적으로 하게 함으로써 접속을 위한 배선길이를 축소시킬 수 있는 전극구조 및 그 형성방법이 개시된다. 이는 (i) 등간격의 주변부 본딩 패드의 배열을 가지고, i가 정수일 때 칩의 4변의 각각을 따라 상기 패드의 수가 2i(2i-1)의 함수로 동일하게 규정되며, 알루미늄 외부 접속 패드를 가지는 평탄한 정4각형 IC칩을 준비하고, (ii) 상기 칩 상에 무전해 도금기술에 의해 니켈 및 금 코팅층을 형성하여, (iii) 열 압착 본딩기술을 이용한 금속접합에 의해 주변부 본딩 패드를 그리드 어레이의 땜납 패드로 재배치시키는 패드 레이아웃 변환기판과 상기 주변부 본딩 패드를 전기적으로 연결한 후, (iv) 변환기판과 IC 칩과의 사이에 접착수지를 채움으로써 실현된다.

Description

반도체 집적회로의 전극구조 및 그 패키지 형성방법
제1도는 기관의 일면에 본 발명의 바람직한 일 실시예에 따른 패드 어레이 패턴을 가지는 패드 레이아웃 변환 기판의 평면도.
제2도는 제1도에 도시된 기판의 이면도.
제3도는 본 발명의 다른 실시예에 따른 칩 사이즈 패키지의 측면도.
제4도는 제3도의 패키지의 부분 확대 단면도.
제5a는 내지 제5h도는 본 발명의 또 다른 실시예에 따른 막 회로 기판의 주요 형성공정을 나타낸 단면도.
제6a는 내지 제6e도는 본 발명의 또 다른 실시예에 따른 칩 사이즈 패키지의 주요 조립공정을 나타낸 단면도.
제7도는 본 발명의 또 다른 실시예에 따른 칩 사이즈 패키지의 부분 확대단면도이다.
* 도면의 주요부분에 대한 부호의 설명
1 : IC 칩 2 : 레이아웃 변환 기판
3 : 접착수지 4 : FC 땜납 패드
5 : 땜납 범프(bump) 6 : 비아 홈(via hole)
7 : 주변 패드 8 : 알루미늄 패키지 배선
9 : 보호막 10 : 접속용 금속
11 : 폴리이미드 시트 12 : 표면 구리 막(copper film)
13 : 이면 구리 막 14 : 레지스트막
15 : 보호막
본 발명은 반도체 집적회로의 전극구조 및 그 패키지 형성방법에 관한 것이다.본 발명은 또한 탑재 기판 상에 반도체 집적회로 칩(IC chip)을 탑재하고 전기적으로 접속시킴으로써 회로망을 형성하는 전자회로 실장방법에 관한 것으로서, 특히 고집적 밀도로 저렴하게 실장을 행하는 용도에 적합한 반도체 집적회로의 전극구조 및 그 패키지 형성방법에 관한 것이다.
종래, 집적회로 칩을 가지는 대부분의 반도체 장치들은, 리드 프레임으로 알려진 탑재 기판에 전기적 접속을 하기 위해, 와이어 본딩(wire bonding)또는 테이프 오토메이티드 본딩(TAB) 기술을 이용하는 칩 실장방법을 채용하고 있다.
필요한 전기 접속의 완료 후에 이 탑재 기판은 보통 플라스틱 재료를 이용하여 모울드된다. 리드의 돌출부는 땜납에 의해 관련 회로기판의 땜납 패드의 몇몇 또는전부에 와이어 본딩된다.
그러나, 최근에 전자기기의 모듈에 대해 크기의 축소 즉 소형화가 더 엄격하게 요구됨에 따라, 반도체 집적회로 패키지가 회로기판 상에서 차지하는 탑재영역을 줄이는 것이 더욱 더 중요해지고 있다.
현재 이에 대한 해결책으로 베어 칩(bare-chip) 실장방법 또는 칩 사이즈 패키지가 개발되어 있다. 한편, 한정된 면적의 칩 상에 많은 수의 본딩 패드가 설치되는 경우에는, 소위 플립 칩(flip-chip; 이하 FC라 함) 접속방법이 바람직할 수도 있다.
이 방법은, 땜납 범프를 사용하여 전기 접속을 하기 위해, 집적회로 칩의 거의 전체 면에 걸쳐 그리드(격자) 어레이의 본딩 패드를 가지는 에리어(area) 전극구조를 채용한 것이다.
이 방법에 의하면 인접 패드 간의 간격은 넓어지고 패드 접속부에서의 인덕턴스는 감소시킬 수 있다.
그러나, 상기 패키지 방법을 사용하는 공지의 반도체 집적회로 장치들은 다음과같은 문제점을 동반하는데. 이는 FC 접속을 하면 땜납 리플로우 공정 중에 인접한 땜납 범프 간의 원하지 않는 전기적 단락으로 인해 불량이 발생할 위험성이 높아진다는 것이다. 이 문제는, 대부분의 집적회로 칩의 본당 패드가 본래 와이어 본딩용으로 설계되기 때문에, 이러한 패드의 레이아웃은 집적회로 칩의 주변부가 조밀할수밖에 없으므로 패드 간격 또는 피치가 이에 따라 감소하게 된다는 사실에 기인한다, 이렇게 조밀한 간격의 본딩 패드에 대해 FC 접속을 하면 인접 패드 사이에 단락이 발생할 가능성이 증가하는 결과가 초래된다.
종래 기술에서 봉착하는 또는 다른 문제점은, 집적회로 칩의 전기적 접속에 TAB 또는 FC 방법이 채용될 경우, 관련된 본딩 패드의 신뢰성을 향상시키거나 증대하기 위해 특수한 메탈리제인션(metalization) 공정이 반드시 필요하다는 것이다. 이는 또한 생산비 증가뿐만 아니라 이러한 특수형의 집적회로 칩의 상업적 구입난을 초래한다.
대부분의 경우, 집적회로 칩의 외부 접속용 본딩 패드는 땜납성(땜납에 대한 젖음성)이 비교적 나쁜 알루미늄으로 만들어지는데, 어느 정도의 젖음성이 확보된다고 해도, 알루미늄은 땜납 재질에 급속 확산되어 납땜을 적용하기 어려운 경향이 있다.
이 문제점을 해결하기 위해, 통상 FC 접속용 본딩 패드는 알루미늄 기저 전극상에 순차 적층되는 크롬(Cr), 구리(Cu) 및 금(Au)의 복합층 등의 다층 구조로 이루어진다.
상기와 같이, 고밀도의 실장 패키지에 사용하기 적합한 FC 전극 패드를 갖는 집적회로 칩을 입수하는 것은 다소 어렵다. 이러한 집적회로 칩을 입수했다고 해도,칩의 종류가 한정되어 가격이 높기 때문에, 응용분야가 낮다는 문제가 있다. 이는 종래 기술의 반도체 집적회로 패키지에서 직면하는 또 다른 문제이다.
상기 문제점들을 해결하는 하나의 가능한 방법은 볼 그리드 어레이(Ball Grid Array; 이하 BGA라 한다) 패키지를 사용하는 것으로서, 이 중의 하나는 예컨대 1993년 6월 1일 린 등에게 부여되고, 모토롤라 사에 양도된 미국 특허번호 5,216,278호에 설명되어 있다.
개시된 BGA 패키지에 의하면, 본딩 패드를 가지는 집적회로칩이 탑재 기판 상에 탑재되는 한편, 전기 접속을 위해 상기 패드가 상기 기판 상의 패키지 리드(lead)내의 본딩 영역에 와이어 본딩되게 된다. 이 본딩 영역은 도전물질이 채워진 관통공, 소위 필드 비어(filled via)를 통해 탑재 기판 이면 상의 터미널 땜납 패드의 그리드 어레이와 다시 연결된다. 상기 땜납 패드는 기판 외부의 회로와 집적회로 칩을 접속하게 해주는 FC 접속 전극의 역할을 한다. 이러한 BGA 패키지 방법에 의해, 와이어 본딩용 패드를 가지는 집적회로 칩은 FC 패드에서 임의의 원하는 외부 회로에 전기적으로 연결될 수 있다.
그러나, 이러한 종래 기술은 패드 레이아웃 변환용 탑재 기판이 그 위에 탑재되는 집적회로 칩보다 크기가 더 커진다는 점에서 문제점이 있다.
이는 와이어 리드의 사용에 의해 집적회로 칩이 FC 패드에 전기적으로 연결되기 때문이다. 더 상세하게 말하면, 와이어들이 집적회로 패드의 전기적 접속용으로 채용되며, 이 와이어들은 탑재 기판 표면 상의 패키지 리드의 대응 납땜 영역과 본딩되도록 패드에서 외부로 인출되고, 다음에 도전성 비아 홀들, 즉 납땜 영역 외부 위치의 기판 내에 형성된 비아들(vias)을 통하여 기판 배면 상의 FC 패드에 연결된다.
종래 기술의 또 다른 단점은, 미국 특허 5,216,278에 개시된 BGA 패키지가 반도체 집적회로 장치의 고주파 특성의 실현에 대한 엄격한 요건을 만족시키기 어렵다는 것이다. 종래 기술에서는 패드 레이아웃 변환 탑재기판이 구조적으로 어떻게 배열되어야 하는가에 관한 배려가 전혀 없으므로, 패키지 리드는 배선길이가 증가한 부분을 포함할 수도 있어서, 이 곳에서의 인덕턴스가 결과적으로 증가하게 되기 때문이다.
또 다른 단점은, 장래에 땜납 패드의 수가 증가하는 경우, 양면 배선기판으로는 배선 밀도에 대한 중력부족으로 인해 이러한 전극 모두가 더 이상 외이어 본딩에의해 성공적으로 전기접속될 수 없다는 것이다. 이러한 경우에, 탑재 기판에 대해 다층구조가 요청될 것이다. 그러나, 이러한 다층구조를 이용하면 생산비 및 복잡성을 증가시키는 결과를 초래할 수 있다. 상기와 같은 견지에서, 종래 기술의 BGA 패키지 방법은 다 단자(多端子) 응용에 적합하다고 할 수 없을 것이다.
따라서, 본 발명의 목적은 반도체 장치용 패드 어레이 탑재 패키지의 개선된 방법 및 구조를 제공하는데 있다.
본 발명의 다른 목적은, 집적회로 칩의 주변부 상의 본딩 패드 어레이를 상기 칩의 거의 전체 면에 걸쳐 터미널 땜납 패드의 그리드 어레이로 레이아웃 변환하여 축소된 배선길이 또는 피치를 얻고 이로 인해 생산비를 저감시킬 수 있는 반도체 집적회로 장치의 개선된 전극구조 및 그 패키지 방법을 제공하는데 있다.
상기 목적을 달성하기 위해, 본 발명은, 외부 접속을 위해 주변부 상에 복수의 주변 전극 패드를 가진 반도체 소자와 패드 어레이 레이아웃의 변환을 위한 배선기판을 포함하는 반도체 집적회로 장치용 전극구조에 있어서, 상기 배선기판은 상기주변부 전극 패드를 종횡 에리어(area) 어레이의 터미널 패드로 재배치하여 상기 에리어 어레이의 피치 간격이 상기 반도체 소자의 주변부 패드의 피치 간격보다 정수배 더 크게 된 것을 특징으로 하는 반도체 집적회로 장치용 전극구조를 제공한다.
본 발명의 다른 구성에 따르면, 반도체 소자 및 상기 반도체 소자의 주변부 상에있는 복수의 외부 접속 전극 패드를 포함한 반도체 집적회로 장치의 전극구조에 있어서, 상기 외부 접속 패드의 각 변당 패드수는 i 가 정수일 때 2i(2i-1)의 함수로 규정되며, 상기 반도체 소자는 상기 외부 접속 패드가 등간격으로 배열되는 납작한 정사각형 칩을 포함하여 상기 칩의 4변의 각각을 따라 같은 개수의 패드가 배열되는 것을 특징으로 하는 반도체 집적회로 장치의 전극구조를 제공한다.
또한, 본 발명은, 반도체 소자의 주변부상에 알루미늄으로 형성된 복수의 외부접속 패드를 가진 기판(예컨대, 웨이퍼 또는 칩)에 무전해 도금법으로 니켈 및 금의 적층 피막을 형성하여 덮는 단계와; 열압착 본딩을 통한 금속접합에 의해, 상기 외부 접속 패드에 관계된 주변 전극 패드와, 상기 주변부 본딩 패드를 종횡 에리어 어레이의 터미널 땜납 패드로 재배치하도록 하는 패드 레이아웃 변환 배선기판과를 전기적으로 접속하는 단계와; 상기 배선기판과 그 위에 탑재된 상기 반도체 소자와의 틈새에 소정의 접착수지를 채우는 단계를 구비하는 반도체 집적회로 장치의 패키지 형성방법을 제공한다.
본 발명의 또 다른 구성에 따르면, 상기 전극구조를 가지는 반도체 집적회로 장치의 패키지 형성방법에 있어서, 반도체 소자의 주변부 상에 알루미늄으로 형성된 복수의 외부 접속 패드를 가진 기판이, 상기 외부 접속 패드에 관계된 주변 패드를 종횡 에리어 어레이의 터미널 땜납 패드로 재배치하도록 하는 패드 어레이 레이아웃 변환 배선기판에, 그 사이에 개재되는 비등방성 도전성 막에 의해 전기적으로 접속되는 것을 특징으로 하는 반도체 집적회로 장치의 패키지 형성방법이 제공된다.
본 발명의 또 다른 구성에 따르면, 반도체 소자의 주변부 땜납 패드를 그 반대면상의 그리드 어레이의 땜납 패드로 재배치하도록 하는 패드 어레이 레이아웃 변환용 배선기판 상의 반도체 소자가 탑재될 영역 외측에 검사용 터미널 패드를 마련하는 단계와; 상기 검사용 터미널 패드를 이용하여 반도체 소자의 신뢰성 검사를 마친후, 상기 검사용 터미널 패드를 절단·제거함으로써 상기 반도체 소자의 칩 사이즈와 같은 칩 사이즈의 배선기판을 형성하는 단계를 포함하는 상기 전극구조를 가지는 반도체 집적회로 장치의 패키지 형성방법을 제공한다.
상기 목적은 주로, 특정 함수관계로 외부 접속 패드에 연계된 소정 수의 주변부본딩 패드를 갖는 반도체 소자(IC 칩)와, 상기 주변부 본딩 패드를 전기적으로 접속시키기 위해 상기 주변부 본딩 패드를 반대면 상의 그리드 어레이의 터미널 땜납패드로 변환시키는 배선기판(레이아웃 변환기판)을 이용함으로써 달성될 수 있다.
더 상세하게는, 본딩 패드가 납작한 정사각형인 IC 칩의 각 변을 따라 등간격인 p로 같은 개수(N+1)가 되도록 하나의 칩 면상에 제공되어, 이 패드들이 전극 레이아웃 변환기판에 접속된다. 레이아웃 변환기판의 대응 표면에는 IC 칩 상의 상기 패드들에 대응하는 레이아웃 배열로 배열된 수용전극이 마련된다. 상기 기판에는 그리드 어레이의 비아 홀 역시 상기 기판의 이면 상의 터미널 땜납 패드에 전기접속되도록 마련되는데, 인접 비아들은, i가 정수일 때 ip로 표시되는 동시에 IC 칩의간격 p보다 정수배 큰 특정 간격으로 되어있다.
그리드 어레이의 비아 홀들의 외주 및 주변부 패드의 대응하는 직렬부의 위치관계는, 하나의 외주 비아 홀과 인근 주변부 패드간의 거리가 그리드 어레이의 1 피치와 동일하거나 그보다 작도록 한다.
이러한 조건하에, 어떠한 비아 홀이건 주변부 패드의 대응하는 하나와 최단길이로 배선된다. 이와 같은 레이아웃으로 배열하면, IC 칩의 한 변을 따라 연장되는 비아 홀의 1행 또는 1열의 개수 n은 N/i+1로 된다.
또한, 플립 칩(FC) 접속용의 터미널 땜납 패드가 변환기판의 이면에 마련되는데,이들은 비아 홀들을 통하여 접속된다.
이와 같이 배열하면, IC 칩의 주변부 패드와 FC 땜납 패드가 최단길이로 연결될수 있다.
본 발명의 이들 및 기타 목적, 특징 및 장점은 첨부도면에서 설명되는 바와 같이후술되는 본 발명의 바람직한 실시예의 특정 설명으로부터 명백해질 것이다.
본 발명의 패드 어레이 레이아웃 배치의 원리는 제1도 및 제2도를 참조하여 충분히 설명될 것이다.
제1도는 평탄한 정사각형의 패드 레이아웃 변환기판(2) 상의 패드 레이아웃 패턴을 나타낸 도면이며, 제2도는 제1도 기판의 이면 레이아웃 패턴을 나타낸 도면이다.
제1도에 도시된 바와 같이, 변환기판(2)의 표면 상에 사각 고리를 이루며 주변부 둘레를 따라 형성된 사각의 섬패턴(island)은 그 위에 탑재될 IC 칩(도시 생략)의 외부 접속 패드와 연결하기 위해 등간격으로 이격된 주변부 본딩 패드들이다.
각각의 본딩 패드(7)는 IC 칩의 본딩패드 중의 하나와 대응된 위치에 있게 된다. 본딩 패드(7)의 소정 수(N+1 개)가 변환기판(2)의 각 변을 따라 간격 p로 배열된다.
설명의 편의를 위해, 본 도면에서는 N을 12개로 예로 든다.
제1도의 기판에는 또한 패키지 배선(25)에 의해 변환기판(2)의 이면에 전기적 접속을 실현하기 위한 그리드 어레이의 도전성 비아 홀(6)들이 원형으로 표시되어 있다. 본 발명이 관련된 기술분야에서, 홀(6)들은 채워진 비아 홀들 또는 간단히 비아들로 호칭될 수 있다. 도시된 바와 같이, 이 비아 홀(6)들의 형상은, 그리드 어레이의 비아 홀(6)들이 변환기판(2)의 거의 전체 영역에 걸쳐 주변부 본딩 패드 피치p의 i배인 피치로 배열되도록 되어 있다. 정수 i는 설명의 편의 상 2로 가정한다.
제2도에 도시된 바와 같이, 원형으로 표시된 그리드 어레이의 플립 칩(FC) 접속터미널 땜납 패드(4)는 패드 레이아웃 변환기판(2)의 이면에, 거의 전체 영역을 차지하도록 배열된다. 이 FC 땜납 패드(4)는 제1도에 도시된 기판(2)의 표면에 마련된 그리드 어레이의 비아 홀(6)들과 위치 상으로 대응될 수 있다.
상기 그리드 패턴은 FC 땜납 패드(4)의 같은 개수(n)인 행 및 열의 매트릭스로이루어진다. 즉, 상기 기판이 평면 사각형인 경우, n개의 FC 패드(4)를 가진 하나의 행 또는 열은 인접하는 것끼리 같은 간격 또는 피치로 기판(2)의 네 변에 나란하게 배치된다. 더 상세하게는, 관련된 IC 칩 각 변에 마련된 주변부 본딩 패드의 수 N과 기판 이면에 마련된 그리드 어레이의 FC 패드(4)의 수 n은 수치상 다음 식을 만족하도록 특정된다.
N = i(n-1) (1)
단, 여기서 i는 주어진 정수이다.
단, n이 홀수라면, 기판 표면의 중심에 있는 하나의 전극은 주변부 패드(7)의 어느 것에도 접속될 수 없으므로 빼 주어야 한다. 따라서, 주변부 패드(7)의 수 4N과 그리드 어레이의 FC 땜납 패드(4)의 수 n2이 일치하려면, 다음 식이 만족되어야만 한다.
4N = n2-1 (2)
관련된 모든 패드를 접속하기 위해서는, 식(1)과 식(2)가 동시에 만족되어야 한다. 이렇게 하기 위해서는, 관련된 전극 수는 다음과 같이 주어진다.
N = 2i(2i-1) (3)
n = 4i - 1 (4)
다음의 표 1에 식(3) 및 식(4)로 규정된 조건을 만족시키는 전극수를, i가 1에서 10까지인 경우를 예로 하여 나타내었다.
[표 1]
Figure kpo00002
상기와 같이, 표 1에 따른 특정수의 패드로써 제1도에 관련된 배선 규칙을 만족하도록 패키지 배선(25)에 의해 연결되는 패드 레이아웃 변환기판(2)을 사용하면, 대응 패드간에 최단길이로 배선할 수 있는 동시에, 관련된 IC 칩 사이즈 이하의 볼그리드 어레이(BGA) 패키지를 얻을 수 있음을 알 수 있다.
본 발명의 주요한 장점 중의 하나는, 각각의 주변부 본딩 패드(7)가 비아 홀(6)을 통한 패키지 배선에 의해 변환기판(2)의 반대면에 있는 FC 땜납 패드(4) 중의 대응되는 것에 최단길이로 접속된다는 것이다. 그 이유는 제1도에 도시된 바와 같이, N개의 주변부 패드의 i번째마다를 제외한 것이 하나의 비아 홀(6)을 통하여 대응되는 하나의 배선(25)에 의해 변환기판(2)의 이면에 있는 목적지 FC 땜납 패드(4)와 연결되며, FC 패드(4)의 1/i개는 i번째마다의 주변부 본딩 패드(7)의 바로 아래에 위치할 수 있게 되어, 별도의 배선이 불필요하기 때문이다. 이는 또한 FC 땜납 패드(4)의 피치가 변환기판(2)의 주변부 본딩 패드(7)의 피치보다 i배 더 크게 되도록 해 준다.
여기서, 식(1)과 식(2)를 동시에 만족하도록 패드의 개수를 특정함으로써, 레이아웃 변환기판(2)의 전체 영역을 효율적으로 이용하는 동시에 그 크기를 줄일 수 있게 된다.
또한, 변환기판(2)의 주변부에서 중심부로 배선이 연장되는 경우, 비아 홀을 통하여 연장되는 패키지 배선(25)의 필치 개수를 일정 또는 동일하게 할 수 있어서, 여기에 채용되는 배선층의 개수를 저감시킬 수 있다.
다음에 본 발명의 바람직한 실시예들이 제3도 내지 제7도를 참조하여 설명될 것이다.
먼저, 반도체 IC 장치의 전극구조의 전형적인 일례가 제3도 및 제4도를 참조하여 설명될 것이다.
제3도는 본 발명의 다른 실시예에 따른 칩 사이즈 IC 패키지의 측면도를 나타내며, 그 부분 확대 단면도가 제4도에 나타내어졌다.
제3도를 참조하면, 참조변호 1은 반도체 소자로 채용된 IC 칩을 표시하는데, 이는 이면에 탑재면을 가지고 있어서 접착수지층(3)을 개재한 상태로 배선 변환기판(2)위에 탑재된다. 변환기판(2)은 IC 칩(1)의 본딩 패드의 레이아웃을 변환할 수 있도록 제공된다. 배선변환(패드-어레이 레이아웃 변환)기판(2)의 반대면은 FC 접속을 하기 위한 소정 수의 터미널 땜납 패드(4)의 종횡 그리드 어레이, 즉 매트릭스를 가지며, 그 각각은 볼 현상으로 형성된 땜납 범프, 즉 땜납 볼(5)을 그 위에 가진다.
제4도에 더 상세히 도시되는 바와 같이, 배선 변환기판(2)에는 몇몇의 채워진 비아 홀(6)이 마련되는데, 이들의 수는 땜납 볼(5)의 수와 동일하다.
각각의 비아 홀(6)에 있어서, 배선 변환기판(2)은 그 일면(상부면, 칩 탑재면)에 IC 칩(1)의 주변부에 배열되어 외부 접속 전극의 역할을 하는 주변부 본딩 패드(7)를 가진다.
알루미늄으로 만들어진 금속 배선층(8)은 IC 칩(1)의 하부면 또는 접착면에 형성되어 소정 패턴의 패키지 배선(8)을 그 위에 제공한다.
각각의 패키지 배선(8)은 IC 칩면 상에서 인접하는 패키지 배선(8) 사이의 전기적 절연을 하는 보호막 역할의 보호막(9)으로 덮여 있다. 각각의 배선(8)은 소정의 금속으로 만들어진 대응되는 접속용 금속(10)에 전기적으로 연결되어 있다.
제3도에 도시된 IC 패키지는, IC 칩(1)을 패드 레이아웃 변환기판(2)에 탑재시키고 IC 칩(1)과 레이아웃 변환기판(2)의 사이의 소정 틈새에 접착수지(3)로 채운 후,변환기판(2)의 이면의 FC 땜납 패드(4)의 각각에 땜납 볼(5)을 형성시킴으로써 제조되는 것인데, 이렇게 하여 의도된 칩 사이즈의 패키지 구조를 달성할 수 있다.
제4도를 참조하면, 알루미늄 패키지 배선(8)은 IC 칩(1)의 주변부에 위치하며, 보호막(9)은 배선(8)의 접촉위치에 대응하는 위치에 개구부를 가져 각각의 접속용 금속(10)이 대응된 주변부 본딩 패드(7)에 전기적 접속을 하도록 그 위에 위치될 수 있게 해 준다.
IC 칩(1)과 패드 레이아웃 변환기판(2)과의 관계는 다음과 같다. IC 칩(1) 상의 주변부 본딩 패드와 변환기판(2) 상의 주변부 본딩 패드(7)와는, 주변부 패드(7)가 하나씩 걸러서 기판 이면상의 대응되는 FC 땜납 패드(4)에 그 사이에 채워진 비아(6)를 경유하여 접속되도록 일대일 대응으로 전기 접속된다.
제4도에 상세히 도시하지는 않았지만, 아래에 있는 FC 땜납 패드(4)에 접속되어 있는 주변부 전극 패드를 제외한, 기판(2) 상의 나머지 주변부 전극 패드들은 패키지 배선에 의해, 제1도에 도시된 바아 같이 레이아웃 변환기판(2)의 표면 중앙부에 마련된 그리드 어레이의 비아(6)들에 연결되도록 되어 있는데, 비아들은 기판(2) 이면 상의 관련된 FC 땜납 패드(4)에 다시 접속되는 동시에 땜납 볼(5)은 그 위에 마찬가지로 각각 형성된다.
이상의 도시된 실시예에서는, 각각 i=2로 가정한 경우의 IC 패키지 구조로서, 즉 채용된 FC 땜납 패드(4)가 주변부 본딩 패드(7)의 간격 또는 레이아웃 피치의 2배인경우를 가정한 것이다. 더 상세하게는, 주변부 패드(7)의 레이아웃 피치가 0.15mm인경우에 FC 패드(4)의 피치는 0.3mm가 된다. 이는 땜납 볼(5)의 불균일성으로 인한 전기적 단락에 기초한 불량 발생을 억제하는데 유리하게 작용한다.
통상, 현재 구입할 수 있는 대부분의 IC 칩은 알루미늄 패키지 배선 표면의 피복용으로 보호막을 채용하는데, 그 보호막의 일부는 와이어-본딩(WB) 패드라는 이름으로 알려진, 와이어 본딩용으로 필요한 전극구조를 얻기 위해 창을 내도록 제거된다. 도시된 실시예 역시 이러한 방법을 따른다. 그러나, 이 경우에, 이러한 알루미늄 배선(8)은, 알루미늄 전극은 쉽게 산화되어 그 표면이 산화막으로 피복된다는 사실로 인해 땜납 및/또는 열 압착 본딩기술을 위해 젖음성을 엄격히 요구하는 금속대 금속 접합에 적용하기는 부적절함이 명백하다. 이는 명백히 본 실시예에도 적용된다.
종래에는, 이러한 문제를 해결하기 위해, FC 땜납 전극에 대해 크롬(Cr), 구리(Cu) 및 알루미늄(Al)의 적층으로 이루어진 혼성막이 웨이퍼가 칩으로 절단되기 전의 각 알루미늄 기저 패드 상에 스퍼터링 기술로 형성되며, 다음에 상기 적층막을 포토리소그라피에 의해 마스킹 및 에칭함으로써 패드를 형성시킨다.
그러나, 이러한 방법에는, 웨이퍼에만 제조작업이 적용될 수 있게 제한되어 있어서 공정이 복잡해지고 제조 단가가 상승한다는 문제가 있다. 이를 극복하기 위해 제안된 방법 중 하나는 알루미늄 기저에 니켈(Ni)과 금(Au)의 무전해 도금을 하여 본딩 패드를 형성하는 것이다.
이러한 제조방법은, 알루미늄 기저 패드가 희석된 황산용액으로 세정된 후, 팔라듐(Pd) 활성화 처리가 행해지고 난 다음, 니켈-인(Ni-P)/금(Au)의 무전해 도금이 행해지게 하는 것이다.
이러한 후자의 방법에 의하면, Ni-P/Au 금속막이 알루미늄 기저 패드 상에만 형성되어 특별한 패터닝 공정이 불필요한 동시에 고강의 스퍼터링 장비를 사용하지 않아도 되므로 IC 칩(1)용으로 저가의 금속 배선(10)을 성공적으로 제조 또는 생산할 수 있다. 또한, 포토리소그라피 공정을 하지 않아도 되므로, 웨이퍼에서 절단된 IC 칩에 대해서도 의도하는 패드를 형성할 수 있다.
다음에 패드 레이아웃 변환기판(2)의 제조방법이 제5a도 내 지 제5h도를 참조하여 설명될 것이다.
제5a도 내지 제5h도는 본 발명의 또 다른 실시예에 따른 막(film)회로 기판의 주요 형성공정을 나타낸 단면도이다.
제5a도에 의하면, 2중 구리막이 대향하도록 되어 있는 것이 그 대향면 상의 2개의 구리막으로 준비된다. 여기서의 양면 구리막 시트는, 폴리이미드 시트11)와 그 표면 상의 제1구리박막(12), 및 그 이면 상의 제2구리박막(13)으로 구성된다.
제5b도의 단계에서, 레지스트막(14)이 제1구리박막(12) 상에 형성되는 동시에 보호막(15)이 제2구리박막(13) 상에 형성된다.
제5c도를 참조하면, 레지스트막(14)은 공지의 노출 및 현상처리를 거친 후, 그결과 패턴화된 레지스트막을 마스크로 하여 하부의 제1구리박막(12)이 부분 에치됨으로써 나중에 형성될 비아들의 위치를 규정할 수 있게 하는 수 개의 개구부(16)가 그 안에 마련된다.
제5d도를 참조하면, 상기 결과로서 생기는 구조에 이어서 패턴화된 제1구리박막(12)을 마스크로 한 레이저 패터닝 공정을 거치도록 하여 폴리이미드 시트(11)가 그 안에 비아 홀(17)들을 형성하여 패턴화되게 한다. 여기서, 비아 홀(17)들은 평면형상에 있어서 덮여 있는 레지스트(14)의 마스크 패턴 내의 개구부(16)와 동일하다.
다음에, 제5e도를 참조하면, 제4도의 비아(6) 역할을 하는 금속 매립 쓰루 홀(18)이 폴리이미드 시트(11)에 형성되도록, 전기도금을 함으로써 비아 홀(17)들이 구리금속으로 채워진다.
제5f도의 단계에서는, 전 단계에서 남은 레지스트막(14)과 보호막(15)이 제거되고, 다음에 그 결과 구조의 표면과 이면 상에 레지스트막이 각각 도포된다. 이 레지스트막들은 공지의 노출 및 현상기술에 의해 상기 구조물의 표면 상의 레지스트 패턴(19)과 이면 상의 레지스트 패턴(20)을 형성하도록 패턴화된다.
제5g도의 단계에서는, 패턴화된 각각의 레지스트막(19, 20)을 마스크로 하여 에칭공정이 수행되어, 표면 및 이면의 구리박막(12, 13)이 부분적으로 에치된다. 패턴화된 레지스트막(19, 20)의 제거후, 폴리이미드 시트(11)는 그 표면 및 이면에 도시된 바와 같이 의도된 회로 패턴을 규정하는 형상을 가진 구리 접속 패드 및 패키지 배선을 가진다.
다음에 제5h도를 참조하면, 상기 결과의 패드 및 배선이 무전해 도금공정을 거쳐 금속 코팅막(21)이 그들의 노출면만을 덮도록 형성된다. 여기서 금속으로는 주석(Sn)이 이용될 수 있다. 이와 같은 방법으로, 패드 레이아웃 변환기판은 성공적으로 완성된다.
제6a도 내지 제6e도는 본 발명의 또 다른 실시예에 따른 칩 사이즈 패키지 구조의 주요 조립공정을 나타낸 단면도로서, 패키지는 패드 레이아웃 변환기판에 IC칩을 탑재하여 그 사이에 전기적 접속을 마련함으로써 형성될 수 있다.
제6a도를 참조하면, IC 칩(1)은 그 탑재면 상에 주변부 본딩 패드(7)를 가지는한편, 패드 레이아웃 변환기판(2)(이는 제5a도 내지 제5h도에 따라 전술한 방법을 이용하여 IC 칩(1)과 별도로 준비될 수 있다)은 그 이면 상의 특정 위치에 FC 땜납패드(4)를 가진다. 여기서 변환기판(2)의 크기는 IC 칩(1)보다 커서 IC 칩(1)이 기판(2)상에 탑재될 때 IC 칩의 바깥인 기판(2)의 주변부 즉 여백면 영역 내의 소정위치에 신뢰성 검사용 터미널 전극(22)이 마련될 수 있도록 한다.
제6b도의 단계에서는, IC 칩(1)이 변환기판(2) 상의 중앙부에 탑재되는데, 주변부패드(7)는 변환기판(2) 표면의 대응 위치에 있는 변환기판(2)의 주변부 패드와 열압착에 의해 접합되어 본딩된다.
이 실시예에서, IC 칩(1)의 접속 패드는 Ni-Au의 적층 도금막으로 이루어질 수있는 반면에 변환기판(2)의 접속 패드는 Sn의 도금막으로 이루어질 수 있다. 이러한 물질의 조합을 이용한 상태로, IC 칩(1)은 Au-Sn 합금의 공정(共晶)온도인 217℃ 이상의 온도에서 제곱 센티미터당 20 킬로그램(kg/cm2) 전후의 선택된 압력을 인가받으면서 변환기판(2)에 대해 압착된다.
이 방법에 의하면, IC 칩의 주변부 패드는 변환기판(2)의 대응되는 패드와의 사이에 Au-Su의 확산 접합을 이룸으로써 전기적으로 접속될 수 있다.
제6c도의 구조는 다음에 장래 이용을 위해 IC 칩(1)의 기능 적절성 및 신뢰성을점검하기 위해 변환기판(2)의 주변부 상의 검사용 터미널 패드(22)를 사용하여 온-칩(on-chip) 회로 검사절차를 거친다. 만약 IC 칩(1)이 상기 검사를 성공적으로 통과하면, 다음에는 에폭시 수지 등의 경화 강화재(23)가 IC 칩(1)과 그 밑의 변환기판(2) 사이에 채워져 제6c도에 나타낸 바와 같이 그들 사이의 접합부의 기계적 강도가 보강된다.
제6d도의 단계에서, IC 칩(1)이 고정되게 탑재된 변환기판(2)의 중앙부는 기판의 나머지 주변부로부터 절단된다.
다음에 제6e도에 도시된 바와 같이, 강화 수지(23)를 개재시킨 IC 칩(1)과 부분 절단된 기판(2)의 결과 구조는 땜납-볼 형성 공정을 거친다.
이 공정은 기판(2) 이면 상의 각각의 FC 땜납 패드(4)에 땜납 볼을 형성하는 단계와, 동일 크기의 땜납 범프(5)가 도시된 대로 FC 패드(4) 상에 형성되도록 이 땜납 볼들을 리플로우하는(녹이는) 단계를 포함할 수 있다. 이 결과, 의도된 칩 사이즈 패키지(CSP) 구조가 완성된다.
도시된 실시예에서, Au-Su 확산 접합방법은 IC 칩(1)과 패드 레이아웃 변환기판(2)의 전기 접속을 위한 Au-Su 확산 본딩방법으로 채용될 수 있다. 본 발명은 이러한 구조에만 한정되지는 않는다. 대신에, 이들은 소정의 금속 미립자나 극미세질 화합물이 그 내부에 혼합된 접착성 수지 물질로 이루어진 비등방성 도전막(Anisotropic Conductive Film: 이하 ACF라 한다)에 의해 본딩될 수도 있다.
이에 제7도를 참조하면, 본 발명의 또 다른 실시예에 따라 상기 ACF를 사용한 CSP 구조가 부분 확대도로 제공된다.
제7도에 나타난 CSP 구조는 IC 칩(1)의 이면과 하부 변환기판(2)의 표면과의 사이에 개재된 비등방성 도전 수지층(24)을 사용하여 제조 및 조립된 것이며, 수지층(24)으로 ACF가 채용된다.
사전에 정해진 칩 크기로 절단된 ACF 수지층(24)은 80℃의 온도에서 10kg/cm2의 압력 하에 IC 칩(1)의 이면에 적층되어 임시 접착된다. 그 후 IC 칩(1)과 변환기판(2)과의 사이에서 정밀 위치조정을 한 후 180℃의 온도에서 20kg/cm2의 압력 하에 변환기판(2)에의 최종 탑재 접착을 행한다.
ACF 수지층(24)을 사용하는 2단계 접착방식으로, IC 칩(1)과 변환기판(2)은 그들의 대향하는 대응 본딩 패드끼리 전기적으로 접속되는 동시에, 상기 패드 이외의 부분은 IC 칩(1)과 변환기판(2) 사이에 개재된 ACF 수지층(24)에 의해 성공적으로 절연되고 강하게 본딩될 수 있다. 이 방식의 장점은 Au-Su 확산 본딩된 패드를 가진 상기 실시예에서 전극 본딩공정이 완료된 후, 부가적으로 수지를 채워 넣을 필요가 없다는 것이다.
설명된 실시예의 방식에서는 Sn 도금이 제5h도에 도시된 단계로 채용되지만, 본 발명이 실제 적용될 때 상황이 허락한다면 Au 도금이 더 바람직할 수도 있다. 이는 Au 도금층이 레이아웃 변환기판(2)의 본딩 패드로 쓰이는 경우, 접속저항에 있어서 안정하기 때문이다.
본 발명의 중요한 장점은 인접한 패키지 와이어 본딩 패드 사이의 레이아웃 피치가 증가할 수 있어서, 그들 간에 원하지 않는 전기적 단락의 발생 위험을 감소시킬 수 있다는 것이다. 이는 탑재되는 관련 IC 칩과 동일한 크기의 패드 레이아웃 변환기판의 사용이 IC 칩의 주변부에 있는 원래의 본딩 패드를 그리드 어레이의 터미널 땜납 패드로 변환시켜 준다는 사실에 기인한다.
본 발명의 또 다른 장점은 도전성 쓰루 홀, 즉 비아들을 통하여 연장될 것으로 예상되는 배선의 수가 균일해져서 배선 길이를 줄이고, 또한 배선층의 수도 줄일 수 있다는 것이다. 이는 IC 칩의 주변부 본딩패드의 개수와 변환기판 이면의 그리드 어레이의 터미널 땜납 패드의 개수 간의 관계에 배선경로의 길이가 축소되게 소정조건이 주어진 경우에 발생한다.
또 다른 장점은 베어(bare) 칩을 사용할 때 종래에 발생했던 IC의 성능 보장에 대한 문제점을 해결할 수 있다는 것인데, 이는 검사용 터미널 패드가 레이아웃 변환기판의 바깥 둘레의 특정 위치에 마련되어, 선적 전에 반도체 장치의 신뢰성 검사를 수행할 수 있도록 하였기 때문이다.
또 다른 장점은 Ni-Au 도금을 IC 칩 상의 알루미늄 기저 패드의 노출된 전체표면에 함으로써 ACF를 사용한 저가의 접속기술의 채용뿐만 아니라 현재 사용가능한 접속용 열압착 본딩기술을 사용할 수 있게 함으로써 전체적으로 제조원가를 저감시킬 수 있다는 것이다.
상기로부터 명백하듯이, 본 발명에 따르면, IC 칩의 주변부 상의 내부 본딩 패드를 칩의 거의 전체 표면에 걸친 그리드 어레이의 터미널 땜납 패드로 변환하기 위한 개선된 반도체 IC 장치의 패키지 방식 및 전극구조가 제공되어, 단축된 배선 피치 또는 길이를 얻을 수 있을 뿐 아니라 제조원가를 저감시킬 수 있다.
본 발명은 특히 바람직한 실시예를 참조하여 도시되고 설명되었지만, 본 발명의 사상 및 범위를 일탈하지 않고 형태 및 상세한 부분에 있어서 상기 및 다른 변화가 이루어질 수 있음은 본 기술분야의 숙련자에 의해 쉽게 이해될 것이다.

Claims (6)

  1. 반도체 집적회로 장치에 있어서,집적회로의 주변부 상에 배치된 복수의 외부 접속 패드를 가지는 집적회로 칩과; 배선기판을 구비하며,상기 배선기판은, 상기 집적회로 칩의 내부 접속 패드에 대응한 위치에 배치된 복수의 주변부 본딩 패드와, 상기 배선기판의 주변부 본딩 패드에 접속된 에리어(area) 어레이를 구비하며, 상기 주변부 본딩 패드는 상기 집적회로 칩의 외부접속 패드에 접속되고, 상기 배선기판은 상기 에리어 어레이의 피치가 상기 배선기판의 주변부 본딩 패드의 피치의 정수배가 되도록 상기 주변부 본딩 패드를 상기 에리어 어레이로 재배치할 수 있게 한 반도체 집적회로 장치.
  2. 제1항에 있어서, 상기 집적회로 칩의 외부 접속 패드는, i가 정수일 때, 한 변당 패드의 수가 2i(2i-1)의 함수로 주어지도록 규정되고; 상기 집적회로 칩은 동일한 길이의 4변을 가지는 납작한 정4각형 칩형태를 가지며, 상기 외부 본딩 패드는 등간격으로 상기 칩의 4변 중의 각 변을 따라 동일한 수로 배열되는 것을 특징으로 하는 반도체 집적회로 장치.
  3. 제1항에 있어서, 상기 배선기판은 유연성 막으로 이루어진 탑재체를 구비하는 것을 특징으로 하는 반도체 집적회로 장치.
  4. 반도체 집적회로 장치의 패키지 형성방법에 있어서,기판상의 반도체 소자의 주변부에 복수의 외부 접속 패드를 가지는 기판을 피복하는 코팅층을 무전해 도금기술로 형성하되, 상기 패드는 알루미늄으로 이루어지고, 상기 코팅층은 니켈 및 금의 적층으로 이루어지고, 상기 기판은 웨이퍼 또는 칩을 포함하도록 형성하는 단계와;열 압착 본딩을 이용한 금속접합에 의해, 상기 외부 접속 패드와 관련된 주변부 본딩 패드와, 상기 주변부 본딩 패드를 에리어 어레이의 터미널 땜납 패드로 재배열시키는 패드 레이아웃 변환용 배선기판과를 전기적으로 접속하는 단계와;상기 배선기판과 상기 반도체 소자와의 사이의 틈새에 소정의 접착성 수지물질을 채우는 단계;를 구비하는 것을 특징으로 하는 반도체 집적회로 장치의 패키지 형성방법.
  5. 제2항 기재의 전극구조를 가지는 반도체 집적회로 장치의 패키지 형성방법에 있어서, 기판상의 반도체 소자의 주변부에 복수의 알루미늄 외부 접속 패드를 가지는 기판과, 상기 외부 접속 패드와 관련된 주변부 본딩 패드를 에리어 어레이의 터미널 땜납 패드로 재배치시키는 패드 레이아웃 변환용 배선기판이 비등방성 도전막에 의해 전기적으로 함께 접속되는 것을 특징으로 하는 반도체 집적회로 장치의 패키지 형성방법
  6. 제1항 기재의 전극구조를 가지는 반도체 집적회로 장치의 패키지 형성방법에 있어서,상기 반도체 소자가 놓여질 표면 영역의 외부 위치의 상기 배선기판 상에 검사용 터미널 전극을 마련하는 단계와; 상기 검사용 터미널 전극을 이용하여 반도체 소자의 회로 검사를 마친 후에 상기 검사용 터미널 전극을 절단하여 제거함으로써, 상기 반도체 소자의 칩사이즈의 배선기판을 형성하는 것을 특징으로 하는 반도체 집적회로 장치의 패키지 형성방법.
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