KR100223747B1 - 고속 저잡음 출력 버퍼 - Google Patents

Abstract

본 발명에서는 외부의 공급전압이 높은 전원전압하에서만 선택적으로 작동하는 검출기를 사용하여 출력버퍼 입력단의 입력전압 기울기 값을 줄임으로써 출력버퍼의 풀업 및 풀다운트랜지스터를 통한 전류의 피크치를 줄여 노이즈를 방지하며, 정격 이하의 전원 전압하에서는 종래의 회로가 그대로 동작하도록 하여 스피드를 위주로 출력이 가능하게 설계된 출력버퍼에 관한 것이다.

Description

고속 저잡음 출력버퍼

제1도는 종래의 출력버퍼.

제2도는 본 발명의 일실시예에 따른 출력버퍼.

제3도는 종래의 출력버퍼와 본 발명에 의한 출력버퍼에서의 풀다운트랜지스터 게이트 전압 그래프.

제4도는 종래의 출력버퍼와 본 발명에 의한 출력버퍼에서의 풀다운트랜지스터 피크전류 그래프.

* 도면의 주요부분에 대한 부호의 설명

11 : 풀업트랜지스터 12 : 풀다운트랜지스터

13 : 출력버퍼의 서브(SUB)회로부 100 : 충전부

200 : 방전부 300 : 제1전압발생부

400 : 제2전압발생부 500 : 하이/로우검출부

600 : 로우/하이검출부

본 발명은 SRAM, DRAM 등의 반도체 메모리 소자의 출력 버퍼에 관한 것으로, 특히 고속 저잡음을 갖는 출력버퍼에 관한 것이다.

제1도는 종래의 출력버퍼를 나타내는 것으로, 센스증폭부(SA)로부터 입력되는 입력 값에 따라 출력단(OUT)을 풀업하는 풀업트랜지스터(11) 및 출력단을 풀다운하는 풀다운트랜지스터(12)를 구비하며, 도면의 13은 풀업 및 풀다운트랜지스터의 사이즈가 크기 때문에 노이즈 감소를 위해 사용하는 출력버퍼의 서브(SUB)회로부를 나타낸다.

상기와 같은 종래의 출력버퍼는 높은 공급전압이 가해진 상태에서 데이터 출력시 흐르는 큰 전류로 인해 노이즈가 많이 발생하였다. 그러나 이러한 출력버퍼도 공급전압이 정격 혹은 5V 이하의 낮은 공급전압 하에서는 노이즈의 발생이 적어 주로 스피드(speed)에 역점을 두고 출력 버퍼를 디자인하게 된다.

따라서 낮은 공급전압 하에서 스피드에 역점을 두고 디자인한 출력버퍼는 높은 공급전압 하에서 노이즈(noise)가 우려되고, 높은 공급전압 하에서 노이즈의 가능성을 억제한 디자인은 낮은 공급전압 하에서 스피드의 문제가 대두된다.

따라서, 본 발명은 불안정한 높은 공급전압에서의 노이즈 문제와 안정적인 낮은 공급전압 하에서의 스피드 문제를 동시에 해결하는 출력버퍼를 제공함을 그 목적으로 한다.

상기 목적을 달성하기 위한 본 발명의 출력버퍼는 입력데이터를 게이트단으로 입력받아 풀업구동하는 풀업트랜지스터와, 상기 입력데이터를 게이트단으로 입력받아 풀다운구동하는 풀다운트랜지스터를 구비하는 반도체메모리소자의 출력버퍼에 있어서; 공급전원단과 상기 풀업트랜지스터의 게이트단 사이에 차례로 직렬 접속된 제1 및 제2 스위칭수단; 접지전원단과 상기 풀다운트랜지스터의 게이트단 사이에 차례로 직렬 접속된 제3 및 제4 스위칭수단; 상기 입력데이터에 응답하여 상기 입력데이터가 천이할 때 상기 제1스위칭수단을 일시적으로 턴온시키기 위한 제1입력데이터천이검출수단; 상기 입력데이터에 응답하여 상기 입력데이터가 천이할 때 상기 제3스위칭수단을 일시적으로 턴온시키기 위한 제2입력데이터천이검출수단; 불안정한 높은 공급전압이 공급될 때 상기 제2스위칭수단을 턴온시키고 안정된 낮은 공급전원이 공급될 때 상기 제2스위칭수단을 턴오프시키기 위한 전압을 출력하는 제1전압발생수단; 및 불안정한 높은 공급전압이 공급될 때 상기 제2스위칭수단을 턴온시키고 안정된 낮은 공급전원이 공급될 때 상기 제4스위칭수단을 턴오프시키기 위한 전압을 출력하는 제2전압발생수단을 포함하여 이루어진다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.

본 발명에서는 외부의 공급전압이 높은 전원전압하에서만 선택적으로 작동하는 검출기를 사용하여 출력버퍼 입력단의 입력전압 기울기 값을 줄임으로써 출력버퍼의 풀업 및 풀다운트랜지스터를 통한 전류의 피크 치를 줄여 노이즈를 방지하며, 정격 이하의 전원전압하에서는 종래의 회로가 그대로 동작하도록 하여 스피드를 위주로 출력이 가능하게 회로를 설계하였다.

제2도는 본 발명의 일실시예에 따른 출력버퍼로서, 도면에서 11은 출력버퍼 출력단의 풀업트랜지스터, 12는 출력버퍼 출력단의 풀다운트랜지스터, 13은 노이즈 감소를 위해 사용하는 출력버퍼의 서브(SUB)회로부, 100은 풀업트랜지스터의 게이트단 충전부, 200은 풀다운트랜지스터의 게이트단 방전부, 300은 제1전압발생부, 400은 제2전압발생부, 500은 하이/로우검출부, 600은 로우/하이검출부를 각각 나타낸다.

충전부(100)는 공급전원 및 풀업트랜지스터(11)의 게이트단 사이에 직렬 연결된 스위칭 PMOS트랜지스터 P1 및 P2로 구성되어 공급전원단으로부터 불안정한 높은 전압이 인가되고, 상기 센스증폭기(SA)의 출력값이 논리레벨 하이에서 로우로 전환될시 풀업트랜지스터(11) 게이트단의 전압을 일시적으로 충전시켜 풀업트랜지스터의 게이트단 전압 기울기를 줄여준다.

방전부(200)는 풀다운트랜지스터(12)의 게이트단 및 접지전원단 사이에 직렬 연결된 스위칭 NMOS트랜지스터 N1 및 N2로 구성되어 공급전원단으로부터 불안정한 높은 전압이 인가되고, 상기 센스증폭기(SA)의 출력값이 논리레벨 로우에서 하이로 전환될시 상기 풀다운트랜지스터(12) 게이트단의 전압을 일시적으로 방전시켜 풀다운트랜지스터(12)의 게이트단 입력 전압 기울기를 줄여준다.

제1전압발생수단(300)은 공급전원단과 충전부(100)의 PMOS P2의 게이트 사이에 채널이 형성되고, 게이트로 접지전원을 공급받는 PMOS P3과, 상기 충전부(100)의 PMOS P2의 게이트와 접지전원단 사이에 직렬연결된 다수의 다이오드형 NMOS N3, N4 및 N5로 구성되어, 공급전원단으로부터 안정된 낮은 전압이 인가될시 상기 충전부(100)가 오프되도록 3Vt(N3,N4 및 N5의 문턱전압) 일정전압을 상기 충전부(100)로 출력한다.

제2전압발생수단(400)은 접지전원단과 방전부(200)의 NMOS N1의 게이트 사이에 채널이 형성되고, 게이트로 공급전원을 공급받는 NMOS N9와, 공급전원단과 상기 방전부(200)의 NMOS N1의 게이트 사이에 직렬연결된 다수의 다이오드형 NMOS N6, N7 및 N8로 구성되어 공급전원단으로부터 안정된 낮은 전압이 인가될시 상기 방전부(200)가 오프되도록 소정전압(공급전압-3Vt)의 기준전압을 상기 방전부(200)로 출력한다.

하이/로우검출수단(500)은 센스중폭기(SA)의 출력값이 논리레벨 하이에서 로우로 전환될시 상기 충전부(200)의 PMOS P1의 게이트단으로 로우펄스를 발생하는 논리회로로 구성되며, 도면에 도시된 바와 같이 일입력단으로 센스증폭기(SA)의 반전된 신호를 입력받으며, 타입력단으로 상기 센스증폭기의 지연된 신호를 입력받는 낸드(NAND)게이트를 구비한다.

로우/하이검출수단(600)은 센스증폭기의 출력값이 논리레벨 로우에서 하이로 전환될시 상기 방전부(300)의 NMOS N2의 게이트단으로 하이펄스를 발생하는 논리회로로 구성되며, 도면에 도시된 바와 같이 일입력단으로 센스증폭기(SA)의 반전된 신호를 입력받으며, 타입력단으로 상기 센스증폭기의 지연된 신호를 입력받는 노아(NOR)게이트를 구비한다.

상기와 같은 구성을 갖는 제2도의 동작을 살펴본다.

메모리 셀에서 센스증폭기(SA)를 거친 데이타가 출력버퍼의 입력(in)에 입력된다.

먼저, 센스증폭기(SA)의 출력이 논리레벨 하이에서 로우로 바뀌는 경우의 회로동작을 살펴본다.

하이가 입력되면 풀업트랜지스터(11)의 게이트단 및 풀다운트랜지스터(12)의 게이트단은 하이가 된다. 따라서, 풀다운트랜지스터(12)가 동작하여 출력버퍼의 출력단(OUT)은 로우를 출력한다.

이때 다음의 출력 데이터에 의해 센스증폭기(SA)의 출력이 로우로 떨어질 경우, 하이/로우검출부(500)에 의해 인버터(inv2, inv3, inv4)의 지연시간 만큼의 로우펄스가 출력되어 충전부(200)의 P1 게이트에 입력된다. 이때 제1전압발생부(300)는 3Vt라는 전위를 유지하게 된다.

낮은 전원전압하에서는 3Vt를 게이트로 입력받는 P2는 턴오프(turn-off)되어 있는 상태이다. 따라서 낮은 전원전압하에서는 하이/로우검출부(500)의 로우펄스가 P1에 입력되더라도 풀업트랜지스터(11)의 게이트단에는 영향을 미치지 못하게 된다.

그러나 6V 이상의 높은 공급전원전압 상태에서는 제1전압발생부(300)의 출력 전압은 3Vt로 일정한데 반하여 n-웰(well)의 전압이 상승하므로 P2를 충분히 턴온(turn-on)시킬 수 있게 된다. 따라서 외부의 전원공급이 높은 전압으로 불안정하며 센스증폭기의 출력이 로우로 갈 때 풀업트랜지스터(11)의 게이트 전류를 일시적으로 보충하여 전압 기울기를 줄여 풀업트랜지스터(11)를 통한 전류가 급격하게 흐르는 것을 방지한다. 이때 로우/하이검출부(200)에 의한 펄스는 발생하지 않는다.

다음, 센스증폭기(SA)의 출력이 논리레벨 로우에서 하이로 바뀌는 경우의 회로 동작을 살펴본다.

센스증폭기(SA)의 출력이 로우일때 풀업트랜지스터(11)의 게이트단 및 풀다운트랜지스터(12)의 게이트단은 로우가 입력되어, 풀업트랜지스터(11)가 동작하여 출력 버퍼의 출력단(OUT)은 하이를 출력한다.

이때 다음의 출력 데이터에 의해 센스증폭기(SA)의 출력이 하이로 올라갈 경우 로우/하이검출부(600)에 의해 인버터 inv8, inv9, inv10의 지연시간 만큼의 하이펄스가 출력되어 NMOS N2를 턴온시킨다.

제2전압발생부(400)는 소정전원(공급전원-3Vt)을 출력하는데, 높은 공급전원 전압하에서는 출력값이 증가하여 방전부(200)의 NMOS N1을 턴온시킬 수 있게 된다. 따라서 높은 전원전압하에서 센스증폭기의 입력이 로우에서 하이로 가는 경우 전류를 일시적으로 N1과 N2를 통해 빼주어 풀다운트랜지스터의 게이트단 전압이 급격히 상승하는 것을 방지한다. 즉 전압기울기를 감소기킨다.

제3도는 종래의 출력버퍼와 본 발명에 의한 출력버퍼에서 풀다운트랜지스터의 게이트 전압을 나타내는 것으로, 본 발명에서는 기울기가 줄어드는 것을 확인할 수 있다.

그리고, 제4도는 종래의 출력버퍼와 본 발명에 의한 출력버퍼에서 풀다운트랜지스터의 피크전류를 나타내는 것으로, 도면에 도시된 바와 같이 줄어든 풀다운트랜지스터 게이트단의 전압 기울기는 N3을 통해 흐르는 피크전류가 57.7mA에서 31.7mA로 55%수준으로 감소시켰음을 알 수 있다.

본 발명은 안정된 낮은 공급전원하에서는 노이즈가 문제되지 않으므로 고속으로 동작할 수 있도록 하고, 불안정한 높은 공급전원하에서는 풀업 및 풀다운트랜지스터의 전류 피크를 줄여 노이즈 발생을 방지할 수 있는 효과가 있다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

Claims (9)

1. 입력데이터를 게이트단으로 입력받아 풀업구동하는 풀업트랜지스터와, 상기 입력데이터를 게이트단으로 입력받아 풀다운구동하는 풀다운트랜지스터를 구비하는 반도체메모리소자의 출력버퍼에 있어서; 공급전원단과 상기 풀업트랜지스터의 게이트단 사이에 차례로 직렬 접속된 제1 및 제2 스위칭수단; 접지전원단과 상기 풀다운트랜지스터의 게이트단 사이에 차례로 직렬 접속된 제3 및 제4 스위칭수단; 상기 입력데이터에 응답하여 상기 입력데이터가 천이할 때 상기 제1스위칭수단을 일시적으로 턴온시키기 위한 제1입력데이터천이검출수단; 상기 입력데이터에 응답하여 상기 입력데이터가 천이할 때 상기 제3스위칭수단을 일시적으로 턴온시키기 위한 제2입력데이터천이검출수단; 불안정한 높은 공급전압이 공급될 때 상기 제2스위칭수단을 턴온시키고 안정된 낮은 공급전원이 공급될 때 상기 제2스위칭수단을 턴오프시키기 위한 전압을 출력하는 제1전압발생수단; 및 불안정한 높은 공급전압이 공급될 때 상기 제2스위칭수단을 턴온시키고 안정된 낮은 공급전원이 공급될 때 상기 제4스위칭수단을 턴오프시키기 위한 전압을 출력하는 제2전압발생수단을 포함하여 이루어진 출력버퍼.
2. 제1항에 있어서, 상기 제1스위칭수단을 제1피모스트랜지스터이며, 상기 제2스위칭수단은 제2피모스트랜지스터 임을 특징으로 하는 출력버퍼.
3. 제1항에 있어서, 상기 제3스위칭수단은 제1엔모스트랜지스터이며, 상기 제4스위칭수단은 제2엔모스트랜지스터 임을 특징으로 하는 출력버퍼.
4. 제1항에 있어서, 상기 풀업트랜지스터는 피모스트랜지스터이며, 상기 제1입력데이터천이검출수단은 상기 입력데이터가 논리 하이에서 로우로 천이되는 것을 검출하여 로우 펄스를 발생시키도록 구성됨을 특징으로 하는 출력버퍼.
5. 제1항에 있어서, 상기 풀다운트랜지스터는 엔모스트랜지스터이며, 상기 제2입력데이터천이검출수단은 상기 입력데이터가 논리 로우에서 하이로 천이되는 것을 검출하여 하이 펄스를 발생시키도록 구성됨을 특징으로 하는 출력버퍼.
6. 제2항에 있어서; 상기 제1전압발생수단은, 상기 제2피모스트랜지스터의 게이트단과 상기 공급전원단과 사이에 채널이 형성되고, 게이트는 접지전원을 공급받는 제3피모스트랜지스터; 및 상기 제2피모스트랜지스터의 게이트단과 상기 접지전원단 사이에 직렬연결된 다수의 다이오드형 엔모스트랜지스터를 포함하여 이루어짐을 특징으로 하는 출력버퍼.
7. 제3항에 있어서; 상기 제2전압발생수단은, 상기 접지전원단과 상기 제2엔모스트랜지스터의 게이트단 사이에 채널이 형성되고, 게이트로 공급전원을 공급받는 제3엔모스트랜지스터; 및 상기 공급전원단과 상기 제2엔모스트랜지스터의 게이트단 사이에 직렬연결된 다수의 다이오드형 엔모스트랜지스터를 포함하여 이루어짐을 특징으로 하는 출력버퍼.
8. 제4항에 있어서; 상기 제1입력데이터천이검출수단은, 일입력단으로 상기 입력데이터의 반전된 신호를 입력받으며, 타입력단으로 상기 입력데이터의 지연된 신호를 입력받는 낸드게이트를 포함하여 이루어짐을 특징으로 하는 출력버퍼.
9. 제5항에 있어서; 상기 제2입력데이터천이검출수단은; 일입력단으로 상기 입력데이터의 반전된 신호를 입력받으며, 타입력단으로 상기 입력데이터의 지연된 신호를 입력받는 노아게이트를 포함하여 이루어짐을 특징으로 하는 출력버퍼.