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KR100233556B1 - 반도체 칩의 신뢰성 테스트 방법 - Google Patents

반도체 칩의 신뢰성 테스트 방법 Download PDF

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KR100233556B1 KR1019960064252A KR19960064252A KR100233556B1 KR 100233556 B1 KR100233556 B1 KR 100233556B1 KR 1019960064252 A KR1019960064252 A KR 1019960064252A KR 19960064252 A KR19960064252 A KR 19960064252A KR 100233556 B1 KR100233556 B1 KR 100233556B1
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Abstract

본 발명은 칩 상태에서 신뢰성 테스트가 가능한 반도체 칩의 신뢰성 테스트 방법을 개시한다. 개시된 본 발명은, 반도체 집적회로가 형성된 반도체 칩의 패드에 도전성 부재를 형성한다. 도전성 부재의 표면에 도전성 막을 형성한다. 복수개의 홀이 형성되고, 홀의 하부로는 메탈 핀이 삽입되며, 상부면에는 반도체 칩의 패드가 부착되는 메탈 라인이 형성된 신뢰성 테스트 기판을 준비한다. 테스트 기판의 메탈 라인에 반도체 칩의 패드를 부착한 후, 테스트 기판의 메탈 핀을 신뢰성 테스트 보드에 실장하여, 신뢰성 테스트를 실시한다.

Description

반도체 칩의 신뢰성 테스트 방법
본 발명은 반도체 칩의 신뢰성(burn-in) 테스트 방법에 관한 것으로서, 보다 구체적으로는 반도체 칩을 패키징하기 전에, 반도체 칩 상태에서 신뢰성을 테스트 할 수 있는 방법에 관한 것이다.
일반적으로 반도체 소자의 패키지 제조공정에서 팹-아웃된 웨이퍼는 전기적 프로브 테스트(Electrical Probe Test:EDS)후 절단되어, 개개의 반도체 칩으로 분리된다. 프로브 테스트에서 정상으로 판정된 반도체 칩만을 패키지화한 다음, 신뢰성 테스트를 행한다.
전기적 프로브 테스트후, 정상으로 판정된 반도체 칩이 100pcs라면, 이들 반도체 칩은 패키지화가 된 후에 번-인 테스트와 같은 신뢰성 테스트를 받게 되는데, 이중 5-10pcs는 번-인후 또는 베어 칩 실장후 페일이 일어나므로써 5-10%만큼의 손실이 발생한다.
즉, 정상으로 판정된 반도체 칩중 5-10%는 패키지화할 필요가 없음에도 불구하고, 패키지화하므로 인하여 불필요한 재료 및 공정비용이 투자되는 문제가 생긴다.
따라서, 본 발명은 반도체 칩을 패키징하기 전의 상태에서 신뢰성 테스트를 실시할 수 있도록 하여, 반도체 칩을 패키징하는데 소요되는 불필요한 비용을 절감할 수 있는 반도체 칩의 신뢰성 테스트 방법을 제공하는데 목적이 있다.
제1도는 본 발명의 실시예에 따른 신뢰성 테스트 방법을 설명하는 흐름도.
제2도는 본 발명의 실시예에 따른 것으로서, 패드에 볼이 형성된 반도체 웨이퍼의 단면도.
제3도는 본 발명의 실시예에 따른 것으로서, 볼에 도전성 막을 형성하는 방법을 도시한 도면.
제4(a)도와 제4(b)도는 본 발명의 실시예에 따른 테스트 패키지의 평면도 및 단면도.
제5도는 칩이 테스트 기판에 부착된 상태를 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 칩 2 : 패드
3 : 볼 4 : 캐리어 박스
5 : 도전성 막 6 : 메탈 라인
7 : 테스트 기판 8 : 핀
9 : 홀
상기와 같은 목적을 달성하기 위해, 본 발명에 따른 테스트 방법은 다음과 같다.
반도체 집적회로가 형성된 반도체 칩의 패드에 도전성 부재를 형성한다. 도전성 부재의 표면에 도전성 막을 형성한다. 복수개의 홀이 형성되고, 홀의 하부로는 메탈 핀이 삽입되며, 상부면에는 반도체 칩의 패드가 부착되는 메탈 라인이 형성된 신뢰성 테스트 기판을 준비한다. 테스트 기판의 메탈 라인에 반도체 칩의 패드를 부착한 후, 테스트 기판의 메탈 핀을 신뢰성 테스트 보드에 실장하여, 신뢰성 테스트를 실시한다.
상기된 본 발명에 따르면, 반도체 칩의 패드에 도전성 막이 형성되고, 이 도전성 막이 테스트 기판의 메탈 라인에 직접 실장되므로, 반도체 칩을 패키징할 필요없이 반도체 칩 상태에서 신뢰성 테스트를 실시하는 것이 가능해진다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명한다.
제1도는 본 발명의 실시예에 따른 노운 굳 다이를 제조하는 과정을 도시한 흐름도이다.
제2도를 참조하면, 반도체 집적회로들의 제조가 완료된 웨이퍼가 팹-아웃되면, 반도체 칩의 정상 여부를 판정하기 위한 전기적 프로브 테스트가 행해진다. 그런 다음, 웨이퍼 매핍(Mapping) 공정이 행해지고, 웨이퍼를 쏘잉하기 전에 패드부위에 도전성 볼을 연결하는 공정이 진행된다. 그런 다음, 도전성 볼이 부착된 웨이퍼를 액상의 금속이 담겨진 용기인 캐리어 박스에 담그어서(Dipping) 볼 끝에 액상의 도전성 막을 부착한다. 그런 다음, 웨이퍼를 테스트용 패키지에 마운팅하여 번-인 테스트를 행하고, 테스트가 완료된 웨이퍼는 웨이퍼 분리 과정을 거쳐서 회수된다. 그후, 회수된 웨이퍼는 개개의 칩으로 쏘잉되고, 패키지화된다.
상기에서 언급한 공정들을 첨부 도면을 참조하여 자세히 설명한다.
제2도는 웨이퍼 상태에서의 번-인 테스트를 위하여 웨이퍼에 형성된 패드에 도전성 볼이 부착된 상태를 도시한 도면이다.
제2도를 참조하면, 전기적 프로브 테스트를 통과한 칩을 가진 웨이퍼(1)를 금(Au) 와이어를 이용하여 웨이퍼 레벨에서 웨이퍼 전반에 걸쳐 금 볼(3)을 패드(2)에 본딩한다. 이 공정은 일반 와이어 본딩 공정과 같으며, 2차 본딩은 하지 않고, 기계적으로 볼 넥 부위만 끓는다. 이때의 볼 높이는 20 내지 100㎛사이로 하고, 볼 사이즈는 50 내지 100㎛로 한다.
제3도는 도전성 볼(3)이 부착된 칩(1)을 테스트 패키지에 올려 놓기 위하여 볼의 표면에 액상 성분의 합금액을 발라주는 과정을 보여주는 도면이다.
제3도를 참조하면, 62wt% Sn/34wt% Pb/2wt% Ag의 조성을 갖는 합금이나, 62wt% Sn/34wt% Pb/2wt% In의 조성을 갖는 합금, 또는 63wt% Sn/37wt% Pb의 조성을 갖는 합금을 캐리어 박스(4)에 담그고, 약 170 내지 185℃의 열을 상기 캐리어 박스(4)에 가하면, 상기 조성으 합금은 액상 상태로 존재하게 된다.
도전성 볼(3)이 형성된 칩(1)을 상기 조성의 합금액이 들어있는 캐리어 박스에 담그어서 미량을 볼의 표면에 발라준다. 상기 도전성 볼(3)의 표면에 부착된 도전성 막(5)은 그 높이가 20~100㎛이고, 그 크기는 50~100㎛ 로 하는 것이 바람직하다.
제4(a)도와 제4(b)도는 본 발명의 실시예에 따른 테스트 기판의 구성을 나타낸 도면으로서, 제4(a)도는 평면도이고, 제4(b)도는 평면도이다.
제4(a)도와 제4(b)를 참조하면, 비티(BT)나 세라믹 또는 FR4등의 유기, 무기질 기판에 홀(9)이 최소 2mil~최대 2mm로 기판(7) 전면에 걸쳐 상,하면으로 형성되어 있고, 그 기판(7) 하부에는 번-인용 보오드에 실장할 수 있도록 각 홀(9)마다 메탈핀(8)이 삽입되어 있다. 그리고, 기판(7) 상부에는 칩의 패드가 부착되는 부위부터 각각의 홀까지 메탈라인(6)이 형성되어 있는데, 이 메탈 라인(6)은 Cu+플럭스(Flux), Cu+Ni+Au+Pb+Sn, Cu+Sn 또는 Cu+Pb+Sn 중의 하나로 구성되며, 그 폭은 최소 2mil~최대 8mil(1mil=1/1,000inch=25㎛)로 된다.
이렇게 구성된 테스트 기판(7) 위에 볼이 형성된 칩을 집적 칩 부착 방법에 의하여 부착하고 본딩하는데, 이때의 본딩 온도는 170~185℃가 되며, 가하는 힘은 Ogf~1Kgf가 된다.
제5도는 상기한 과정을 통하여 테스트 기판에 반도체 칩이 부착된 도면이다.
제5도와 같이 반도체 칩이 부착된 상태에서 테스트 기판은 125℃에서 번-인 테스트를 행한 다음, 칩(1)을 테스트 기판으로부터 제거한다.
칩 제거 공정은 칩 볼(3)에 붙어 있는 도전성 막(5)이 약 170~185℃에 녹으므로, 본딩 부위에 185℃정도의 뜨거운 공기나 가스를 불어 주거나 고온을 가진 기구로 칩(1)의 뒷면을 접촉시키면 칩(1)을 테스트 기판으로부터 쉽게 제거할 수 있다.
이렇게 칩이 제거된 테스트 기판은 칩의 메탈이 떨어지는 것이므로, 재사용이 충분히 가능하고, 제거된 칩은 칩 위에 와이어 볼이 형성된 것이므로 일반적인 어셈블리 공정으로 진행될 수 있고, 또한 멀티 칩 모듈(Multi Chip Module : MCM)이나 디씨에이(DCA) 또는 플립 칩에 사용되는 칩으로도 이용할 수 있다.
이상에서 설명한 바와 같이, 칩 상태에서 번-인 테스트를 가능하게 하므로써, 패키지화 후에 불량 패키지가 발행하는 것을 방지할 수 있다. 즉, 웨이퍼 상태에서 전기적 프로브 테스트를 행하고, 테스트용 기판을 이용하여 칩 상태에서 번인 테스트를 행함으로써, 불필요한 제조 비용의 낭비를 방지할 수 있다.
여기에서는 본 발명의 특정 실시예에 대해서 설명하고 도시 하였지만, 당업자에 의하여 이에 대한 수정과 변형을 할 수 있다. 따라서, 이하, 특허청구의 범위는 본 발명의 진정한 사상과 범위에 속하는 한 모든 수정과 변형을 포함하는 것으로 이해할 수 있다.

Claims (9)

  1. 복수개의 홀이 형성되고, 각 홀의 하부에는 메탈 핀이 삽입되며, 상부면에는 홀과 연결된 메탈 라인이 형성된 테스트 기판을 준비하는 단계; 반도체 집적회로가 형성된 반도체 칩의 패드에 도전성 부재를 형성하는 단계; 상기 도전성 부재의 표면에 도전성 막을 형성하는 단계; 및 상기 반도체 칩의 도전성 막을 테스트 기판의 메탈 라인에 부착하여, 신뢰성 테스트를 실시하는 단계를 포함하는 것을 특징으로 하는 반도체 칩의 신뢰성 테스트 방법.
  2. 제1항에 있어서, 상기 도전성 막의 형성 단계는, 액상 상태의 도전성 막이 담긴 용기에 도전성 볼이 부착된 반도체 칩의 도전성 부재를 담그어서 형성하는 것을 특징으로 하는 반도체 칩의 신뢰성 테스트 방법.
  3. 제1항에 있어서, 상기 도전성 막은 62wt% Sn/34wt% Pb/2wt% Ag의 조성을 갖는 합금, 62wt% Sn/34wt% Pb/2wt% In의 조성을 갖는 합금, 또는 63wt% Sn/37wt% Pb의 조성을 갖는 합금으로 이루어지는 그룹으로부터 선택된 하나를 소정 온도에서 용융시켜 형성하는 것을 특징으로 하는 반도체 칩의 신뢰성 테스트 방법.
  4. 제1항에 있어서, 상기 소정 온도는 170~185℃인 것을 특징으로 하는 반도체 칩의 신뢰성 테스트 방법.
  5. 제1항에 있어서, 상기 도전성 막을 테스트용 패키지에 부착하는 것은 소정 온도에서 가압력을 작용시키는 직접 본딩 방법으로 행하는 것을 특징으로 하는 반도체 칩의 신뢰성 테스트 방법.
  6. 제5항에 있어서, 상기 소정 온도는 170~185℃인 것을 특징으로 하는 반도체 칩의 신뢰성 테스트 방법.
  7. 제5항에 있어서, 상기 가압력은 0gf~1Kgf인 것을 특징으로 하는 반도체 칩의 신뢰성 테스트 방법.
  8. 제5항에 있어서, 상기 도전성 막의 탈착은 본딩 부위에 185℃정도의 뜨거운 공기나 가스를 불어 주는 방법에 의하는 것을 특징으로 하는 반도체 칩의 신뢰성 테스트 방법.
  9. 제5항에 있어서, 상기 도전성 막의 탈착은 고온을 가진 기구로 도전성 막이 부착된 칩의 뒷면을 접촉시키는 것에 의하는 것을 특징으로 하는 반도체 칩의 신뢰성 테스트 방법.
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