KR100242721B1

KR100242721B1 - Data output buffer

Info

Publication number: KR100242721B1
Application number: KR1019970017154A
Authority: KR
Inventors: 곽충근; 모현선
Original assignee: 윤종용; 삼성전자주식회사
Priority date: 1997-05-03
Filing date: 1997-05-03
Publication date: 2000-02-01
Anticipated expiration: 2017-05-03
Also published as: KR19980082311A

Abstract

본 발명에 따른 반도체 메모리 장치용 데이터 출력버퍼는, 전원전압의 증가시 발생되는 데이터 노이즈를 저감시키기 위해, 전원전압이 증가하는 경우에만, 상기 데이터 출력버퍼내의 풀업 또는 풀 다운 트랜지스터의 턴온 타임을 상기 풀업 또는 풀 다운 트랜지스터의 전단에 각기 연결된 인버터를 통해 제어하는 천이타임 지연부를 가짐을 특징으로 한다.The data output buffer for a semiconductor memory device according to the present invention is adapted to reduce the turn-on time of a pull-up or pull-down transistor in the data output buffer only when the power supply voltage is increased to reduce data noise generated when the power supply voltage is increased. And a transition time delay part controlled by an inverter connected to the front end of the pull-up or pull-down transistor.

Description

Data Output Buffer for Semiconductor Memory Devices

본 발명은 반도체 메모리 디바이스에 적용되는 출력회로에 관한 것으로, 특히 전원전압의 증가시 발생되는 출력 데이터에 대한 노이즈를 저감시키는데 적합한 데이터 출력버퍼에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an output circuit applied to a semiconductor memory device, and more particularly, to a data output buffer suitable for reducing noise on output data generated when an increase in power supply voltage occurs.

통상적으로, 스태이틱 랜덤 억세스 메모리등과 같은 휘발성 반도체 메모리 장치는 외부로부터 인가되는 제어신호의 타이밍에 응답하여 메모리 셀에 저장된 데이터를 리드하거나 외부의 데이터를 메모리 셀에 라이트하는 억세스 동작을 본질적으로 수행한다. 리드동작시에 선택된 메모리 셀에 저장된 데이터를 리드하여 외부로 출력하기 위해서는 행 어드레스와 열 어드레스에 대응되는 워드라인과 비트라인을 인에이블시켜 메모리 셀 어레이내의 특정한 메모리 셀이 선택되도록 한다. 선택된 메모리 셀의 데이터를 가리키는 전기적 신호 및 그의 상보 전기적 신호가 비트라인쌍상에 각기 로딩되면 이는 입출력 라인쌍을 통해 입출력 센스앰프로 제공된다. 센스앰프에 의해 감지증폭된 데이터 및 그의 상보 데이터는 데이터 출력 패스를 거쳐 데이터 출력버퍼로 인가된다. 데이터 출력버퍼는 데이터 및 그의 상보 데이터중 어느 하나를 전원전압보다 높게 부스팅하여 풀업 트랜지스터의 입력으로 사용하고 나머지 하나를 풀다운 트랜지스터의 입력으로 사용하여 데이터 출력단으로 리드 데이터를 출력하는 기능을 수행한다. 이 경우에 데이터 출력단에 나타나는 데이터의 논리레벨은 상기 풀업단에 로우 데이터가 입력되고 상기 풀다운단에 로우 데이터가 입력되면 하이레벨이 되고 그 반대이면 로우레벨로 된다.In general, a volatile semiconductor memory device such as a static random access memory or the like essentially implements an access operation for reading data stored in a memory cell or writing external data to the memory cell in response to timing of a control signal applied from the outside. Perform. In order to read data stored in the selected memory cell during the read operation and output the data to the outside, word lines and bit lines corresponding to row addresses and column addresses are enabled to select specific memory cells in the memory cell array. When the electrical signal indicating the data of the selected memory cell and its complementary electrical signal are respectively loaded onto the bit line pair, it is provided to the input / output sense amplifier through the input / output line pair. The data sensed and amplified by the sense amplifier and its complementary data are applied to the data output buffer via the data output path. The data output buffer performs a function of outputting read data to the data output terminal by boosting any one of the data and its complementary data higher than the power supply voltage to use the input of the pull-up transistor and the other as the input of the pull-down transistor. In this case, the logic level of the data appearing at the data output stage becomes high level when low data is input to the pull-up stage and low data is input to the pull-down stage, and vice versa.

도 1에는 일반적인 데이터 출력버퍼 회로도가 도시된다. 상기 데이터 및 상보 데이터 D,/D는 각기 낸드 게이트 10,11의 일측입력으로 제공된다. 상기 낸드 게이트 10,11의 타측입력으로는 출력 인에이블 신호 OE가 공통으로 인가된다. 상기 낸드 게이트 10의 출력은 인버터 12, IN1에 의해 2회 인버팅되어 풀업트랜지스터 20의 게이트 단자에 인가된다. 상기 낸드 게이트 11의 출력은 인버터 IN2에 의해 인버팅되어 풀다운트랜지스터 30의 게이트 단자에 인가된다. 여기서, 상기 인버터 12도 인버터 IN1의 구성과 같이 피형 모오스 트랜지스터 P1 및 엔형 모오스 트랜지스터 N1으로 이루어져 있다. 상기 데이터 및 상보 데이터 D,/D의 논리가 각기 하이 및 로우라고 하고 출력 인에이블 신호 OE가 하이인 경우에, 상기 낸드 게이트 10은 논리 로우를 출력하고 낸드 게이트 11은 논리 하이를 출력한다. 따라서, 상기 로우레벨은 인버터 12, IN1에 의해 2회 인버팅되어 풀업트랜지스터 20의 게이트 단자인 풀업 노드 NO1에 로우로서 제공된다. 그럼에 의해 상기 풀업 트랜지스터 20은 턴온된다. 한편, 상기 낸드 게이트 11에서 제공되는 하이 레벨은 인버터 IN2에 의해 로우로서 인버팅되어 풀다운 트랜지스터 30의 게이트 단자인 풀다운 노드 NO2에 인가된다. 따라서, 상기 풀다운 트랜지스터 30은 턴오프 상태이고 상기 풀업 트랜지스터 20는 턴온되어서 출력 데이터 DATA는 하이레벨로서 출력된다. 상기 출력 데이터 DATA가 로우레벨로서 출력되려면 상기 상기 데이터 및 상보 데이터 D,/D의 논리가 각기 로우 및 하이로서 천이되는 경우이다. 이 경우에는 상기 풀다운 트랜지스터 30가 턴온되고 상기 풀업 트랜지스터 20가 턴오프 상태로 가게 된다.1 shows a general data output buffer circuit diagram. The data and complementary data D, / D are provided to one side inputs of the NAND gates 10 and 11, respectively. The output enable signal OE is commonly applied to the other inputs of the NAND gates 10 and 11. The output of the NAND gate 10 is inverted twice by the inverter 12 and IN1 and applied to the gate terminal of the pull-up transistor 20. The output of the NAND gate 11 is inverted by the inverter IN2 and applied to the gate terminal of the pull-down transistor 30. Here, the inverter 12 also includes the morphed MOS transistor P1 and the N-type MOS transistor N1 as in the configuration of the inverter IN1. When the logic of the data and the complementary data D, / D is high and low, respectively, and the output enable signal OE is high, the NAND gate 10 outputs a logic low and the NAND gate 11 outputs a logic high. Thus, the low level is inverted twice by inverter 12, IN1 and provided as low to pull-up node NO1, the gate terminal of pull-up transistor 20. As a result, the pull-up transistor 20 is turned on. Meanwhile, the high level provided at the NAND gate 11 is inverted as low by the inverter IN2 and applied to the pulldown node NO2 which is the gate terminal of the pulldown transistor 30. Accordingly, the pull-down transistor 30 is turned off and the pull-up transistor 20 is turned on so that the output data DATA is output as a high level. In order for the output data DATA to be output at the low level, the logic of the data and the complementary data D, / D is transitioned to low and high, respectively. In this case, the pull-down transistor 30 is turned on and the pull-up transistor 20 is turned off.

상기한 바와 같이, 씨모오스 레벨 또는 티티엘 레벨로서의 하이 또는 로우레벨을 출력하는 데이터 출력버퍼는 메모리 소자가 고집적 및 고속화됨에 따라 출력 데이터에 대한 노이즈를 보다 많이 포함하게 된다. 그러한 노이즈는 보다 높은 전원전압에서 출력데이터가 하이에서 로우로 로우에서 하이로의 천이시에 보다 심하게 발생된다. 도 2에는 출력데이터를 로우로서 출력하는 경우에, 전원전압의 변동에 기인하여 각기 저전원전압과 고전원전압으로의 변화시 상기 풀다운 노드의 전압의 천이 타이밍이 나타나 있다. 도 2에서 점선으로 도시된 라인 20은 고전원전압의경우에 상기 도 1의 낸드 게이트 11의 일측입력으로 인가되는 상보 데이터 /D의 라이징 천이를 보여주며, 점선라인 21은 상기 풀다운 노드 NO2에 나타나는 풀다운 전압 DON의 라이징 천이를 나타낸다. 한편 실선으로 도시된 라인 22는 저전원전압의경우에 상기 상보 데이터 /D의 라이징 천이를 보여주며, 실선라인 23은 상기 풀다운 노드 NO2에 나타나는 풀다운 전압 DON의 라이징 천이를 나타낸다. 따라서, 고전원전압에서의 라이징 천이는 저전압의 경우에 비하여 매우 빠르므로 상기 트랜지스터 30은 이 경우에 급하게 턴온된다. 그러한 경우에 상기 출력 데이터 DATA의 패드에 존재하고 있던 고전류가 상기 풀다운 트랜지스터의 소오스단자로 역류되어 출력 데이터를 불안정한 상태로 만들어 버린다. 결국 파워 라인의 노이즈에 기인하여 메모리 소자의 신뢰성이 저하되는 문제점이 발생된다.As described above, the data output buffer outputting the high or low level as the CMOS level or the TTI level includes more noise for the output data as the memory elements become more integrated and faster. Such noise is more severely generated when the output data transitions from high to low to high at a higher supply voltage. FIG. 2 shows the transition timing of the voltage of the pull-down node when the output data is output as a low, respectively, when the output data is changed to the low power supply voltage and the high power supply voltage due to the variation of the power supply voltage. In FIG. 2, the line 20 shown by a dotted line shows a rising transition of complementary data / D applied to one side input of the NAND gate 11 of FIG. 1 in the case of a high power voltage, and the dotted line 21 is represented by the pull-down node NO2. Rising transition of pull-down voltage DON is shown. On the other hand, the line 22 shown by the solid line shows the rising transition of the complementary data / D in the case of the low power supply voltage, and the solid line 23 shows the rising transition of the pull-down voltage DON appearing at the pull-down node NO2. Therefore, the rising transition at the high power voltage is much faster than in the case of the low voltage, so that the transistor 30 is rapidly turned on in this case. In such a case, the high current existing in the pad of the output data DATA flows back to the source terminal of the pull-down transistor, causing the output data to become unstable. As a result, a problem occurs that the reliability of the memory device is degraded due to the noise of the power line.

상술한 바와 같이, 종래에는 고전원전압의 경우에 데이터의 리드에러가 유발되어 데이터 출력버퍼의 신뢰성이 저하되는 문제점이 있어왔다.As described above, there has been a problem in the past that a read error of data is caused in the case of a high power supply voltage, thereby reducing the reliability of the data output buffer.

본 발명의 목적은 상기한 종래의 문제점을 해소할 수 있는 반도체 메모리 장치의 데이터 출력버퍼를 제공함에 있다.SUMMARY OF THE INVENTION An object of the present invention is to provide a data output buffer of a semiconductor memory device which can solve the above-mentioned conventional problems.

본 발명의 다른 목적은 고전원전압에서 안정하게 데이터를 출력할 수 있는 반도체 메모리 장치의 데이터 출력버퍼를 제공함에 있다.Another object of the present invention is to provide a data output buffer of a semiconductor memory device capable of stably outputting data at a high power voltage.

본 발명의 또 다른 목적은 전원전압이 증가하는 경우에 풀업 또는 폴다운 노드의 전압에 대한 폴링 또는 라이징 타임을 전원전압의 증가량에 따라 적응적으로 지연할 수 있는 스태이틱 램의 데이터 출력버퍼를 제공함에 있다.It is still another object of the present invention to provide a data output buffer of a static RAM that can adaptively delay the polling or rising time of a pull-up or fall-down node voltage according to an increase in the supply voltage when the supply voltage increases. In providing.

도 1은 일반적인 데이터 출력버퍼 회로도.1 is a general data output buffer circuit diagram.

도 2는 도 1에 따른 동작 타이밍도.2 is an operation timing diagram according to FIG. 1.

도 3은 본 발명에 따른 일실시예의 데이터 출력버퍼 회로도.3 is a data output buffer circuit diagram of an embodiment according to the present invention;

도 4는 도 3에 따른 동작 타이밍도.4 is an operation timing diagram according to FIG. 3.

도 5는 본 발명에 따른 또 다른 실시예의 데이터 출력버퍼 회로도.5 is a data output buffer circuit diagram of another embodiment according to the present invention.

상기의 목적들을 달성하기 위한 본 발명에 따른 반도체 메모리 장치용 데이터 출력버퍼는, 전원전압의 증가시 발생되는 데이터 노이즈를 저감시키기 위해, 전원전압이 증가하는 경우에만, 상기 데이터 출력버퍼내의 풀업 또는 풀 다운 트랜지스터의 턴온 타임을 상기 풀업 또는 풀 다운 트랜지스터의 전단에 각기 연결된 인버터를 통해 제어하는 천이타임 지연부를 가짐을 특징으로 한다.The data output buffer for a semiconductor memory device according to the present invention for achieving the above objects is, in order to reduce the data noise generated when the power supply voltage is increased, only when the power supply voltage is increased, pull up or pull in the data output buffer. And a transition time delay unit configured to control the turn-on time of the down transistor through an inverter connected to the front end of the pull-up or pull-down transistor.

이하 본 발명에 따른 바람직한 실시예가 첨부된 도면을 참조하여 상세히 설명되어질 것이다. 첨부된 도면들내에서 서로 동일한 기능을 수행하는 구성소자는 다른 도면내에 있더라도 이해의 편의를 위해서 동일 내지 유사한 참조부호 또는 명칭으로 라벨링된다. 다음의 설명에서는 본 발명의 보다 철저한 이해를 제공하기 위해 특정한 상세들이 예를들어 한정되고 자세하게 설명된다. 그러나, 당해 기술분야에 통상의 지식을 가진 자들에게 있어서는 본 발명이 이러한 상세한 항목들이 없이도 상기한 설명에 의해서만 실시될 수 있을 것이다. 또한, 본 분야에 너무나 잘 알려진 모오스 트랜지스터의 동작 및 낸드 게이트의 출력논리, 그리고 기본적 회로의 특성은 본 발명의 요지를 흐리지 않게 하기 위해 상세히 설명되지 않는다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings. Components that perform the same function in each other in the accompanying drawings are labeled with the same or similar reference numerals or names for convenience of understanding even if in different drawings. In the following description, specific details are set forth by way of example and in detail in order to provide a more thorough understanding of the present invention. However, for those skilled in the art, the present invention may be practiced only by the above description without these details. In addition, the operation of MOS transistors, the output logic of NAND gates, and the basic circuit characteristics so well known in the art are not described in detail in order to not obscure the subject matter of the present invention.

도 3은 본 발명에 따른 일실시예의 데이터 출력버퍼 회로도이다. 도 3을 참조하면, 데이터 및 상보 데이터 D,/D는 각기 낸드 게이트 10,11의 일측입력으로 제공된다. 상기 낸드 게이트 10,11의 타측입력으로는 출력 인에이블 신호 OE가 공통으로 인가된다. 상기 낸드 게이트 10의 출력은 인버터 12, IN1에 의해 2회 인버팅되어 풀업트랜지스터 20의 게이트 단자에 인가된다. 상기 낸드 게이트 11의 출력은 인버터 IN2에 의해 인버팅되어 풀 다운트랜지스터 30의 게이트 단자에 인가된다. 여기서, 상기 인버터 IN1,IN2에는, 전원전압이 증가하는 경우에만, 상기 데이터 출력버퍼내의 풀업 또는 풀 다운 트랜지스터의 턴온 타임을 제어하는 천이타임 지연부 100 및 110이 도 1의 구성과는 구별되게 부가됨을 알 수 있다. 상기 천이타임 지연부중 참조 부호 100은 풀업노드가 하이에서 로우로 천이되는 시점을 지연하는 역할을 수행하므로 특히 폴링 타임 지연부로서 명명된다. 또한, 참조 부호 110은 풀 다운노드가 로우에서 하이로 천이되는 시점을 지연하는 역할을 수행하므로 라이징 타임 지연부로서 칭해진다. 상기 라이징 타임 지연부 110는, 상기 인버터 IN2내의 피형 트랜지스터 P2의 소오스에 드레인이 연결되고 소오스로 상기 전원전압을 수신하는 피모오스 트랜지스터 TR5를 포함하며, 또한, 상기 피모오스 트랜지스터 TR5의 게이트와, 상기 인버터의 입력레벨이 제2 또는 제1레벨에 도달하기 이전에 제1또는 제2레벨로서 인가되는 상보 프리데이터 /PRE-D를 수신하는 제1단자사이에 연결된 전하 커플링용 모오스 캐패시터 C2와; 상기 피모오스 트랜지스터 TR5의 게이트와 접지간에 연결된 방전지연용 저항 R2를 가진다. 유사하게, 상기 폴링 타임 지연부 100는: 상기 인버터 IN1내의 엔형 트랜지스터 N1의 소오스에 드레인이 연결되고 소오스가 접지에 연결된 엔모오스 트랜지스터 TR4와; 상기 엔모오스 트랜지스터 TR4의 게이트와, 상기 인버터 IN1의 입력레벨이 제2 또는 제1레벨에 도달하기 이전에 제1또는 제2레벨로서 인가되는 프리데이터 PRE-D를 수신하는 제2단자사이에 연결된 전하 커플링용 모오스 캐패시터 C1와; 상기 엔모오스 트랜지스터 TR4의 게이트와 전원전압간에 연결된 방전지연용 저항 R1으로 구성된다. 상기 상보 프리데이터 /PRE-D는 상기 프리데이터 PRE-D의 반전된 신호이며, 이는 상기 상보 데이터 /D의 인가시점보다 소정 시간만큼 앞서는 데이터이다. 즉, 상기 상보 데이터 /D의 논리는 상기 상보 프리데이터 /PRE-D의 논리와 동일하되 소정시간뒤에 제공되는 것이다. 예를들어, 상보 프리데이터 /PRE-D의 논리천이가 하이에서 로우로 가면 소정타임뒤에 상보 데이터 /D의 논리천이가 하이에서 로우로 가게 된다.3 is a data output buffer circuit diagram of an embodiment according to the present invention. Referring to FIG. 3, the data and the complementary data D and / D are provided as one inputs of the NAND gates 10 and 11, respectively. The output enable signal OE is commonly applied to the other inputs of the NAND gates 10 and 11. The output of the NAND gate 10 is inverted twice by the inverter 12 and IN1 and applied to the gate terminal of the pull-up transistor 20. The output of the NAND gate 11 is inverted by the inverter IN2 and applied to the gate terminal of the pull down transistor 30. Here, the inverters IN1 and IN2 are provided with a transition time delay unit 100 and 110 for controlling the turn-on time of the pull-up or pull-down transistor in the data output buffer only when the power supply voltage increases. It can be seen that. Among the transition time delay units, reference numeral 100 is particularly named as a polling time delay unit because it serves to delay the time when the pull-up node transitions from high to low. Also, reference numeral 110 is referred to as a rising time delay unit because it serves to delay the time when the pull down node transitions from low to high. The rising time delay unit 110 includes a PMOS transistor TR5 connected to a source of the transistor P2 in the inverter IN2 and receiving the power supply voltage at a source. The rising time delay unit 110 further includes a gate of the PMOS transistor TR5, and A MOS capacitor C2 for charge coupling coupled between the first terminals receiving complementary predata / PRE-D applied as the first or second level before the input level of the inverter reaches the second or first level; And a discharge delay resistor R2 connected between the gate and the ground of the PMOS transistor TR5. Similarly, the polling time delay unit 100 includes: an EnMOS transistor TR4 having a drain connected to a source of the N-type transistor N1 in the inverter IN1 and a source connected to ground; A gate connected between the gate of the NMOS transistor TR4 and a second terminal receiving a pre-data PRE-D applied as a first or second level before the input level of the inverter IN1 reaches a second or first level. MOS capacitor C1 for charge coupling; And a discharge delay resistor R1 connected between the gate and the power supply voltage of the NMOS transistor TR4. The complementary predata / PRE-D is an inverted signal of the predata PRE-D, which is data ahead of a time when the complementary data / D is applied by a predetermined time. That is, the logic of the complementary data / D is the same as the logic of the complementary predata / PRE-D, but is provided after a predetermined time. For example, if the logical transition of complementary predata / PRE-D goes from high to low, the logical transition of complementary data / D goes from high to low after a predetermined time.

도 3에서, 풀업 또는 풀 다운 트랜지스터 20,30의 턴온 타임은 인버터 IN1,IN2에 연결된 상기 천이타임 지연부 100,110에 의해 전원전압의 증가시에 더욱 늦어지므로 발생되는 데이터 노이즈는 감소된다. 구체적으로, 출력 데이터 DATA가 로우레벨로서 출력되려면, 상기 데이터 및 상보 데이터 D,/D의 논리가 각기 로우 및 하이로서 인가되어야 한다. 이 인가시점에 앞서 상기 상보 프리데이터 /PRE-D의 논리는 하이가 된다. 이 하이논리의 전압레벨은 피 모오스 캐패시터 C2의 일측플레이트에 제공된다. 따라서, 트랜지스터 TR5의 게이트 전위는 캐패시터의 커플링 효과에 의해 상승된다. 이 상승된 전압의 레벨을 하프 전원전압이라 하면 이는 저항 R2의 일단에 로딩되어 접지로 서서히 방전된다. 상기한 로딩에 따라 상기 전원전압 Vcc의 노드와 상기 풀다운 노드 NO2간에는 임피던스가 상승되는 작용이 일어난다. 그러므로, 풀다운 노드의 전압 DON은 빠르게 상승됨이 없이 소정시간 후에 라이징하기 시작한다. 상기 라이징 타임의 지연타임은 저전원전압에서 보다 고전원전압에서 증가되는데 그 이유는 상기 트랜지스터 TR5의 게이트에 걸리는 전압의 레벨이 고전원전압에서 더 높기 때문이다.In FIG. 3, the turn-on time of the pull-up or pull-down transistors 20 and 30 is further delayed when the power supply voltage is increased by the transition time delay units 100 and 110 connected to the inverters IN1 and IN2, thereby reducing data noise. Specifically, in order for the output data DATA to be output as the low level, the logic of the data and the complementary data D, / D must be applied as low and high, respectively. Prior to this application point, the logic of the complementary predata / PRE-D goes high. This high logic voltage level is provided on one plate of the PMOS capacitor C2. Therefore, the gate potential of the transistor TR5 is raised by the coupling effect of the capacitor. When the level of this elevated voltage is called the half power supply voltage, it is loaded at one end of the resistor R2 and gradually discharged to ground. According to the loading, an impedance is increased between the node of the power supply voltage Vcc and the pull-down node NO2. Therefore, the voltage DON of the pull-down node does not rise quickly and starts to rise after a predetermined time. The delay time of the rising time is increased at the high power voltage than at the low power supply voltage because the level of the voltage across the gate of the transistor TR5 is higher at the high power voltage.

도 4에는 도 3에 따른 동작 타이밍도가 도 2에 대비되어 나타나 있다. 도 4에서 점선으로 도시된 라인 40은 고전원전압의 경우에 상기 도 3의 상보 프리 데이터 /PRE-D의 라이징 천이를 보여주며, 점선라인 42는 상보 데이터 /D의 라이징 천이를 보여준다. 점선라인 41은 고전원전압의 경우에 상기 트랜지스터 TR5의 게이트 전위의 레벨 변화를 나타낸다. 따라서, 점선라인 44는 상기 라인들 42,41의 영향에 응답하여 지연된 라이징 천이곡선을 가진다. 상기 점선라인 44는 곧 상기 풀 다운 노드 NO2에 나타나는 풀다운 전압 DON의 천이를 나타낸다. 한편, 실선으로 도시된 라인 43은 저전원전압의 경우에 상기 도 3의 상보 프리 데이터 /PRE-D의 라이징 천이를 보여주며, 실선라인 46은 상보 데이터 /D의 라이징 천이를 보여준다. 실선라인 47은 저전원전압의 경우에 상기 트랜지스터 TR5의 게이트 전위의 레벨 변화를 나타낸다. 따라서, 실선라인 45는 상기 라인 46의 영향에 응답하는 라이징 천이곡선을 가진다. 이 경우에 상기 천이곡선은 종래의 도 2에 상응되는 곡선과 큰 차이는 없다. 따라서, 고전원전압의 경우에만 라이징 천이타임이 적응적으로 지연되어 풀 다운 트랜지스터의 턴온 시점을 딜레이하는 것을 알 수 있다. 그러므로, 상기 출력 데이터 DATA의 패드에 존재하고 있던 고전류는 상기 풀다운 트랜지스터의 소오스단자로 역류되지 않으므로 출력 데이터가 안정한 상태로 된다. 결국 파워 라인의 노이즈는 이경우에 저감되어 반도체 메모리 소자의 신뢰성은 보장되는 것이다.In FIG. 4, an operation timing diagram according to FIG. 3 is shown in comparison with FIG. 2. 4 shows a rising transition of the complementary pre data / PRE-D of FIG. 3 in the case of a high power voltage, and a dotted line 42 shows the rising transition of the complementary data / D. The dotted line 41 shows the level change of the gate potential of the transistor TR5 in the case of a high power voltage. Thus, dashed line 44 has a rising transition curve that is delayed in response to the effects of lines 42 and 41. The dotted line 44 immediately represents the transition of the pulldown voltage DON appearing at the pulldown node NO2. On the other hand, the line 43 shown by the solid line shows the rising transition of the complementary pre data / PRE-D of FIG. 3 in the case of the low power supply voltage, and the solid line 46 shows the rising transition of the complementary data / D. The solid line 47 shows the level change of the gate potential of the transistor TR5 in the case of a low power supply voltage. Thus, solid line 45 has a rising transition curve that responds to the effect of line 46 above. In this case, the transition curve is not significantly different from the curve corresponding to that of FIG. 2. Therefore, it can be seen that the rising transition time is adaptively delayed only in the case of the high power voltage to delay the turn-on time of the pull-down transistor. Therefore, the high current existing in the pad of the output data DATA does not flow back to the source terminal of the pull-down transistor, so that the output data is stable. As a result, the noise of the power line is reduced in this case so that the reliability of the semiconductor memory device is guaranteed.

도 5에는 본 발명에 따른 또 다른 실시예의 데이터 출력버퍼 회로도가 나타난다. 도 5의 구성은 도 3의 회로와 유사하나, 도 3의 저항 R1,R2들이 피 및 엔형 트랜지스터로 대치된 사항이 특이하다. 도 5의 라이징 타임 지연부 111내에서, 피모오스 트랜지스터 TR5의 게이트에 드레인이 연결되고 소오스가 접지에 연결되며 게이트로 전원전압을 수신하는 엔모오스 트랜지스터 PC2는 저항과 동일하게 방전 지연용으로서 기능한다.Figure 5 shows a data output buffer circuit diagram of another embodiment according to the present invention. 5 is similar to the circuit of FIG. 3, except that resistors R1 and R2 of FIG. 3 are replaced with P and N transistors. In the rising time delay unit 111 of FIG. 5, the NMOS transistor PC2, whose drain is connected to the gate of the PMOS transistor TR5, the source is connected to the ground, and receives the power supply voltage through the gate, functions as a discharge delay as well as a resistor. .

본 발명에 따른 데이터 출력버퍼의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만, 이는 예를들어 설명한 것에 불과하며 다양한 변화 및 변경이 가능함은 물론이다.Although the configuration and operation of the data output buffer according to the present invention have been illustrated according to the above description and drawings, this is merely an example and various changes and modifications are possible.

상술한 바와 같이, 본 발명에 따른 데이터 출력버퍼에 의하면 전원전압의 증가시 발생되는 데이터 노이즈가 저감되어지는 효과가 있다.As described above, the data output buffer according to the present invention has an effect of reducing data noise generated when the power supply voltage is increased.

Claims

In the data output buffer of a semiconductor memory device, in order to reduce data noise generated when the power supply voltage is increased, the pull-up or pull-down transistor turn-on time in the data output buffer is increased only when the power supply voltage is increased. An output buffer, characterized in that it comprises a transition time delay for controlling through an inverter connected to the front end of the down transistor.

In the data output buffer of the semiconductor memory device, in order to reduce data noise generated when the power supply voltage is increased, the turn-on time of the pull-down transistor in the data output buffer is set to the front end of the pull-down transistor only when the power supply voltage is increased. Output buffer, characterized in that it comprises a rising time delay for controlling through an inverter connected to.

The semiconductor device of claim 2, wherein the rising time delay unit comprises: a PMOS transistor connected to a source of the transistor in the inverter and receiving the power supply voltage at the source; Morse for charge coupling connected between the gate of the PMOS transistor and a first terminal receiving complementary predata applied as a first or second level before the input level of the inverter reaches a second or first level A capacitor; And an output delay resistor connected between the gate and the ground of the PMOS transistor.

4. The output buffer of claim 3, wherein the input level applied to the inverter is determined based on a result of NAND gating of complementary data and an output enable signal applied through a complementary data line.

The semiconductor device of claim 2, wherein the rising time delay unit comprises: a PMOS transistor connected to a source of the transistor in the inverter and receiving the power supply voltage at the source; Morse for charge coupling connected between the gate of the PMOS transistor and a first terminal receiving complementary predata applied as a first or second level before the input level of the inverter reaches a second or first level A capacitor; An output buffer comprising: a discharge delayed enMOS transistor for receiving a power supply voltage at a gate thereof, a drain connected to a gate of the PMOS transistor, a source connected to the ground, and a gate of the PMOS transistor.

In the data output buffer of a semiconductor memory device, in order to reduce data noise generated when the power supply voltage is increased, the turn-on time of the pull-up transistor in the data output buffer is connected to the front end of the pull-up transistor only when the power supply voltage is increased. Output buffer, characterized in that it comprises a polling time delay unit for controlling through the inverter.

The semiconductor device of claim 6, wherein the falling time delay unit comprises: an enMOS transistor having a drain connected to a source of an N-type transistor in the inverter and a source connected to ground; Morse capacitor for charge coupling coupled between the gate of the NMOS transistor and a second terminal for receiving pre-data applied as a first or second level before the input level of the inverter reaches a second or first level. Wow; And an output delay resistor connected between the gate of the NMOS transistor and a power supply voltage.

The output buffer of claim 7, wherein the input level applied to the inverter is determined according to a result of NAND gating of the data and the output enable signal applied through a data line.

The semiconductor device of claim 6, wherein the falling time delay unit comprises: an enMOS transistor having a drain connected to a source of an N-type transistor in the inverter and a source connected to ground; Morse capacitor for charge coupling coupled between the gate of the NMOS transistor and a second terminal for receiving pre-data applied as a first or second level before the input level of the inverter reaches a second or first level. Wow; An output buffer comprising a discharge delayed PMOS transistor having a drain connected to a gate of the NMOS transistor, a source voltage received from a source, and a gate connected to ground.