KR100258355B1 - 8 비트 병렬 셀 단위 인터리버 - Google Patents

Abstract

본 발명은 ATM 셀을 무선 채널을 이용하여 전송시 버스트 에러 특성에 의해 셀이 폐기되는 비율을 줄이기 위하여 셀 단위로 헤더 40 비트를 페이로드에 한 비트씩 10 비트 간격으로 집어 넣어 전송하는 셀 단위 인터리빙을 8 비트 병렬로 처리할 수 있도록 하는 8 비트 병렬 셀 단위 인터리버에 관한 것으로, 이는 라이트 콘트롤러의 제어신호에 의해 정해진 셀 헤더 버퍼로 ATM 셀 헤더를 저장하거나, 리드 콘트롤러의 제어신호에 의해 정해진 버퍼에서 1비트씩 데이터를 출력하는 ATM 셀 헤더 버퍼와, 입력 셀의 시작을 알리는 신호(SOC-IN)와 인터리버 신호(INT-CON)를 이용해서 셀의 헤더와 페이로드를 분리 저장하도록 제어하는 라이트 콘트롤러와, 인터리버 메모리에서 헤더와 페이로드가 섞여 출력되는 데이터 중 순서에 따라 출력되도록 제어하는 리드 콘트롤러와, 9개의 버퍼로 ATM 셀의 페이로드 데이터를 라이트 콘트롤러에서 보내는 제어신호에 의해 정해진 곳에 쓰는 한편, 헤더 비트가 섞여진 12 바이트의 데이터를 출력하고, 멀티플렉서를 거쳐 최종적으로 인터리버 된 ATM셀이 되도록 하는 인터리버 메모리와, 이 인터리버 메모리에서 출력되는 12 가지 종류의 데이터를 리드 콘트롤러의 제어신호에 의해 멀티플레싱하게 되는 멀티플렉서로 구성됨을 특징으로 한다.

Description

8 비트 병렬 셀 단위 인터리버

본 발명은 8 비트(bit) 병렬 셀(cell) 단위 인터리버(interleave)에 관한 것으로서, 더욱 상세하게는 ATM 셀을 무선 채널을 이용하여 전송시 버스트 에러 특성에 의해 셀이 폐기되는 비율을 줄이기 위하여 셀 단위로 헤더 40 비트를 페이로드에 한 비트씩 10 비트 간격으로 집어 넣어 전송하는 셀 단위 인터리빙을 8 비트 병렬로 처리할 수 있도록 하는 8 비트 병렬 셀 단위 인터리버에 관한 것이다.

기존의 ATM 셀의 전송은 주로 에러가 거의 없는 광 파이버나 유선환경에서 이루어져 있고, 규격 또한 그러한 상황에 맞추어져 있다. 그래서, 셀 폐기 알고리즘을 보면, ATM 셀 헤더에 1 비트 에러는 에러정정이 가능하고, 2 비트 이상의 에러가 발생하면, 셀을 폐기하도록 되어있다. 무선 채널을 이용한 셀의 전송에 이러한 알고리즘을 그대로 이용하고, 전송방법도 기존의 유선환경과 동일하게 이용하면, 무선의 채널 특성상 랜덤한 BER(burst error rate)과 연속적인 BER가 동시에 나타나게 되고, 그에 따라 셀 폐기율이 증가하여 비효율적인 전송이 된다.

이러한 문제로 ATM 셀의 헤더 40 비트를 한 비트씩 페이로드에 10 비트 간격으로 끼워 넣는 셀 단위 인터리빙 알고리즘이 필요하다(도 1 참조).

위의 알고리즘을 구현하기위해 기존의 직렬단위 인터리버는 모든 데이터의 처리를 비트 단위로 메모리에 쓰고 있는 과정에 의해 인터리버가 되도록 구현되어있다. 하지만, 병렬 처리를 하도록 되어있는 기존의 ATM 셀의 처리회로나 디바이스에 셀 단위 인터리버를 추가하려면 직렬 셀 단위 인터리버는 직접적으로 인터페이스가 되지않고 병렬/직렬 변환회로가 필요하고, 또한 기존의 회로가 사용하는 클럭보다 8배 높은 클럭을 함께 사용해야 함으로 전체적인 회로의 안정성이나 동작속도가 제한되는 결점이 있다.

이러한 결점을 해결하기 위한 본 발명의 목적은 ATM 전송에 관련된 ATM 셀은모두 8 비트 병렬 단위로 처리되므로 기존의 ATM 처리방법에 직접적으로 8 비트 병렬 인터리버를 추가해서 무선환경에 적합한 디바이스를 구현할 수 있도록 하는 8 비트 병렬 셀 단위 인터리버를 제공하는 데 있다.

즉, 본 발명의 목적은 기존의 ATM 관련 디바이스와 인터페이스시 직렬/병렬 변환회로가 없어도 모든 처리를 병렬로 함으로서 직렬로 처리할 때 보다 저속의 디바이스로 구현할 수 있도록 하는 데 있다.

상기한 바와같은 목적을 달성하기 위한 본 발명은 라이트 콘트롤러의 제어신호에 의해 정해진 셀 헤더 버퍼로 ATM 셀 헤더를 저장하거나, 리드 콘트롤러의 제어신호에 의해 정해진 버퍼에서 1비트씩 데이터를 출력하는 ATM 셀 헤더 버퍼와, 입력 셀의 시작을 알리는 신호(SOC-IN)와 인터리버 신호(INT-CON)를 이용해서 셀의 헤더와 페이로드를 분리 저장하도록 제어하는 라이트 콘트롤러와, 인터리버 메모리에서 헤더와 페이로드가 섞여 출력되는 데이터 중 순서에 따라 출력되도록 제어하는 리드 콘트롤러와, 9개의 버퍼로 ATM 셀의 페이로드 데이터를 라이트 콘트롤러에서 보내는 제어신호에 의해 정해진 곳에 쓰는 한편, 헤더 비트가 섞여진 12 바이트의 데이터를 출력하고, 멀티플렉서를 거쳐 최종적으로 인터리버 된 ATM셀이 되도록 하는 인터리버 메모리와, 이 인터리버 메모리에서 출력되는 12 가지 종류의 데이터를 리드 콘트롤러의 제어신호에 의해 멀티플레싱하게 되는 멀티플렉서를 포함하여 구성되어짐을 특징으로 한다.

여기서, 이 인터리버 메모리는 9개의 단위 버퍼 중의 데이터를 쓰기 위한 한 곳을 선택하는 디코더와, 9 바이트 입력을 10 바이트로 바꾸어 주는 컨버터로 구성되는 한편, 이 컨버터는 9개의 바이트가 저장되게 되는 D 플립/플롭과, 9 바이트의 데이터가 한 바이트의 헤더와 섞여서 10 바이트가 되게 하는 믹서로 구성되어짐을 특징으로 한다.

도 1은 셀 단위 인터리버의 원리를 설명하기 위한 개략도.

도 2는 본 발명에 의한 8 비트 병렬 셀 단위 인터리버를 도시한 블록도.

도 3은 도 2에서 인터리버 메모리의 상세 블록도.

도 4는 도 3에서 컨버터의 상세 블록도.

도 5은 병렬 인터리버의 원리를 설명하기위한 개략도.

도 6은 도 2의 각부에서 출력파형을 도시한 타임 챠트이다.

* 도면의 주요부분에 대한 부호의 설명 *

1 : D 플립/플롭 2 : ATM 셀 헤더 버퍼

2 : 인터리버 메모리 3a : 디코더

3b : 컨버터 3b-1,3b-2 : D 플립/플롭

4 : 멀티플렉서 5 : D 플립/플롭

6 : 라이트 콘트롤러 7 : 리드 콘트롤러

이하, 첨부된 도면을 참고하여 본 발명에 의한 8 비트 병렬 셀 단위 인터리버의 구성과 동작을 설명한다.

도 2는 본 발명에 의한 8 비트 병렬 셀 단위 인터리버를 도시한 블록 구성도이다.

인터리버를 하기위하여 5 바이트를 저장하는 ATM 셀 헤더 버퍼(2)는 5개의 셀의 헤더를 저장할 수 있는 저장공간을 가지며, 1셀 단위의 인터리버를 할 때는 이 중 한 개의 헤더 버퍼만을 이용하고, 5셀 단위의 인터리버를 할 때는 5개의 셀 헤더 버퍼를 모두 이용하도록 한다. 이는 라이트 콘트롤러(6)에서 보내는 제어신호에 따라 정해진 셀 헤더 버퍼로 ATM 셀 헤더를 저장하는 한편, 리드 콘트롤러(7)에서 보내는 제어신호에 따라 정해진 버퍼에서 1비트씩 데이터를 출력하도록 한다.

이 ATM 셀 헤더 버퍼(2)에는 8 비트의 병렬 ATM 데이터(a)와 헤더를 선별하서 정해진 헤더 버퍼로 쓰기 위한 5개의 제어신호(b) 그리고 데이터를 한 비트씩 쉬프트시켜 출력하게 하는 제어신호(c)가 입력되는 한편, 한 비트의 헤더(d)가 출력되도록 한다.

입력 셀의 시작을 알리는 제어신호(e:SOC-IN)와 인터리버 방식(1 셀단위 또는 5 셀 단위)을 알리는 제어신호(f:INT-CON)를 이용해서 셀의 헤더와 페이로드를 분리 저장하게 끔 제어하는 라이트 콘트롤러(6)에는 셀의 시작을 알려주는 신호(e)와 데이터 인에이블 신호(g) 그리고 1 셀 또는 5 셀 인터리빙을 제어하게 끔 하는 신호(f)가 입력되는 한편, ATM 셀 헤더 버퍼(2)의 5개의 헤더 중의 한 곳으로 셀 헤더를 저장하게 하는 5개의 제어신호(h)와 리드 콘트롤러(7)에서 리드 동작의 시작에 이용되도록 페이로드를 인터리버 메모리(3)에 쓰기 시작하는 시점을 알리는 신호(i)와 인터리버 메모리(3)로부터 데이터를 쓰게끔 해주는 신호(j)(k)가 출력된다.

그리고, 인터리버 메모리(3)에서 헤더와 페이로드가 섞여 출력되는 데이터 중 순서에 따라 출력되도록 제어하는 리드 콘트롤러(7)는 헤더 한 비트씩 4 바이트 출력마다 한번씩 건너 뛰어 출력되도록 ATM 셀 헤더 버퍼(2)로 제어신호를 보내도록 구성되어서 인터리버 제어신호(f:INT-CON)에 따라 1 셀 인터리버 또는 5 셀 인터리버가 되도록 제어신호를 조절하도록 한다. 즉, 1 셀 인터리버인 경우 ATM 셀 헤더 버퍼(2)에서 사용되는 하나의 헤더 버퍼에서만 헤더 비트가 출력되게 하고, 5 셀 인터리버의 경우에는 5 개의 헤더 버퍼에서 교대로 한 비트씩 출력되도록 한다.

이러한, 리드 콘트롤러(7)에는 인터리버 메모리(3)의 버퍼에 데이터가 쓰여지기 시작하는 시작신호(i)와 1 셀 또는 5 셀의 제어신호(f)가 입력되도록 한다.

다음은 도 3에서와 같이, 제어신호에 의해 9개의 단위 버퍼 중 한 곳으로 데이터를 쓰기 위해 디코더(3a)와 9 바이트 입력을 10 바이트로 바꾸어 주는 컨버터(3b)로 구성된 인터리버 메모리(3)에 대해서 알아보는 데, 여기서 컨버터(3b)는 도 4에서와 같이, 9개의 바이트가 저장되게 되는 D 플립/플롭(3b-1)(3b-2)와, 9 바이트의 데이터가 한 바이트의 헤더와 섞여서 10 바이트가 되게 하는 믹서(3b-3)로 구성되어있다.

즉, 이는 9개의 버퍼로 ATM 셀의 페이로드 데이터를 라이트 콘트롤러(6)에서 보내는 제어신호에 의해 정해진 곳으로 쓰는 한편, 헤더 비트가 섞여진 12 바이트의 데이터를 출력하고, 멀티플렉서(4)를 거쳐 최종 인터리버 된 ATM 셀이 되도록 한다.

이러한 인터리버 메모리(3)에는 한 비트씩 순서대로 원하는 타이밍에 입력되는 헤더의 데이터(d)와 ATM 데이터(a) 그리고 이중 페이로드만을 9개의 버퍼에 차례로 쓰기 위한 제어신호(j)(k)가 입력되는 한편, 페이로드 9 바이트와 헤더 1 바이트가 섞여서 인터리빙된 10 바이트의 데이터와 ATM 셀의 51, 52, 53 바이트를 출력하게 끔 해주는 출력단자가 필요하지만, 51번째 데이터는 첫 번째 바이트 출력위치가 동일하므로 2개의 출력단자(a1)(b1)만을 추가한다.

이 인터리버 메모리(3)에서 출력되는 12 가지 종류의 데이터를 리드 콘트롤러(7)의 제어신호에 의해 멀티플레싱하게 되는 멀티플렉서(4)에는 인터리버 메모리(3)에서 출력되는 12 가지 종류의 데이터(m)와 리드 콘트롤러(7)에서 출력되는 제어신호(n)가 입력되도록 한다.

그리고, 미도시된 제어부가 필요한 시간을 얻기 위해 입력되는 데이터를 1 클럭 동안 지연시키는 D 플립/플롭(1)과 멀티플렉서(4)에서 출력되는 데이터가 클럭에 맞추어서 정확한 타이밍으로 후단으로 전달되도록 하는 D 플립/플롭(5)이 입력단과 출력단에 구성되어있다.

이와같이 구성된 본 발명의 동작을 설명하기에 앞서, 병렬 인터리버를 구현하기 위한 인터리버 과정을 더욱 자세히 설명하면 다음과 같다.

도 5는 인터리버 전의 헤더와 페이로드를 도시하는 한편, 인터리버 후 헤더와 페이로드가 서로 섞인 모습을 나타내고 있다.

인터리버를 병렬로 처리하기 위한 최소 주기는 10 바이트가 됨을 알 수 있다. 즉, 1 바이트의 헤더와 9 바이트의 페이로드로 10 바이트의 인터리버 데이터를 생성하게 된다. 이러한 주기가 5번 반복되고 마지막 3 바이트만 출력되게 끔 되어있다. 이와같은 결과로 5 바이트의 헤더 메모리와 9 바이트의 페이로드 메모리로 바이트 단위로 처리할 수 있는 인터리버의 구현이 가능하다.

이어서, 본 발명의 동작을 설명한다.

먼저, 라이트 콘트롤러(6)는 셀 시작신호(도 6의 A5)을 기준으로 하여 ATM 셀 헤더 버퍼(2)에 ATM 셀 헤더 5 바이트가 쓰여지도록 인에이블 신호를 발생시킨다(도 6의 A10).

이는 1 셀 단위 인터리버가 수행되는 예이므로, 5개의 신호 중 첫 번째만 1로 되어있다. 5 셀 단위 인터리빙 동작에서는 입력되는 셀마다 헤더를 서로 다른 헤더 버퍼에 넣기위해 다섯 개의 신호가 0-2-4-1-3의 순서로 반복해서 출력되도록 한다.

그 다음으로 인터리버 메모리(3)의 9개의 바이트 단위 버퍼로 데이터를 쓰기위해 인에이블 신호(도 6의 A11)와 쓸 위치를 나타내는 주소신호(도 6의 A13)를 발생시킨다. 주소신호는 0에서 8까지 5번 반복하고, 0,1,2까지 총 48 바이트의 ATM 셀의 페이로드가 씌여지도록 한다(도 6의 A13).

또한, 라이트 콘트롤러(6)에서는 인에이블 신호(도 6의 A11)와 주소신호(도 6의 A13)의 처음 시작 바이트를 리드 콘트롤러(7)에서 참조하도록 발생시킨다(도 6의 A12).

그리고, 리드 콘트롤러(7)는 신호(도 6의 A12)의 두 클럭 뒤부터 헤더 1 비트 출력 인에이블 신호(도 6의 A15)와, 8개 비트를 출력한 후 다섯 바이트의 헤더버퍼를 쉬프트시켜 다음 바이트의 헤더의 비트가 출력되도록 제어하는 신호(도 6의 A16)를 발생시켜 ATM 셀 헤더 버퍼(2)로 보낸다.

이와 동시에 리드 콘트롤러(7)는 멀티플렉서(4)로 12개의 데이터가 정해진 순서로 출력되도록 선택신호(도 6의 A17)를 보낸다. 이러한 선택신호(도 6의 A17)는 0에서 9까지 5번 반복한 후, 0,A(10),B(11)를 보내 총 53 바이트가 되도록 한다(도 6의 A17).

신호(도 6의 A14)는 ATM 셀 헤더 버퍼(2) 내의 5개의 헤더 버퍼를 선택하는 신호로서, 1 셀 단위 인터리버 동작을 나타내므로 "0" 으로 고정되어있다. 5 셀 단위 인터리버 동작에서는 헤더 비트가 출력될때마다 "0"에서 "4"까지 반복해서 출력되도록 한다.

리드 콘트롤러(7)의 동작에 따른 데이터의 지연시간을 고려해서 출력 데이터의 데이터 인에이블신호와 셀 시작신호를 출력해야 한다(도 6의 A8과 A9).

여기서, 신호(도 6의 A3)는 입력 ATM 셀 데이터이고, 신호(도 6의 A7)는 인터리버되어 출력되는 데이터이다.

입력 데이터의 헤더 5 바이트는 임의로 모두 "1"로 하고, 인터리버 동작에 의해 영향받지 않는 6번째와 51,52,53번째 데이터는 각각 "AA","AA","BB","CC"로 입력했을 경우 병렬 인터리버의 원리를 설명한 도 5에서 제시한 결과와 동일한 출력을 얻을 수 있다(도 6의 A7).

이상에서와 같이 본 발명은 모두 8 비트 병렬 단위로 이루어지는 ATM 셀을 직접적으로 8 비트 병렬 인터리버를 추가해서 무선환경에 적합한 디바이스를 구현하여 모든 처리를 병렬로 함으로써, 직렬로 처리할 때 보다 저속의 디바이스로 구현이 가능할뿐만 아니라, 기존의 ATM 관련 디바이스와 인터페이스시 직렬/병렬 변환회로를 사용하지 않아도 된다는 잇점이 있다.

Claims (3)

1. 라이트 콘트롤러(6)의 제어신호에 의해 정해진 셀 헤더 버퍼로 ATM 셀 헤더를 저장하거나, 리드 콘트롤러(7)의 제어신호에 의해 정해진 버퍼에서 1비트씩 데이터를 출력하는 ATM 셀 헤더 버퍼(2)와;

   입력 셀의 시작을 알리는 신호(SOC-IN)와 인터리버 신호(INT-CON)를 이용해서 셀의 헤더와 페이로드를 분리 저장하도록 제어하는 라이트 콘트롤러(6);

   인터리버 메모리(3)에서 헤더와 페이로드가 섞여 출력되는 데이터 중 순서에 따라 출력되도록 제어하는 리드 콘트롤러(7);

   9개의 버퍼로 ATM 셀의 페이로드 데이터를 라이트 콘트롤러(6)에서 보내는 제어신호에 의해 정해진 곳에 쓰는 한편, 헤더 비트가 섞여진 12 바이트의 데이터를 출력하고, 멀티플렉서(4)를 거쳐 최종적으로 인터리버 된 ATM셀이 되도록 하는 인터리버 메모리(3);

   이 인터리버 메모리(3)에서 출력되는 12 가지 종류의 데이터를 리드 콘트롤러(7)의 제어신호에 의해 멀티플레싱하게 되는 멀티플렉서(4)를 포함하여 구성되어짐을 특징으로 하는 8 비트 병렬 셀 단위 인터리버.
2. 제 1항에 있어서, 이 인터리버 메모리(3)는 9개의 단위 버퍼 중의 데이터를 쓰기 위한 한 곳을 선택하는 디코더(3a)와, 9 바이트 입력을 10 바이트로 바꾸어 주는 컨버터(3b)로 구성되어짐을 특징으로 하는 8 비트 병렬 셀 단위 인터리버.
3. 제 2항에 있어서, 이 컨버터(3b)는 9개의 바이트가 저장되게 되는 D 플립/플롭(3b-1)(3b-2)와, 9 바이트의 데이터가 한 바이트의 헤더와 섞여서 10 바이트가 되게 하는 믹서(3b-3)로 구성되어짐을 특징으로 하는 8 비트 병렬 셀 단위 인터리버.

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