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KR100253589B1 - 반도체소자의 미세패턴 형성방법 - Google Patents

반도체소자의 미세패턴 형성방법 Download PDF

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KR100253589B1
KR100253589B1 KR1019970014722A KR19970014722A KR100253589B1 KR 100253589 B1 KR100253589 B1 KR 100253589B1 KR 1019970014722 A KR1019970014722 A KR 1019970014722A KR 19970014722 A KR19970014722 A KR 19970014722A KR 100253589 B1 KR100253589 B1 KR 100253589B1
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김영환
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Abstract

본 발명은 반도체소자의 미세패턴 형성방법에 관한 것으로, 고단차, 고반사율의 반도체기판, 도전배선과 감광막 사이에 노광파장에서 투명한 박막이 존재하는 적층구조를 갖는 반도체기판에 미세패턴을 형성하는 기술로서, 상기 투명한 박막 상부에 이중 반사방지막을 형성하고 상기 이중 반사방지막 상부에 감광막패턴을 형성한 다음, 상기 감광막패턴을 마스크로하여 상기 이중 반사방지막 및 투명한 박막을 식각하고 상기 감광막패턴을 제거하는 공정으로 예정된 감광막패턴을 형성하고 이를 이용하여 하부층을 식각함으로써 후속공정을 용이하게 실시할 수 있도록 하여 반도체소자의 특성 및 신뢰성을 향상시키고 그에 따른 반도체소자의 고집적화를 가능하게 하는 기술이다.

Description

반도체소자의 미세패턴 형성방법
본 발명은 반도체소자의 미세패턴 형성방법에 관한 것으로, 특히 소자분리 및 콘택공정을 위한 노광공정시, 고반사율 기판 위에 존재하는 난반사층의 두께와 상관없이 일정하게 마스크의 패턴을 기판에 전사시켜, 난반사에 의한 낫칭(notching)이나 스윙(swing) 현상에 의한 패턴 불균일 및 왜곡을 최소화하는 반사방지막을 형성하는 기술에 관한 것이다.
제1(a)도와 제1(b)도 및 제2도는 종래기술에 따른 반도체소자의 미세패턴 형성방법을 도시한 단면도 및 그래프도로서, 소자분리 및 콘택공정에 관한 것이다.
제1(a)도를 참조하면, 반도체기판(10) 상에 산질화막(12)/실리콘 산화막층(11)/반도체기판(10)의 적층구조에 감광막(13)을 도포한다.
그리고, 상기 소자분리마스크(도시안됨)를 이용한 노광 및 현상공정으로 상기 반도체기판(10)을 노출시킴으로써 소자분리영역을 형성한다.
그리고, 상기 소자분리영역에 산소 확산에 의한 열적 산화막으로 형성한다. 이때, 상기 실리콘 질화막(12)은 산소 확산에 의한 열적 산화막 형성공정시, 횡방향으로 자라는 산화막을 억제하여 최대한의 소자형성영역을 확보하기 위한 것이다.
이때, 상기 노광공정시 광원의 파장이 짧아짐에 따라 반도체기판의 반사율이 높아지고, 다이(die) 크기가 늘어나고 패턴 크기가 0.3㎛ 이하로 작아짐에 따라 소자분리를 위한 감광막패턴의 크기 d1′과 d2′가 일정하지 않게 된다. (d1′≠d2′)
그 이유는, 상기 감광막패턴은 감광막 내에 분포하는 노광빛의 세기에 비례 혹은 반비례하는데, 고반사율 기관에서 반사되는 광원이 중간의 실리콘 산화막/질화막에서 흡수되지 않고 완전히 투과되므로, 실리콘 산화막/질화막의 미세한 단차에 의하여 감광막으로의 재반사율이 큰 폭으로 변하기 때문이다. 그러므로, 이러한 방식으로 소자를 제작하면 각 단위소자의 특성이 달라질 수 있다.
제1(b)도 및 제2도를 참조하면, 먼저, 반도체기판(20) 상부에 소자분리절연막(21), 게이트산화막(22), 워드라인(23)을 형성하고, 그 상부를 평탄화시키는 실리콘 산화막(24)을 형성한다.
그리고, 콘택마스크(도시안됨)를 이용한 노광 및 현상공정으로 상기 실리콘산화막(24) 상부에 감광막패턴(도시안됨)을 형성한다.
이때, 상기 노광공정은 365nm와 248nm의 광원을 이용하여 실시한다.
그리고, 상기 감광막패턴과 상기 반도체기판(20) 및 워드라인(23) 사이에 존재하는 실리콘 산화막(24)은 상기 광원의 노광빛이 흡수되지않고 완전히 반사되므로 상기 실리콘산화막(24)의 미세한 두께 차이에 의하여 감광막으로의 재반사율을 큰폭으로 변화시킨다.
그 다음에, 상기 감광막패턴을 마스크로하여 상기 반도체기판(20) 및 워드라인(23)을 노출시키는 콘택홀(25,26)을 형성한다.
제2도를 참조하면, 파장인 365nm와 248nm에서의 실리콘 산화막의 광학적 특성은 산화막 두께에 따라 감광막으로의 재반사율이 주기적으로 크게 변한다.
이때, 재반사율의 변화는 곧 콘택홀의 크기의 변화를 의미하며, 심한 경우에는 콘택홀이 형성되지 않는 경우가 발생한다.
상기한 바와같이 종래기술은, 고반사율 기판과 감광막 사이에 투명한 절연막, 예를들면 실리콘 산화막 혹은 실리콘 질화막등과 같이 노광 파장 365nm, 248nm에서 광흡수가 없는 물질이 반드시 있는 경우는, 투명 절연막이 기판 내에서 약 200~700Å 정도 두께 차이가 있으면, 이 두께 차이에 의한 보강 상쇄간섭현상 때문에 감광막으로의 노광빛의 재반사율이 0.1~05정도 차이가 나고, 따라서 기판 각 부분에서 동일한 크기로 형성되어야할 패턴이 위치에 따라 크게 차이가 난다. 이로인하여, 예정된 크기의 패턴을 형성할 수 없게 되어 반도체소자의 수율 및 특성을 저하시키고 그에 따른 반도체소자의 고집적화를 어렵게 하는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 높은 단차와 고반율율을 갖는 층 상부에 이중구조의 반사방지막을 형성하고 이를 이용하여 패터닝공정을 실시함으로써 반도체소자의 고집적화에 접합한 미세패턴을 형성할 수 있도록 하여 반도체소자의 특성 및 수율을 향상시키고 그에 따른 반도체소자의 고집적화를 가능하게 하는 반도체소자의 미세패턴 형성방법을 제공하는데 그 목적이 있다.
제1(a)도 및 제1(b)도는 종래기술에 따른 반도체소자의 미세패턴 형성방법을 도시한 단면도.
제2도는 상기 제1(b)도에 따른 반사율을 도시한 그래프도.
제3(a)도 내지 제3(f)도는 본 발명의 실시예에 따른 반도체소자의 미세패턴 형성방법을 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명
10,20,40 : 반도체기판 11,41 : 패드산화막
12,42 : 패드질화막 13 : 감광막
21 : 소자분리절연막 22 : 게이트산화막
23 : 워드라인 24 : 실리콘산화막
25,26 : 콘택홀 43 : 무정형 실리콘
44 : 실리콘 산질화막 46 : 산소 또는 N2O 플라즈마
47 : 감광막패턴
이상의 목적을 달성하기위해 본 발명에 따른 반도체소자의 미세패턴 형성방법은, 고단차, 고반사율의 반도체기판 상부에 산화막, 질화막등의 투명한 박막을 형성하는 공정과, 상기 투명한 박막 상부에 무정질실리콘층과 실리콘산질화막을 순차적으로 형성하여 이중 반사방지막을 형성하는 공정과, 상기 이중 반사방지막 상부에 감광막패턴을 형성하는 공정과, 상기 감광막패턴을 마스크로하여 상기 이중 반사방지막 및 투명한 박막을 식각하는 공정과, 상기 감광막패턴을 제거하는 공정을 포함하는 것을 제1특징으로 한다.
그리고, 본 발명에 따른 반도체소자의 미세패턴 형성방법은, 단차를 갖는 반도체기판 상부에 제1패드절연막, 제2패드절연막을 형성하는 공정과, 상기 제2패드절연막 상부에 무정형실리콘층과 실리콘산질화막을 순차적으로 형성하여 이중 반사방지막을 형성하는 공정과, 상기 이중 반사방지막을 플라즈마처리하는 공정과, 상기 이중 반사방지막 상부에 감광막패턴을 형성하는 공정과, 상기 감광막패턴을 마스크로하여 상기 이중 반사방지막과 제2패드절연막을 식각하는 공정과, 상기 감광막패턴을 제거하는 공정과, 상기 제1패드절연막과 남은 이중 반사방지막을 식각하여 상기 반도체기판의 예정된 부분을 노출시키는 제1,2패드절연막패턴을 형성하는 공정을 포함하는 것을 제2특징으로한다.
또한, 본 발명에 따른 반도체소자의 미세패턴 형성방법은, 반도체기판 상부에 소자분리절연막 및 게이트전극을 형성하는 공정과, 상기 반도체기판 표면을 평탄화시키는 절연막을 형성하는 공정과, 상기 절연막 상부에 무정형실리콘층과 실리콘산질화막을 순차적으로 형성하여 이중 반사방지막을 형성하는 공정과, 상기 이중 반사방지막을 플라즈마처리하는 공정과, 상기 이중 반사방지막 상부에 감광막패턴을 형성하는 공정과, 상기 감광막패턴을 마스크로하여 상기 반도체기판과 게이트전극의 예정된 부분을 노출시키는 콘택홀을 형성하는 공정과, 상기 감광막패턴을 제거하는 공정과, 상기 이중 반사방지막을 제거하는 공정을 포함하는 것을 제3특징으로 한다.
한편, 이상의 목적을 달성하기위한 본 발명의 원리는, 균일한 소자 분리 패턴형성과 균일한 크기의 콘택 패턴형성을 위해서 노광공정의 광원이 상기의 산화막, 질화막 또는 산질화막과 같은 투명절연막으로 입사되지 않도록 중간에 얇은 광흡수체인 반사방지막을 삽입하는 것으로, 종래기술은 일반적인 단일층 반사방지막을 투명 절연막과 감광막 사이에 삽입하면, 반사방지막에서 노광빛의 약 50%정도를 흡수하지만, 그 나머지가 투명막으로 입사하여 투명막-고반사율기판의 접합부에서 반사된 빛이 감광막으로 나오기 때문에, 반사방지막이 투명절연막의 특정 두께에 대해서는 반사저지작용을 하지만, 그 이외의 두께에서는 노광빛을 저지하지 못하여 감광막의 패턴형성을 불균일하게 한다. 그러나, 본 발명은 실리콘 산질화막과 같은 반사방지막과 무정형 실리콘과 같이 노광빛을 거의 흡수하여 투명막으로 투과되는 노광빛을 제거하는 기능의 이중 반사방지막 구조를 형성하여, 감광막/이중 반사방지막/투명절연막/고반사율기판의 적층구조를 갖는 소자분리 패턴 노광공정, 콘택 패턴 노광공정에서 투명 절연막의 두께차이에 의해 패턴 크기에 영향을 주지 않는 함으로써 균일한 패턴을 얻을수 있도록 하는 것이다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.
제3(a)도 내지 제3(f)도는 본 발명의 실시예에 따른 반도체소자의 미세패턴 형성방법을 도시한 단면도로서, 단차를 갖는 부분에 소자분리절연막을 형성하는 기술에 관한 것이다.
먼저, 반도체기판(40)의 소자분리 예정지역에 패드 산화막(41)과 패드질화막(42)을 형성한다.
그리고, 상기 패드질화막(42) 상부에 노광 빛을 흡수하는 무정형 실리콘(43)을 얇게 증착한다.
이때, 상기 무정형 실리콘(43)은 다결정실리콘 같이 노광 파장에서 허수굴절률(k)값이 큰 물질로서, 상기 다결정실리콘과 같이 허수굴절률이 큰 물질로 대체하여 사용할 수 있다. 여기서, 상기 무정형 실리콘(43)이나 다결정 실리콘은 248nm에서의 허수굴절률값이 각각 3.65와 3.5정도이며, 결정화 정도에 따라 약간 다를 수 있다.
그리고, 무정형 및 다결정 실리콘의 광흡수계수“α”는
α=4πk/λ …………………………제1식
(단, α는 광흡수계수, k는 허수굴절률, λ : 노광파장)
상기 제1식에 의하여 결정되며, 248nm의 노광파장에서 무정형과 다결정 실리콘의 광흡수계수는 각각 0.0185Å-1, 0177Å-1로 결정됨을 알 수 있다.
그리고, 상기 무정형 및 다결정 실리콘 내부로 248nm의 빛이 진행하면서 37%(=e-1)로 감소하는 두께는 각각 54, 56Å이므로, 200Å정도의 작은 두께에서 노광빛의 대부분을 흡수할 수 있다.
그러나, 박막의 표면 거칠기 측면에서 상기 무정형 실리콘(43)이 상기 다결정 실리콘보다 더 매끄럽기 때문에 광흡수막으로 유리하다.
한편, 상기 무정형 실리콘(43)은, 증착은 퍼니시-형(furnace type) 화학기상증착(Chemical Vapor Deposition, 이하에서 CVD라 함)이나 플라즈마기상증착(Plasma-Enhanced CVD, 이하에서 PECVD라 함)으로 진행한다. 그리고, 증착 두께는 상기 패드질화막(42)으로 노광빛이 투과하지 못하는 100~500Å정도로 한다. 그리고, 증착조건은, SiH4나 Si2H6등을 실리콘원기체로 사용하고, 경우에 따라서 두께균일도 및 증착속도를 감소시키기 위하여 수소기체를 희석시키며, 고주파 전력은 0~1000W이고, 증착 압력은 0.01~10Torr이고, 기판온도는 상온~700℃정도의 범위에서 합성한다. (제3(a)도)
그 다음에, 상기 무정형 실리콘(43) 상부에 실리콘 산질화막(44)을 형성하여 상기 무정형 실리콘(43)과 실리콘 산질화막(44)의 적층구조로 반사방지막을 형성한다.
이때, 상기 실리콘 산질화막(44)은 PECVD 방법으로 100~500Å정도의 두께 형성한다.
여기서, 상기 실리콘 산질화막(44)은, 248nm에서 실수부가 1.5~2.5, 허수부가 0.1~1.5의 값을 갖는 굴절률을 갖는다. 그리고, 상기 실리콘 산질화막(44)이 하부에 무정형 실리콘(43), 상부에 원자외선(Deep-UV) 감광막인 경우, 최적 실수굴절률, 허수굴절률 및 두께는 각각 2.1±0.2, 0.5±0.2 및 300±50Å이다.
그리고, 상기 실리콘 산질화막(44)은 PECVD 방법으로 형성하되, SiH40~300 sccm, N2O 0~500 sccm, NH30~300 sccm, N20~5000 sccm, He 0~5000 sccm 정도의 유량을 사용하며, 특히 상기 NH3기체는 경우에 따라 혼합하지 않을 수 있다.
그리고, 상기 실리콘 산질화막(44)은 반응실 압력 0.01~10 Torr, 기판온도 100~500℃, 고주파 전력 0~1000W 정도로 하여 형성한다. 이때, N2및 He 기체는 희석기체로서 박막 균일도 및 증착속도 감소를 목적으로 다량 혼합할 수도 있다. (제3(b)도)
그 다음에, 상기 실리콘 산질화막(44) 증착 후 감광막 패터닝을 좋게 하기 위하여, 산소 플라즈마나 N2O 플라즈마(46)를 이용하여 표면 처리한다.
여기서, 상기 플라즈마 처리공정은 패드산화막(41)과 패드 질화막(42)의 두께가 불균일하더라도 균일한 소자분리 감광막 패턴을 얻을 수 있도록 한다. (제3(c)도)
그 다음에, 상기 실리콘 산질화막(44) 상부에 감광막패턴(47)을 형성한다. 이때, 상기 감광막패턴(47)은 소자분리마스크(도시안됨)를 이용한 노광 및 현상공정으로 형성한다.
여기서, 상기 감광막패턴(47)은 소자분리영역의 거리가 서로 같은 크기, 다시말하면 예정된 크기인 d1과 d2(d1=d2)로 형성된다. (제3(d)도)
그 다음에, 상기 감광막패턴(47)을 마스크로하여 상기 실리콘 산질화막(44), 무정형 실리콘(43) 및 패드질화막(42)을 순차적으로 식각한다.
이때, 상기 식각공정은, 상기 실리콘 산질화막(44)이나 무정형 실리콘(43)과 상기 패드질화막(42)의 식각 선택비가 1~3:1인 질화막 식각조건으로 실시하여 상기 실리콘 산질화막(44)과 무정형 실리콘(43)을 식각한다. 그리고, 상기 감광막패턴(47)을 마스크로하여 상기 패드질화막(42)을 식각한다. (제3(e)도)
그 다음에, 상기 감광막패턴(47)을 제거한다. 그리고, 상기 패드질화막(42)과 상기 무정형 실리콘(43), 패드산화막(41)의 식각 선택비가 1~3:1인 식각조건으로 상기 실리콘 산질화막(44), 무정형 실리콘(43)을 완전히 제거하는 동시에 상기 반도체기판(40)의 예정된 부분을 노출시키는 패드질화막(42)패턴과 패드산화막(41)패턴을 형성한다. (제3(f)도)
본 발명의 다른 실시예는, 단차를 갖는 두 부분에 콘택홀을 형성하는 것으로, 그 원리는 본 발명의 실시예와 같이 이중구조의 박막을 이용하여 예정된 크기의 패턴을 형성하는 것이다.
이상에서 설명한 바와같이 본 발명에 따른 반도체소자의 미세패턴 형성방법은, 감광막과 투명 박막 사이에 무정형 실리콘과 실리콘 산질화막의 적층구조를 형성하고 감광막의 패터닝공정을 실시함으로써 균일한 패턴을 형성하여 다이 내에서 소자의 특성을 균일하게 하며, 층간 배선의 접합도 신뢰성을 향상시킴으로써 반도체소자의 수율을 크게 향상시킬 수 있는 잇점이 있다.

Claims (26)

  1. 고단차, 고반사율의 반도체기판 상부에 산화막, 질화막등의 투명한 박막을 형성하는 공정과, 상기 투명한 박막 상부에 무정질실리콘층과 실리콘산질화막을 순차적으로 형성하여 이중 반사방지막을 형성하는 공정과, 상기 이중 반사방지막 상부에 감광막패턴을 형성하는 공정과, 상기 감광막패턴을 마스크로하여 상기 이중 반사방지막 및 투명한 박막을 식각하는 공정과, 상기 감광막패턴을 제거하는 공정을 포함하는 반도체소자의 미세패턴 형성방법.
  2. 청구항 1에 있어서, 상기 이중 반사방지막은 다결정실리콘/실리콘 산질화막의 적층구조로 형성하는 것을 특징으로하는 반도체소자의 미세패턴 형성방법.
  3. 단차를 갖는 반도체기판 상부에 제1패드절연막, 제2패드절연막을 형성하는 공정과, 상기 제2패드절연막 상부에 무정형실리콘층과 실리콘산질화막을 순차적으로 형성하여 이중 반사방지막을 형성하는 공정과, 상기 이중 반사방지막을 플라즈마처리하는 공정과, 상기 이중 반사방지막 상부에 감광막패턴을 형성하는 공정과, 상기 감광막패턴을 마스크로하여 상기 이중 반사방지막과 제2패드절연막을 식각하는 공정과, 상기 감광막패턴을 제거하는 공정과, 상기 제1패드절연막과 남은 이중 반사방지막을 식각하여 상기 반도체기판의 예정된 부분을 노출시키는 제1,2패드절연막패턴을 형성하는 공정을 포함하는 반도체소자의 미세패턴 형성방법.
  4. 청구항 3에 있어서, 상기 제1패드절연막은 산화막인 것을 특징으로하는 반도체소자의 미세패턴 형성방법.
  5. 청구항 3에 있어서, 상기 제2패드절연막은 질화막인 것을 특징으로하는 반도체소자의 미세패턴 형성방법.
  6. 청구항 3에 있어서, 상기 무정형 실리콘은 PECVD방법으로 100~500Å 두께로 형성하는 것을 특징으로하는 반도체소자의 미세패턴 형성방법.
  7. 청구항 3에 있어서, 상기 무정형 실리콘은 열적 CVD방법을 사용하여 100~500Å 두께로 형성하는 것을 특징으로하는 반도체소자의 미세패턴 형성방법.
  8. 청구항 7에 있어서, 상기 무정형 실리콘은 10~10,000sccm 유량의 SiH4나 Si2H6가스를 사용하여 형성하는 것을 특징으로하는 반도체소자의 미세패턴 형성방법.
  9. 청구항 7에 있어서, 상기 무정형 실리콘은 SiH4나 Si2H6가스에 H2가스를 10~30,000sccm 유량을 희석시켜 형성하는 것을 특징으로하는 반도체소자의 미세패턴 형성방법.
  10. 청구항 9에 있어서, 상기 무정형 실리콘은 H2가스 대신에 N2가스를 10~30,000 sccm 유량을 희석시켜 형성하는 것을 특징으로하는 반도체소자의 미세패턴 형성방법.
  11. 청구항 3에 있어서, 상기 무정형 실리콘은 0.01~10 Torr 압력, 상온~600℃ 기판 온도에서 13.56MHz의 플라즈마 발생용 주파수와 0~10000W의 전력을 사용하여 형성하는 것을 특징으로하는 반도체소자의 미세패턴 형성방법.
  12. 청구항 3 또는 청구항 7에 있어서, 상기 무정형 실리콘은 0.01~760 Torr 압력, 400~900℃ 기판온도에서 형성하는 것을 특징으로하는 반도체소자의 미세패턴 형성방법.
  13. 청구항 3에 있어서, 상기 실리콘 산질화막은 248nm에서의 실수 굴절률과 허수 굴절률을 각각 2.1±0.1과 0.5±0.2 범위를 갖는 것을 특징으로하는 반도체소자의 미세패턴 형성방법.
  14. 청구항 3에 있어서, 상기 실리콘 산질화막은 300±50Å 두께로 형성하는 것을 특징으로하는 반도체소자의 미세패턴 형성방법.
  15. 청구항 3에 있어서, 상기 실리콘 산질화막은 PECVD 방법으로 형성하는 것을 특징으로하는 반도체소자의 미세패턴 형성방법.
  16. 청구항 3에 있어서, 상기 실리콘 산질화막은 SiH4나 Si2H6가스 0~500 sccm, N2O 가스 0~1000 sccm, NH3가스 0~300 sccm, N2가스 0~5000 sccm, H2가스 0~5000 sccm 유량을 사용하여 형성하는 것을 특징으로하는 반도체소자의 미세패턴 형성방법.
  17. 청구항 3 또는 청구항 16에 있어서, 상기 실리콘 산질화막은 N2와 H2희석가스를 혼합하여 형성하는 것을 특징으로하는 반도체소자의 미세패턴 형성방법.
  18. 청구항 3에 있어서, 상기 실리콘 산질화막은 압력 0.01~10 Torr, 기판 온도 100~500℃, 고주파(13.56MHz)전력 0~1000W 조건에서 형성하는 것을 특징으로하는 반도체소자의 미세패턴 형성방법.
  19. 청구항 3에 있어서, 상기 이중 반사방지막은 다결정 실리콘/실리콘 산질화막 적층구조로 형성하는 것을 특징으로하는 반도체소자의 미세패턴 형성방법.
  20. 청구항 3에 있어서, 상기 이중 반사방지막은 진공제동없이 인-시튜 공정으로 한 장비에서 형성하는 것을 특징으로하는 반도체소자의 미세패턴 형성방법.
  21. 청구항 3에 있어서, 상기 플라즈마처리공정은 산소플라즈마 또는 N2O 플라즈막를 이용하여 실시하는 것을 특징으로하는 반도체소자의 미세패턴 형성방법.
  22. 청구항 3에 있어서, 상기 이중 반사방지막과 제2패드절연막의 식각공정은 상기 이중 반사방지막과 제2패드절연막의 식각 선택비를 1:1~3으로 하여 실시하는 것을 특징으로하는 반도체소자의 미세패턴 형성방법.
  23. 청구항 3에 있어서, 상기 이중 반사방지막과 제1패드절연막의 식각공정은 상기 이중 반사방지막과 제1패드절연막의 식각 선택비를 1~3:1으로 하여 실시하는 것을 특징으로하는 반도체소자의 미세패턴 형성방법.
  24. 반도체기판 상부에 소자분리절연막 및 게이트전극을 형성하는 공정과, 상기 반도체기판 표면을 평탄화시키는 절연막을 형성하는 공정과, 상기 절연막 상부에 무정형실리콘층과 실리콘산질화막을 순차적으로 형성하여 이중 반사방지막을 형성하는 공정과, 상기 이중 반사방지막을 플라즈마처리하는 공정과, 상기 이중 반사방지막 상부에 감광막패턴을 형성하는 공정과, 상기 감광막패턴을 마스크로하여 상기 반도체기판과 게이트전극의 예정된 부분을 노출시키는 콘택홀을 형성하는 공정과, 상기 감광막패턴을 제거하는 공정과, 상기 이중 반사방지막을 제거하는 공정을 포함하는 반도체소자의 미세패턴 형성방법.
  25. 청구항 24에 있어서, 상기 이중 반사방지막은 다결정실리콘과 실리콘 산질화막의 적층구조로 형성하는 것을 특징으로하는 반도체소자의 미세패턴 형성방법.
  26. 청구항 24에 있어서, 상기 플라즈마처리공정은 산소플라즈마 또는 N2O 플라즈마를 이용하여 실시하는 것을 특징으로하는 반도체소자의 미세패턴 형성방법.
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