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KR100265755B1 - Integrated circuit device - Google Patents

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KR100265755B1
KR100265755B1 KR1019970016810A KR19970016810A KR100265755B1 KR 100265755 B1 KR100265755 B1 KR 100265755B1 KR 1019970016810 A KR1019970016810 A KR 1019970016810A KR 19970016810 A KR19970016810 A KR 19970016810A KR 100265755 B1 KR100265755 B1 KR 100265755B1
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정세진
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윤종용
삼성전자주식회사
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Abstract

칩 회로의 동작에 따라 전류 구동 능력과 소비되는 전력을 가변시킬 수 있는 내부 전원 전압 발생기를 구비하는 반도체 장치가 개시되어 있다. 본 발명에 따른 복수의 동작들을 수행하는 반도체 장치는 복수의 동작 명령 신호 발생기들, 및 내부 전압 전원 발생기를 구비한다. 복수의 동작 명령 신호 발생기들은 각각, 복수의 동작들 중에서 해당되는 동작에 따라서, 복수의 동작 명령 신호들 중에서 해당되는 동작 명령 신호를 액티브 시켜 출력한다. 내부 전압 전원 발생기는 복수의 동작 명령 신호 발생기들로부터 출력되는 복수의 동작 명령 신호들에 의해서 인에이블 되고, 복수의 동작 명령 신호들에 따라 적당한 전류 구동 능력을 가진다. 본 발명에 의하면, 칩 회로의 동작들에 따라 전류 구동 능력을 가변시킬 수 있는 내부 전원 전압 발생기를 구비하므로써 소비 전력의 소모를 감소시킬 수 있는 효과를 가진다.Disclosed is a semiconductor device having an internal power supply voltage generator capable of varying current driving capability and power consumed according to operation of a chip circuit. A semiconductor device performing a plurality of operations according to the present invention includes a plurality of operation command signal generators and an internal voltage power generator. Each of the plurality of operation command signal generators activates and outputs a corresponding operation command signal among the plurality of operation command signals according to a corresponding operation among the plurality of operations. The internal voltage power generator is enabled by a plurality of operation command signals output from the plurality of operation command signal generators, and has an appropriate current driving capability in accordance with the plurality of operation command signals. According to the present invention, the internal power supply voltage generator capable of varying the current driving capability according to the operations of the chip circuit has the effect of reducing the power consumption.

Description

반도체 장치{Integrated circuit device}Semiconductor device

본 발명은 반도체 장치에 관한 것으로서, 특히 칩 내부 동작에 따라 내부 전원 발생기의 전류 구동 능력을 가변시킬 수 있는 반도체 장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly, to a semiconductor device capable of varying a current driving capability of an internal power generator according to chip internal operation.

칩 회로의 집적도가 높아짐에 따라서 소자의 신뢰성을 향상시키기 위하여 칩 외부로부터의 전원에 의하여 회로를 동작시키지 않고 칩 내부 전원 발생기로부터 발생되는 전압에 의하여 회로를 동작시키는 내부 전압 방식이 중요한 요소가 되고 있다.As the degree of integration of chip circuits increases, the internal voltage method of operating a circuit by a voltage generated from a power generator inside a chip is becoming an important factor in order to improve the reliability of the device. .

내부 전압 방식은 칩 회로를 구성하고 있는 소자들의 신뢰성을 확보할 수 있는 장점이 있으나 응답 속도가 느려지는 단점을 가지고 있다. 따라서 일부에서는 칩 회로를 구성하고 있는 소자들의 신뢰성을 확보하면서 응답 속도를 증가시키기 위하여 칩 회로의 일부분에 대해서는 내부 전원 발생기로부터 발생되는 내부 전압을 사용하여 구동하고 나머지 부분에 대해서는 외부로부터 인가되는 전압을 그대로 사용하는 방안이 대두되고 있다.The internal voltage method has the advantage of securing the reliability of the elements constituting the chip circuit, but has the disadvantage of slow response speed. Therefore, in order to increase the response speed while securing the reliability of the elements constituting the chip circuit, some of them are driven using an internal voltage generated from an internal power generator for a part of the chip circuit and an externally applied voltage for the other part. The use of it as it is is emerging.

도 1은 종래의 반도체 장치에 있어서, 내부 전압 발생기를 포함하는 회로의 블록도를 나타내고 있다.1 shows a block diagram of a circuit including an internal voltage generator in a conventional semiconductor device.

도 1을 참조하면, 종래의 반도체 장치에 있어서 내부 전압 발생기를 포함하는 회로는 로 액티브 명령 신호 발생기(100) 및 내부 전압 발생기(110)를 구비한다.Referring to FIG. 1, in a conventional semiconductor device, a circuit including an internal voltage generator includes a low active command signal generator 100 and an internal voltage generator 110.

로 액티브 명령 신호 발생기(100)는 외부로부터 입력되는 여러 클럭 신호들에 따라 칩 회로가 로 액티브(Row Active) 상태에 있을 경우에만 액티브 되는 로 액티브 명령 신호(PAA)를 발생시킨다.The low active command signal generator 100 generates a low active command signal PAA that is activated only when the chip circuit is in a low active state according to various clock signals input from the outside.

내부 전압 발생기(110)는 로 액티브 명령 신호(PAA)에 의해서 인에이블 되어 칩 회로를 구동하는 데 필요한 내부 전압을 발생시킨다.The internal voltage generator 110 is enabled by the low active command signal PAA to generate an internal voltage required to drive the chip circuit.

도 2는 도 1에 있어서 로 액티브 명령 신호 발생기(100)와 내부 전압 발생기(110)의 구체적인 회로의 회로도를 나타내고 있다. 여기서 도 2는 복수의 뱅크들(B1,B2,B3,B4)을 구비하는 동기식 반도체 장치의 경우를 고려하고 있다.FIG. 2 shows a circuit diagram of a specific circuit of the low active command signal generator 100 and the internal voltage generator 110 in FIG. 1. 2 illustrates a case of a synchronous semiconductor device having a plurality of banks B1, B2, B3, and B4.

도 2를 참조하면, 도 1에 있어서 로 액티브 명령 신호 발생기(100)는 NOR 게이트들(101,102) 및 NAND 게이트(103)로써 구성되어 있다.Referring to FIG. 2, in FIG. 1, the low active command signal generator 100 includes NOR gates 101 and 102 and a NAND gate 103.

NOR 게이트(101)는 복수의 뱅크들(B1,B2,B3,B4) 중에서 해당되는 뱅크들(B1,B2) 각각에 대한 로 액티브 신호들(RACT_B1,RACT_B2)을 입력하여 이들이 모두 로우('L') 레벨로 넌액티베이션 상태에 있을 경우에만 하이('H') 레벨이 되는 신호를 출력한다.The NOR gate 101 inputs the low active signals RAT_B1 and RAT_B2 for each of the banks B1 and B2 among the banks B1, B2, B3, and B4 so that they are all low ('L). Outputs a signal to the high ('H') level only when in the non-activation state at the ') level.

NOR 게이트(102)는 복수의 뱅크들(B1,B2,B3,B4) 중에서 해당되는 뱅크들(B3,B4) 각각에 대한 로 액티브 신호들(RACT_B3,RACT_B4)을 입력하여 이들이 모두 로우('L') 레벨로 넌액티베이션 상태에 있을 경우에만 하이('H') 레벨이 되는 신호를 출력한다.The NOR gate 102 receives the low active signals RAT_B3 and RAT_B4 for each of the corresponding banks B3 and B4 among the plurality of banks B1, B2, B3 and B4 so that they are all low ('L). Outputs a signal to the high ('H') level only when in the non-activation state at the ') level.

NAND 게이트(103)는 NOR 게이트들(101,102)로부터 출력되는 신호들을 입력하여 이들이 모두 하이('H') 레벨일 경우에만 로우('L') 레벨이 되는 신호를 로 액티브 명령 신호(PAA)로서 출력한다.The NAND gate 103 inputs signals output from the NOR gates 101 and 102 so that a signal that becomes a low ('L') level only when both of them are at a high ('H') level as a low active command signal (PAA). Output

따라서 로 액티브 명령 신호 발생기(100)는 복수의 뱅크들(B1,B2,B3,B4)이 모두 로 액티브 상태에 있지 않는 경우에만 로우('L') 레벨로 넌액티베이션 상태에 있는 로 액티브 명령 신호(PAA)를 출력한다. 즉 로 액티브 명령 신호 발생기(100)는 복수의 뱅크들(B1,B2,B3,B4) 중에서 어느 하나라도 로 액티브 상태에 있으면 하이('H') 레벨로 액티브 되는 로 액티브 명령 신호(PAA)를 발생시킨다. 동기식 반도체 장치에 있어서, 복수의 뱅크들(B1,B2,B3,B4)의 로 액티브 상태들은 서로 중복되지 않으므로, 로 액티브 명령 신호(PAA)는 복수의 뱅크들(B1,B2,B3,B4) 중에서 로 액티브 상태에 있는 어느 하나에 대하여 액티브 되어 있게 된다.Therefore, the low active command signal generator 100 is in the low active command signal in the low activation state at the low ('L') level only when the plurality of banks B1, B2, B3, and B4 are not all in the low active state. Outputs (PAA). That is, the low active command signal generator 100 generates a low active command signal PAA that is activated to a high ('H') level when any one of the banks B1, B2, B3, and B4 is in the low active state. Generate. In the synchronous semiconductor device, since the low active states of the plurality of banks B1, B2, B3, and B4 do not overlap each other, the low active command signal PAA is divided into the plurality of banks B1, B2, B3, and B4. Active from any of the states in the low active state.

도 2를 참조하면, 도 1에 있어서 내부 전원 발생기(110)는 비교기(111), 및 구동 소자들(112,113)을 구비한다.Referring to FIG. 2, in FIG. 1, the internal power generator 110 includes a comparator 111 and driving elements 112 and 113.

비교기(111)는 소정의 기준 전압(VREF)과 내부 전원 전압(IVC)을 입력하여 이들의 차이에 따라 발생되는 전류를 출력 단자(114)로 출력한다. 여기서 출력 단자(114)로부터 출력되는 전류의 구동 능력은 내부 전원 전압(IVC)이 소정의 기준 전압(VREF)과 동일해질 경우에 가장 최대가 되며, 이는 또한 비교기(111)의 정전류원으로서 동작하는 NMOS 트랜지스터(115)를 통하여 흐르는 전류량에 비례한다.The comparator 111 inputs a predetermined reference voltage VREF and an internal power supply voltage IVC to output the current generated according to the difference to the output terminal 114. Here, the driving capability of the current output from the output terminal 114 is the maximum when the internal power supply voltage IVC becomes equal to the predetermined reference voltage VREF, which also operates as a constant current source of the comparator 111. It is proportional to the amount of current flowing through the NMOS transistor 115.

구동 소자(113)는 전원 단자(VCC)와 비교기(111)의 한 입력 단자인 내부 전원 전압(IVC) 단자 사이에 접속되어 있고 비교기(111)의 출력 단자(114)에 의해서 게이팅되어, 비교기(111)의 내부 전원 전압(IVC) 단자와 출력 단자(114) 사이의 피드백(Feedback) 회로를 구성하고 있다. 따라서, 비교기(111)의 내부 전원 전압(IVC) 단자에 접속되어 있는 부하 회로들에 의해서 내부 전원 전압(IVC)의 값이 기준 전압(VREF)의 값 이하로 강하하게 되면, 비교기(111)의 출력 단자(114)의 전압값이 급속히 강하하게 된다. 비교기(111)의 출력 단자(114)는 구동 소자(113)의 게이트 단자에 접속되어 있으므로, 비교기(111)의 출력 단자(114)의 전압 값이 급속히 강하되어 음의 값을 가지게 되면 구동 소자(113)는 턴 온(Turn On) 되어 내부 전원 전압(IVC) 단자의 전압 값을 상승시키게 된다.The driving element 113 is connected between the power supply terminal VCC and an internal power supply voltage IVC terminal, which is one input terminal of the comparator 111, and is gated by the output terminal 114 of the comparator 111, thereby providing a comparator ( A feedback circuit is formed between the internal power supply voltage IVC terminal of the 111 and the output terminal 114. Therefore, when the value of the internal power supply voltage IVC falls below the value of the reference voltage VREF by load circuits connected to the internal power supply voltage IVC terminal of the comparator 111, the comparator 111 The voltage value of the output terminal 114 drops rapidly. Since the output terminal 114 of the comparator 111 is connected to the gate terminal of the driving element 113, when the voltage value of the output terminal 114 of the comparator 111 rapidly drops to have a negative value, the driving element ( 113 is turned on to increase the voltage value of the internal power supply voltage IVC terminal.

구동 소자(112)는 전원 단자(VCC)와 비교기(111)의 출력 단자(114) 사이에 접속되어 있고 로 액티브 명령 신호(PAA)에 의해서 게이팅되어 있다. 따라서 구동 소자(112)는 로 액티브 명령 신호(PAA)에 의해서 제어되어 구동 소자(113)를 필요에 따라 턴 오프(Turn Off) 시키는 역할을 한다. 즉 구동 소자(112)는 로 액티브 명령 신호(PAA)가 로우('L') 레벨로 넌액티베이션되는 경우에만 턴 온 되어 비교기(111)의 출력 단자(114)의 전압 값을 전원 단자(VCC)의 전압 값으로 폴싱(Forcing)하고 이에 따라 구동 소자(113)를 턴 오프 시키어 구동 소자(113)에 의한 회로의 전류 경로를 차단시킨다.The drive element 112 is connected between the power supply terminal VCC and the output terminal 114 of the comparator 111 and is gated by the low active command signal PAA. Therefore, the driving element 112 is controlled by the low active command signal PAA to turn off the driving element 113 as necessary. That is, the driving element 112 is turned on only when the low active command signal PAA is non-activated to the low ('L') level, so that the voltage value of the output terminal 114 of the comparator 111 is changed to the power supply terminal VCC. Forcing to a voltage value of and thereby turning off the driving element 113 to block the current path of the circuit by the driving element 113.

도 3은 도 2의 동작을 설명하기 위한 여러 신호들을 파형도를 나타내고 있다.3 is a waveform diagram illustrating various signals for explaining the operation of FIG. 2.

도 3을 참조하면, 칩 회로를 구성하고 있는 뱅크들(B1,B2,B3,B4) 중에서 어느 하나라도 액티베이션 되어 있는 경우에 로 액티브 명령 신호 발생기(100)에 의해서 해당되는 로 액티브 명령 신호(PAA)가 하이('H') 레벨로 액티브 된다. 따라서 내부 전원 전압 발생기(110)를 구성하고 있는 정전류원 소자인 NMOS 트랜지스터(115)가 턴 온 되고 또한 내부 전원 전압 발생기(110)를 구성하고 있는 구동 소자(112)가 턴 오프 되어 내부 전원 전압 발생기(110)가 인에이블 되어 동작한다. 또한 칩 회로를 구성하고 있는 뱅크들(B1,B2,B3,B4)이 모두 로 액티브 상태에 있지 않고 프리 차지(Precharge) 모드(Mode)에 있는 경우에는 로 액티브 명령 신호 발생기(100)에 의하여 로 액티브 명령 신호(PAA)는 로우('L') 레벨로 넌 액티브 상태에 있게 된다. 따라서 내부 전원 전압 발생기(110)를 구성하고 있는 정전류원 소자인 NMOS 트랜지스터(115)가 턴 오프 되고 구동 소자(112)에 의해서 구동 소자(113)가 턴 오프 된다. 그리하여 칩 회로를 구성하고 있는 뱅크들(B1,B2,B3,B4)이 모두 로 액티브 상태에 있지 않고 프리 차지(Precharge) 모드(Mode)에 있는 경우에는 내부 전원 전압 발생기(110)가 디스에이블되어 구동하지 않게 되어 칩 회로의 소비 전력이 감소하게 된다.Referring to FIG. 3, when any one of the banks B1, B2, B3, and B4 constituting the chip circuit is activated, the low active command signal PAA corresponding to the low active command signal generator 100 is activated. ) Becomes active at the high ('H') level. Accordingly, the NMOS transistor 115, which is a constant current source element constituting the internal power supply voltage generator 110, is turned on, and the driving element 112 constituting the internal power supply voltage generator 110 is turned off, thereby causing the internal power supply voltage generator to be turned off. Operation 110 is enabled. In addition, when the banks B1, B2, B3, and B4 constituting the chip circuit are not all in the low active state and are in the precharge mode, the low active command signal generator 100 generates a low active command signal generator 100. The active command signal PAA is at a low ('L') level and is in an active state. Therefore, the NMOS transistor 115, which is a constant current source element constituting the internal power supply voltage generator 110, is turned off and the driving element 113 is turned off by the driving element 112. Thus, when all of the banks B1, B2, B3, and B4 constituting the chip circuit are not in the low active state and in the precharge mode, the internal power supply voltage generator 110 is disabled. Not driving, the power consumption of the chip circuit is reduced.

그러나, 이와 같이 내부 전원 전압 발생기(110)의 동작이 디스에이블되는 것이 단지 해당되는 뱅크들의 로 액티베이션 상태에 따라서만 결정이 되므로, 로 액티브 상태에 있는 동안의 칩 회로의 동작 상태에 따른 부하 변동에 부응하지 않게 된다. 다시 말하면, 내부 전원 전압 발생기(110)의 전류 구동 능력(Current Capacity)은 비교기(111)의 정전류원 소자인 NMOS 트랜지스터(115)의 크기에 따라 결정이 되므로 칩 회로의 동작에 따른 부하의 크기에 상관없이 일정하다. 그리고 또한 로 액티브(Row Active) 후에 정보의 기입(Write) 및 독출(Read)에 따른 동작이 없이 그대로 있는 경우에 소비되는 전류나 로 액티브(Row Active) 후에 정보의 기입 및 독출에 따른 동작이 있는 경우에 소비되는 전류가 동일하다. 따라서 비효율적인 내부 전원 전압 발생기가 된다.However, since the operation of the internal power supply voltage generator 110 is thus determined only according to the low activation state of the corresponding banks, the load variation according to the operating state of the chip circuit during the low active state is limited. It does not meet. In other words, the current driving capacity of the internal power supply voltage generator 110 is determined according to the size of the NMOS transistor 115, which is a constant current source element of the comparator 111, and thus the load capacity according to the operation of the chip circuit. It is constant no matter what. In addition, there is an operation in accordance with the current consumed when there is no operation according to the writing and reading of the information after the low active, or the operation of the writing and reading of the information after the low active. The current consumed in the case is the same. This results in an inefficient internal supply voltage generator.

따라서 본 발명의 목적은 내부 전원 전압 발생기를 구비하는 반도체 장치에 있어서, 칩 회로의 동작에 따라 전류 구동 능력과 소비되는 전력을 가변시킬 수 있는 내부 전원 전압 발생기를 구비하는 반도체 장치를 제공하는 데 있다.Accordingly, an object of the present invention is to provide a semiconductor device having an internal power supply voltage generator capable of varying current driving capability and power consumption according to the operation of a chip circuit. .

도 1은 도 1은 종래의 반도체 장치에 있어서, 내부 전원 발생기를 포함하는 회로의 블록도이다.1 is a block diagram of a circuit including an internal power generator in a conventional semiconductor device.

도 2는 도 1에 있어서 로 액티브 명령 신호 발생기와 내부 전원 발생기의 구체적인 회로의 회로도이다.FIG. 2 is a circuit diagram of a specific circuit of the low active command signal generator and the internal power generator in FIG. 1.

도 3은 도 2의 동작을 설명하기 위한 여러 신호들을 파형도이다.FIG. 3 is a waveform diagram illustrating various signals for explaining the operation of FIG. 2.

도 4는 본 발명의 실시예에 따른 반도체 장치에 있어서, 내부 전원 전압 발생기를 구성하고 있는 회로의 블록도이다.4 is a block diagram of a circuit constituting an internal power supply voltage generator in a semiconductor device according to an embodiment of the present invention.

도 5는 도 4에 있어서 내부 전원 전압 발생기의 구체적인 일실시예에 따른 회로의 회로도이다.FIG. 5 is a circuit diagram of a circuit according to a specific embodiment of the internal power supply voltage generator of FIG. 4.

도 6은 도 4와 5에 있어서, 비트 라인 센싱 내부 전원 신호 발생기의 구체적인 일 실시예에 따른 회로의 회로도이다.6 is a circuit diagram of a circuit according to a specific embodiment of the bit line sensing internal power signal generator in FIGS. 4 and 5.

도 7은 도 6에 있어서, 비트 라인 센싱 감지부에 입력되는 각 뱅크들의 비트 라인 센싱 감지 신호들을 발생시키는 회로의 구체적인 일 실시예에 따른 회로의 회로도이다.FIG. 7 is a circuit diagram of a circuit according to a specific embodiment of the circuit for generating bit line sensing detection signals of respective banks input to the bit line sensing sensing unit in FIG. 6.

도 8은 도 4와 도 5에 있어서 로 액티브 내부 전원 신호 발생기의 구체적인 일 실시예에 따른 회로의 회로도이다.8 is a circuit diagram of a circuit according to a specific embodiment of a low active internal power signal generator in FIGS. 4 and 5.

도 9는 도 8에 있어서 내부 전원 인에이블 신호 발생기의 구체적인 일 실시예에 따른 회로의 회로도이다.FIG. 9 is a circuit diagram of a circuit according to a specific embodiment of the internal power enable signal generator in FIG. 8.

도 10은 도 4와 5에 있어서 기입 및 독출 내부 전원 신호 발생기의 구체적인 일 실시예에 따른 회로의 회로도이다.FIG. 10 is a circuit diagram of a circuit according to a specific embodiment of the write and read internal power signal generator in FIGS. 4 and 5.

도 11은 도 4와 5에 있어서, 고주파 동작 내부 전원 신호 발생기의 구체적인 일 실시예에 따른 회로의 회로도이다.FIG. 11 is a circuit diagram of a circuit according to a specific embodiment of a high frequency operation internal power signal generator in FIGS. 4 and 5.

도 12는 도 4에 있어서, 도 5 내지 도 11을 참조하여 그 동작을 설명하기 위한 여러 신호들의 타이밍도이다.12 is a timing diagram of various signals for explaining the operation of FIG. 4 with reference to FIGS. 5 to 11.

도 13은 도 4에 있어서, 내부 전원 전압 발생기의 구체적인 다른 일 실시예에 따른 회로의 회로도이다.FIG. 13 is a circuit diagram of a circuit according to another specific embodiment of the internal power supply voltage generator of FIG. 4.

도 14는 도 4와 13에 있어서 비트 라인 센싱 내부 전원 신호 발생기의 구체적인 일 실시예에 따른 회로의 회로도를 나타내고 있다.14 is a circuit diagram of a circuit according to a specific embodiment of the bit line sensing internal power signal generator in FIGS. 4 and 13.

도 15는 도 4와 도 13에 있어서 로 액티브 내부 전원 신호 발생기의 구체적인 일 실시예에 따른 회로의 회로도이다.FIG. 15 is a circuit diagram of a circuit according to a specific embodiment of a low active internal power signal generator in FIGS. 4 and 13.

도 16은 도 4와 13에 있어서 기입 및 독출 내부 전원 신호 발생기의 구체적인 일 실시예에 따른 회로의 회로도이다.16 is a circuit diagram of a circuit according to a specific embodiment of the write and read internal power signal generator in FIGS. 4 and 13.

도 17은 도 4와 13에 있어서 고주파 동작 내부 전원 신호 발생기의 구체적인 일 실시예에 따른 회로의 회로도이다.17 is a circuit diagram of a circuit according to a specific embodiment of a high frequency operation internal power signal generator in FIGS. 4 and 13.

도 18은 도 4에 있어서 도 13 내지 도 17을 참조하여 그 동작을 설명하기 위한 여러 신호들의 타이밍도이다.FIG. 18 is a timing diagram of various signals for explaining an operation of FIG. 4 with reference to FIGS. 13 to 17.

* 도면의 부호에 대한 자세한 설명* Detailed description of the signs in the drawings

PAA: 로 액티브 명령 신호, VCC,GND: 전원 단자들,PAA: low active command signal, VCC, GND: power terminals,

IVC: 내부 전원 전압, VREF: 기준 전압,IVC: internal supply voltage, VREF: reference voltage,

RACT,RACT_B1,RACT_B2,RACT_B3,RACT_B4: 로 액티브 신호들,RACT, RACT_B1, RACT_B2, RACT_B3, RACT_B4: raw active signals,

R/W: 기입 및 독출 명령, PRECH: 프리 차지 동작 명령,R / W: write and read command, PRECH: precharge operation command,

CLK: 시스템 클럭, PRACT,PRACTB: 로 액티브 내부 전원 신호,CLK: system clock, PRACT, PRACTB: as active internal power signal,

PRW,PRWB: 기입 및 독출 내부 전원 신호, B1,B2,B3,B4: 뱅크들,PRW, PRWB: write and read internal power signal, B1, B2, B3, B4: banks,

PBS,PBSB: 비트 라인 센싱 내부 전원 신호, RD: 기입 동작 인에이블 신호,PBS, PBSB: bit line sensing internal power signal, RD: write operation enable signal,

PHF,PHFB: 고주파 동작 내부 전원 신호, WR: 독출 동작 인에이블 신호,PHF, PHFB: high frequency operation internal power signal, WR: read operation enable signal,

PIVCEM: 내부 전원 인에이블 신호, BS: 비트 라인 센싱 신호,PIVCEM: internal power enable signal, BS: bit line sensing signal,

PIVCSEN_B1 내지 PIVCSEN_B4: 비트 라인 센싱 감지 신호들,PIVCSEN_B1 to PIVCSEN_B4: bit line sensing detection signals,

PDOWN: 파워 다운 인에이블 신호, HF: 고주파 동작 인에이블 신호.PDOWN: Power down enable signal, HF: High frequency operation enable signal.

상기 목적을 달성하기 위하여, 본 발명에 따른 복수의 동작들을 수행하는 반도체 장치는, 각각, 복수의 동작들 중에서 해당되는 동작에 따라서, 복수의 동작 명령 신호들 중에서 해당되는 동작 명령 신호를 액티브 시켜 출력하는 복수의 동작 명령 신호 발생기들; 및 복수의 동작 명령 신호 발생기들로부터 출력되는 복수의 동작 명령 신호들에 의해서 인에이블 되고, 복수의 동작 명령 신호들에 따라 적당한 전류 구동 능력을 가지는 내부 전원 전압 발생기를 구비하는 것을 특징으로 한다.In order to achieve the above object, the semiconductor device for performing a plurality of operations according to the present invention, each of the plurality of operation command signals, according to the corresponding operation among the operation command signal to activate the output A plurality of operation command signal generators; And an internal power supply voltage generator enabled by the plurality of operation command signals output from the plurality of operation command signal generators and having an appropriate current driving capability according to the plurality of operation command signals.

이어서 첨부한 도면들을 참조하여 본 발명의 구체적인 실시예에 대하여 자세히 설명하기로 한다.Next, specific embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 4는 본 발명의 실시예에 따른 반도체 장치에 있어서, 내부 전원 전압 발생기를 구성하고 있는 회로의 블록도이다.4 is a block diagram of a circuit constituting an internal power supply voltage generator in a semiconductor device according to an embodiment of the present invention.

도 4를 참조하면, 본 발명의 실시예에 따른 반도체 장치에 있어서, 내부 전원 전압 발생기를 구성하고 있는 회로는 비트 라인 센싱 내부 전원 신호 발생기(200), 로 액티브 내부 전원 신호 발생기(220), 기입 및 독출 내부 전원 신호 발생기(240), 고주파 동작 내부 전원 신호 발생기(260), 및 내부 전원 전압 발생기(280)를 구비한다.Referring to FIG. 4, in a semiconductor device according to an exemplary embodiment of the present invention, a circuit constituting an internal power supply voltage generator includes a bit line sensing internal power signal generator 200, a low active internal power signal generator 220, and writing. And a read internal power signal generator 240, a high frequency operation internal power signal generator 260, and an internal power voltage generator 280.

비트 라인 센싱 내부 전원 신호 발생기(200)는 비트 라인 센싱(Bit Line sensing) 동작에 대하여 비트 라인 센싱 내부 전원 신호(PBS)를 발생한다.The bit line sensing internal power signal generator 200 generates a bit line sensing internal power signal PBS for a bit line sensing operation.

로 액티브 내부 전원 신호 발생기(220)는 로 액티베이션(Row Activation) 동작에 대하여 로 액티브 내부 전원 신호(PRACT)를 발생한다.The low active internal power signal generator 220 generates a low active internal power signal PRACT in response to a low activation operation.

기입 및 독출 내부 전원 신호 발생기(240)는 기입 및 독출(Write/Read) 동작에 대하여 기입 및 독출 내부 전원 신호(PRW)를 발생한다.The write and read internal power signal generator 240 generates a write and read internal power signal PRW for write and read operations.

고주파 동작 내부 전원 신호 발생기(260)는 고주파(High Frequency) 동작에 대하여 고주파 동작 내부 전원 신호(PHF)를 발생한다.The high frequency operation internal power signal generator 260 generates a high frequency operation internal power signal PHF with respect to a high frequency operation.

내부 전원 전압 발생기(280)는 비트 라인 센싱 내부 전원 신호(PBS), 로 액티브 내부 전원 신호(PRACT), 기입 및 독출 내부 전원 신호(PRW), 및 고주파 동작 내부 전원 신호(PHF)에 의해서 인에이블 되고, 비트 라인 센싱 내부 전원 신호(PBS), 로 액티브 내부 전원 신호(PRACT), 기입 및 독출 내부 전원 신호(PRW), 및 고주파 동작 내부 전원 신호(PHF)에 따라 적당한 전류 구동 능력(Current Capacity)을 가진다.The internal power supply voltage generator 280 is enabled by the bit line sensing internal power signal PBS, the low active internal power signal PRACT, the write and read internal power signal PRW, and the high frequency operation internal power signal PHF. Current capacity according to the bit line sensing internal power signal (PBS), low active internal power signal (PRACT), write and read internal power signal (PRW), and high frequency operation internal power signal (PHF). Has

도 5는 도 4에 있어서, 내부 전원 전압 발생기(280)의 구체적인 일실시예에 따른 회로의 회로도이다.FIG. 5 is a circuit diagram of a circuit according to a specific embodiment of the internal power supply voltage generator 280 of FIG. 4.

도 5를 참조하면, 도 4에 있어서 내부 전원 전압 발생기(280)의 구체적인 일실시예에 따른 회로는 정전류원(281), 비교기(286), 및 구동 소자들(287,288)을 구비한다.Referring to FIG. 5, a circuit according to a specific embodiment of the internal power supply voltage generator 280 in FIG. 4 includes a constant current source 281, a comparator 286, and driving elements 287 and 288.

정전류원(281)은 각각 접지 단자(GND)에 접속되어 서로 병렬로 연결되어 있는 비트 라인 센싱 전류 경로 수단(282), 로 액티브 전류 경로 수단(283), 기입 및 독출 전류 경로 수단(284), 및 고주파 전류 경로 수단(285)으로써 구성되어 있다.The constant current source 281 is connected to the ground terminal GND and connected to each other in parallel with the bit line sensing current path means 282, the low active current path means 283, the write and read current path means 284, And a high frequency current path means 285.

비트 라인 센싱 전류 경로 수단(282)은 비교기(286)와 접지 단자(GND) 사이에 접속되어 있고, 비트 라인 센싱 내부 전원 신호 발생기(200)로부터 출력되는 비트 라인 센싱 내부 전원 신호(PBS)에 의해서 턴 온 되는 NMOS 트랜지스터로써 구성되어 있다.The bit line sensing current path means 282 is connected between the comparator 286 and the ground terminal GND, and is connected by the bit line sensing internal power signal PBS output from the bit line sensing internal power signal generator 200. It is configured as an NMOS transistor turned on.

로 액티브 전류 경로 수단(283)은 비교기(286)와 접지 단자(GND) 사이에 접속되어 있고, 로 액티브 내부 전원 신호 발생기(220)로부터 출력되는 로 액티브 내부 전원 신호(PRACT)에 의해서 턴 온 되는 NMOS 트랜지스터로써 구성되어 있다.The low active current path means 283 is connected between the comparator 286 and the ground terminal GND, and is turned on by the low active internal power signal PRACT output from the low active internal power signal generator 220. It is comprised as an NMOS transistor.

기입 및 독출 전류 경로 수단(284)은 비교기(286)와 접지 단자(GND) 사이에 접속되어 있고, 기입 및 독출 내부 전원 신호 발생기(240)로부터 출력되는 기입 및 독출 내부 전원 신호(PRW)에 의해서 턴 온 되는 NMOS 트랜지스터로써 구성되어 있다.The write and read current path means 284 is connected between the comparator 286 and the ground terminal GND and is written by the write and read internal power signal PRW output from the write and read internal power signal generator 240. It is configured as an NMOS transistor turned on.

고주파 전류 경로 수단(285)은 비교기(286)와 접지 단자(GND) 사이에 접속되어 있고, 고주파 동작 내부 전원 신호 발생기(260)로부터 출력되는 고주파 동작 내부 전원 신호(PHF)에 의해서 턴 온 되는 NMOS 트랜지스터로써 구성되어 있다.The high frequency current path means 285 is connected between the comparator 286 and the ground terminal GND, and is turned on by the high frequency operating internal power signal PHF output from the high frequency operating internal power signal generator 260. It is comprised as a transistor.

비교기(286)는 전원 단자(VCC)와 정전류원(281) 사이에 접속되어 있고, 기준 전압(VREF)과 내부 전원 전압(IVC)을 입력하여 기준 전압(VREF)과 내부 전원 전압(IVC)의 차이에 따라 정전류원(281)으로부터 발생하는 전류량에 비례하는 량의 전류를 출력 단자(289)로 출력한다.The comparator 286 is connected between the power supply terminal VCC and the constant current source 281, and inputs the reference voltage VREF and the internal power supply voltage IVC to supply the reference voltage VREF and the internal power supply voltage IVC. According to the difference, an amount of current proportional to the amount of current generated from the constant current source 281 is output to the output terminal 289.

구동 소자(287)는 전원 단자(VCC)와 비교기(286)의 출력 단자(289) 사이에 접속되어 있고, 내부 전원 인에이블 신호(PIVCEM)에 의해서 게이팅 되는 PMOS 트랜지스터로써 구성되어 있다. 여기서 내부 전원 인에이블 신호(PIVCEM)는 로 액티브 신호(RACT)와 기입 동작 인에이블 신호(RD)를 입력하여 로 액티브 신호(RACT)가 액티브 되어 있거나 기입 동작 인에이블 신호(RD)가 액티브 되어 있는 경우에 액티브 되는 신호이다. 내부 전원 인에이블 신호(PIVCEM)를 발생시키는 회로의 구체적인 일 실시예에 대한 설명은 로 액티브 내부 전원 신호 발생기(220)의 구체적인 일 실시예에 대한 설명과 함께 설명하기로 한다.The drive element 287 is connected between the power supply terminal VCC and the output terminal 289 of the comparator 286 and is configured as a PMOS transistor gated by an internal power supply enable signal PIVCEM. Here, the internal power enable signal PIVCEM inputs the low active signal RAT and the write operation enable signal RD to activate the low active signal RAT or the write operation enable signal RD is active. In this case, the signal becomes active. A description of a specific embodiment of a circuit that generates the internal power enable signal PIVCEM will be described with a description of a specific embodiment of the low active internal power signal generator 220.

구동 소자(287)는 내부 전원 인에이블 신호(PIVCEM)에 의해서 제어되어 구동 소자(288)를 필요에 따라 턴 오프(Turn Off) 시키는 역할을 한다. 즉 구동 소자(287)는 내부 전원 인에이블 신호(PIVCEM)가 로우('L') 레벨로 넌액티베이션되는 경우에만 턴 온 되어 비교기(286)의 출력 단자(289)의 전압 값을 전원 단자(VCC)의 전압 값으로 폴싱(Forcing)하고 이에 따라 구동 소자(288)를 턴 오프 시키어 구동 소자(288)에 의한 회로의 전류 경로를 차단시킨다.The driving device 287 is controlled by the internal power enable signal PIVCEM to turn off the driving device 288 as necessary. That is, the driving element 287 is turned on only when the internal power enable signal PIVCEM is non-activated to the low ('L') level, so that the voltage of the output terminal 289 of the comparator 286 is changed to the power supply terminal VCC. Forcing to a voltage value of the () and thereby turning off the drive element 288 to block the current path of the circuit by the drive element 288.

구동 소자(288)는 전원 단자(VCC)와 내부 전원 전압(IVC)을 입력하는 비교기(286)의 한 입력 단자 사이에 접속되어 있고, 비교기(286)의 출력 단자(289)에 접속되어 있는 구동 소자(287)의 한 단자로부터 출력되는 신호에 의해 게이팅 되는 PMOS 트랜지스터로써 구성되어 있다.The drive element 288 is connected between the power supply terminal VCC and one input terminal of the comparator 286 for inputting the internal power supply voltage IVC, and is connected to the output terminal 289 of the comparator 286. It is configured as a PMOS transistor gated by a signal output from one terminal of the element 287.

구동 소자(288)는 비교기(286)의 내부 전원 전압(IVC) 단자와 출력 단자(289) 사이의 피드백(Feedback) 회로를 구성하고 있다. 따라서, 비교기(286)의 내부 전원 전압(IVC) 단자에 접속되어 있는 부하 회로들에 의해서 내부 전원 전압(IVC)의 값이 기준 전압(VREF)의 값 이하로 강하하게 되면, 비교기(286)의 출력 단자(289)의 전압 값이 급속히 강하하게 된다. 비교기(286)의 출력 단자(289)는 구동 소자(288)의 게이트 단자에 접속되어 있으므로, 비교기(286)의 출력 단자(289)의 전압 값이 급속히 강하되어 음의 값을 가지게 되면 구동 소자(288)는 턴 온(Turn On) 되어 내부 전원 전압(IVC) 단자의 전압 값을 상승시키게 된다.The driving element 288 constitutes a feedback circuit between the internal power supply voltage IVC terminal of the comparator 286 and the output terminal 289. Therefore, when the value of the internal power supply voltage IVC falls below the value of the reference voltage VREF by load circuits connected to the internal power supply voltage IVC terminal of the comparator 286, the comparator 286 The voltage value of the output terminal 289 drops rapidly. Since the output terminal 289 of the comparator 286 is connected to the gate terminal of the driving element 288, when the voltage value of the output terminal 289 of the comparator 286 drops rapidly and has a negative value, the driving element ( 288 is turned on to increase the voltage value of the internal power supply voltage IVC terminal.

비교기(286)의 출력 단자(289)로부터 출력되는 전류의 구동 능력은 내부 전원 전압(IVC)이 소정의 기준 전압(VREF)과 동일해질 경우에 가장 최대가 되며, 이는 또한 비교기(286)의 정전류원(281)을 통하여 흐르는 전류량에 비례한다.The driving capability of the current output from the output terminal 289 of the comparator 286 is the maximum when the internal power supply voltage IVC becomes equal to the predetermined reference voltage VREF, which is also the constant current of the comparator 286. It is proportional to the amount of current flowing through the circle 281.

정전류원(281)은 이상에서 설명한 바와 같이 비트 라인 센싱 내부 전원 신호(PBS), 로 액티브 내부 전원 신호(PRACT), 기입 및 독출 내부 전원 신호(PRW), 및 고주파 동작 내부 전원 신호(PHF)에 의하여 칩 회로의 동작에 따라 적당한 구동 능력을 가지는 전류를 발생시킨다.The constant current source 281 is connected to the bit line sensing internal power signal PBS, the low active internal power signal PRACT, the write and read internal power signal PRW, and the high frequency operation internal power signal PHF as described above. As a result, a current having an appropriate driving capability is generated according to the operation of the chip circuit.

도 6은 도 4와 5에 있어서, 비트 라인 센싱 내부 전원 신호 발생기(200)의 구체적인 일 실시예에 따른 회로의 회로도를 나타내고 있다.6 is a circuit diagram of a circuit according to a specific embodiment of the bit line sensing internal power signal generator 200 in FIGS. 4 and 5.

도 6을 참조하면, 도 4와 5에 있어서의 비트 라인 센싱 내부 전원 신호 발생기(200)의 구체적인 일 실시예에 따른 회로는 비트 라인 센싱 감지부(201), 및 구동부(202)를 구비한다.Referring to FIG. 6, a circuit according to a specific embodiment of the bit line sensing internal power signal generator 200 in FIGS. 4 and 5 includes a bit line sensing detector 201 and a driver 202.

비트 라인 센싱 감지부(201)는 뱅크들(B1,B2,B3,B4)을 구비하고 있는 반도체 장치에 있어서, 각 뱅크들(B1,B2,B3,B4)의 비트 라인 센싱 감지 신호들(PIVCSEN_B1, PIVCSEN_B2,PIVCSEN_B3,PIVCSEN_B4) 중에서 어느 하나라도 하이('H') 레벨로 액티브 되어 있으면 하이('H') 레벨로 액티브 되는 신호를 출력한다. 여기서 각 뱅크들(B1,B2,B3,B4)의 비트 라인 센싱 감지 신호들(PIVCSEN_B1,PIVCSEN_B2, PIVCSEN_B3,PIVCSEN_B4)은 각각 해당되는 비트 라인 센싱 신호(BS)와 해당되는 로 액티브 신호(RACT)에 따라 액티브 되는 신호들이다.The bit line sensing detector 201 is a semiconductor device including the banks B1, B2, B3, and B4, and the bit line sensing detection signals PIVCSEN_B1 of the banks B1, B2, B3, and B4. If any one of PIVCSEN_B2, PIVCSEN_B3, and PIVCSEN_B4) is active at the high ('H') level, the signal is activated at the high ('H') level. Here, the bit line sensing detection signals PIVCSEN_B1, PIVCSEN_B2, PIVCSEN_B3, and PIVCSEN_B4 of the banks B1, B2, B3, and B4 respectively correspond to the corresponding bit line sensing signal BS and the corresponding low active signal RAT. These are the signals that become active.

구동부(202)는 비트 라인 센싱 감지부(201)로부터 출력되는 신호를 입력하여 이를 구동하여 비트 라인 센싱 내부 전원 신호(PBS)로서 출력한다.The driver 202 receives a signal output from the bit line sensing detector 201, drives the signal, and outputs the signal as a bit line sensing internal power signal PBS.

도 7은 도 6에 있어서, 비트 라인 센싱 감지부(201)에 입력되는 각 뱅크들(B1,B2,B3,B4)의 비트 라인 센싱 감지 신호들(PIVCSEN_B1,PIVCSEN_B2,PIVCSEN_B3, PIVCSEN_B4)을 발생시키는 회로의 구체적인 일 실시예를 뱅크(B1)의 비트 라인 센싱 감지 신호(PIVCSEN_B1)를 발생시키는 회로의 경우에 대해서 나타내고 있다.FIG. 7 generates bit line sensing detection signals PIVCSEN_B1, PIVCSEN_B2, PIVCSEN_B3, and PIVCSEN_B4 of the banks B1, B2, B3, and B4 input to the bit line sensing detector 201 in FIG. 6. One specific embodiment of the circuit is shown in the case of a circuit that generates the bit line sensing detection signal PIVCSEN_B1 of the bank B1.

도 7을 참조하면, 도 6에 있어서, 뱅크(B1)의 비트 라인 센싱 감지 신호(PIVCSEN_B1)를 발생시키는 회로의 구체적인 일 실시예는 지연부들(203,205), 인버터(204), 및 NOR 게이트(206)를 구비한다.Referring to FIG. 7, a specific embodiment of a circuit for generating the bit line sensing detection signal PIVCSEN_B1 of the bank B1 may include delay units 203 and 205, an inverter 204, and a NOR gate 206. ).

지연부(203)는 뱅크(B1)의 비트 라인 센싱 신호(BS)를 입력하여 이를 지연하여 출력한다.The delay unit 203 inputs the bit line sensing signal BS of the bank B1 and delays the bit line sensing signal BS.

인버터(204)는 뱅크(B1)의 로 액티브 신호(RACT)를 입력하여 이를 인버팅하여 출력한다.The inverter 204 inputs the low active signal RAT of the bank B1, inverts it, and outputs it.

지연부(205)는 인버터(204)로부터 출력되는 신호를 입력하여 이를 지연하여 출력한다.The delay unit 205 inputs a signal output from the inverter 204 and delays it and outputs it.

NOR 게이트(206)는 지연부들(203,205)로부터 출력되는 신호들을 입력하여 이들을 논리합하고 인버팅하여 뱅크(B1)의 비트 라인 센싱 감지 신호(PIVCSEN_B1)로서 출력한다. 즉 NOR 게이트(206)는 지연부들(203,205)로부터 출력되는 신호들이 모두 로우('L') 레벨일 경우에만 하이('H') 레벨이 되는 신호를 비트 라인 센싱 감지 신호(PIVCSEN_B1)로서 출력한다.The NOR gate 206 inputs signals output from the delay units 203 and 205, ORs, and inverts them, and outputs them as the bit line sensing detection signal PIVCSEN_B1 of the bank B1. That is, the NOR gate 206 outputs a signal that becomes a high ('H') level as a bit line sensing detection signal PIVCSEN_B1 only when the signals output from the delay units 203 and 205 are all low ('L') levels. .

뱅크들(B2,B3,B4)의 비트 라인 센싱 감지 신호들(PIVCSEN_B2,PIVCSEN_B3, PIVCSEN_B4)을 발생시키는 회로들도 각각 도 7에 나타나 있는 것과 동일하게 구성하므로써 실시할 수 있다.Circuits for generating the bit line sensing detection signals PIVCSEN_B2, PIVCSEN_B3, and PIVCSEN_B4 of the banks B2, B3, and B4 can also be implemented by configuring the same as shown in FIG.

도 8은 도 4와 도 5에 있어서, 로 액티브 내부 전원 신호 발생기(220)의 구체적인 일 실시예에 따른 회로의 회로도를 나타내고 있다.FIG. 8 is a circuit diagram of a circuit according to a specific embodiment of the low active internal power signal generator 220 in FIGS. 4 and 5.

도 8을 참조하면, 도 4와 도 5에 있어서의 로 액티브 내부 전원 신호 발생기(220)의 구체적인 일 실시예에 따른 회로는 내부 전원 인에이블 신호 발생기(221), OR 게이트(222), NAND 게이트(223), 및 인버터(224)를 구비한다.Referring to FIG. 8, a circuit according to a specific embodiment of the low active internal power signal generator 220 in FIGS. 4 and 5 may include an internal power enable signal generator 221, an OR gate 222, and a NAND gate. 223, and an inverter 224.

내부 전원 인에이블 신호 발생기(221)는 뱅크들(B1,B2,B3,B4) 각각에 해당되는 로 액티브 신호들(RACT_B1,RACT_B2,RACT_B3,RACT_B4)과 기입 동작 인에이블 신호(RD)를 입력하여 이에 따라 액티브 되는 내부 전원 인에이블 신호(PIVCEM)를 출력한다. 내부 전원 인에이블 신호(PIVCEM)는 뱅크들(B1,B2,B3,B4) 각각에 해당되는 로 액티브 신호들(RACT_B1,RACT_B2,RACT_B3,RACT_B4) 중에서 어느 하나라도 액티브 되어 있거나 기입 동작 인에이블 신호(RD)가 액티브 되어 있는 경우에 액티브 되는 신호이다.The internal power enable signal generator 221 inputs the active signals RAT_B1, RAT_B2, RAT_B3, and RAT_B4 corresponding to the banks B1, B2, B3, and B4 and the write operation enable signal RD, respectively. As a result, the active internal power enable signal PIVCEM is output. The internal power enable signal PIVCEM is active in any one of the active signals RAT_B1, RAT_B2, RAT_B3, and RAT_B4 corresponding to the banks B1, B2, B3, and B4, or the write operation enable signal ( This signal is activated when RD) is active.

OR 게이트(222)는 파워다운(Power Down) 모드(Mode)에 대하여 액티브 되는 파워다운 인에이블 신호(PDOWN)와 비트 라인 센싱 내부 전원 신호(PBS)를 입력하여 이들을 논리 합하여 출력한다. 즉 OR 게이트(222)는 파워다운 인에이블 신호(PDOWN)와 비트 라인 센싱 내부 전원 신호(PBS)가 모두 로우('L') 레벨일 경우에만 로우('L') 레벨이 되는 신호를 출력한다.The OR gate 222 inputs the power down enable signal PDOWN and the bit line sensing internal power signal PBS that are activated for the power down mode, and logically adds them. That is, the OR gate 222 outputs a signal that becomes a low level when the power down enable signal PDOWN and the bit line sensing internal power signal PBS are both low level. .

NAND 게이트(223)는 내부 전원 인에이블 신호(PIVCEM)와 OR 게이트(222)로부터의 출력을 입력하여 이들을 논리 곱하고 인버팅하여 출력한다. 즉, NAND 게이트(223)는 내부 전원 인에이블 신호(PIVCEM)와 OR 게이트(222)로부터의 출력이 모두 하이('H') 레벨일 경우에만 로우('L') 레벨이 되는 신호를 출력한다.The NAND gate 223 inputs the internal power enable signal PIVCEM and the outputs from the OR gate 222, logically multiplies them, and inverts them. That is, the NAND gate 223 outputs a signal that becomes a low ('L') level only when both the internal power enable signal PIVCEM and the outputs from the OR gate 222 are high ('H') levels. .

인버터(224)는 NAND 게이트(223)의 출력을 입력하여 이를 인버팅하여 로 액티브 내부 전원 신호(PRACT)로서 출력한다.The inverter 224 inputs the output of the NAND gate 223, inverts the output of the NAND gate 223, and outputs it as a low active internal power signal PRACT.

도 9는 도 8에 있어서 내부 전원 인에이블 신호 발생기(221)의 구체적인 일 실시예에 따른 회로의 회로도를 나타내고 있다.FIG. 9 is a circuit diagram of a circuit according to a specific embodiment of the internal power enable signal generator 221 in FIG. 8.

도 9를 참조하면, 도 8에 있어서 내부 전원 인에이블 신호 발생기(221)의 구체적인 일 실시예에 따른 회로는 로 액티브 감지부(225), 인버터들(226,228,229), 지연부(227), NAND 게이트(230), 및 구동부(231)를 구비한다.Referring to FIG. 9, a circuit according to a specific embodiment of the internal power enable signal generator 221 in FIG. 8 may include a low active detector 225, inverters 226, 228, and 229, a delay unit 227, and a NAND gate. 230, and a driver 231.

로 액티브 감지부(225)는 뱅크들(B1,B2,B3,B4) 각각에 해당되는 로 액티브 신호들(RACT_B1,RACT_B2,RACT_B3,RACT_B4)을 입력하여 이들 중에서 어느 하나라도 로 액티브 상태에 있는 경우는 하이('H') 레벨로 액티브 되는 신호를 출력한다.The low active detector 225 inputs the low active signals RAT_B1, RAT_B2, RAT_B3, and RAT_B4 corresponding to the banks B1, B2, B3, and B4, and any one of them is in the low active state. Outputs a signal that is active at a high ('H') level.

인버터들(226,238)은 로 액티브 감지부(225)로부터 출력되는 신호를 각각 입력하여 이를 인버팅하여 출력한다.The inverters 226 and 238 respectively input signals output from the low active detection unit 225 and invert them to output the signals.

지연부(227)는 인버터(226)로부터 출력되는 신호를 입력하여 이를 소정 기간 지연하여 출력한다.The delay unit 227 inputs a signal output from the inverter 226 and delays the signal for a predetermined period and outputs the signal.

인버터(229)는 기입 동작 인에이블 신호(RD)를 입력하여 이를 인버팅하여 출력한다.The inverter 229 inputs the write operation enable signal RD, inverts it, and outputs the same.

NAND 게이트(230)는 지연부(227), 및 인버터들(228,229)로부터 출력되는 신호들을 입력하여 이들을 논리 곱하고 인버팅하여 출력한다. 즉, NAND 게이트(230)는 지연부(227), 및 인버터들(228,229)로부터 출력되는 신호들이 모두 하이('H') 레벨일 경우에만 로우('L') 레벨이 되는 신호를 출력한다.The NAND gate 230 inputs signals output from the delay unit 227 and the inverters 228 and 229, and logically multiplies and inverts them. That is, the NAND gate 230 outputs a signal that becomes a low ('L') level only when the signals output from the delay unit 227 and the inverters 228 and 229 are all high ('H') levels.

구동부(231)는 NAND 게이트(230)로부터 출력되는 신호를 입력하여 이를 구동하여 내부 전원 인에이블 신호(PIVCEM)로서 출력한다.The driver 231 receives a signal output from the NAND gate 230, drives the signal, and outputs the signal as an internal power enable signal PIVCEM.

도 10은 도 4와 5에 있어서, 기입 및 독출 내부 전원 신호 발생기(240)의 구체적인 일 실시예에 따른 회로의 회로도를 나타내고 있다.FIG. 10 is a circuit diagram of a circuit according to a specific embodiment of the write and read internal power signal generator 240 in FIGS. 4 and 5.

도 10을 참조하면, 도 4와 5에 있어서의 기입 및 독출 내부 전원 신호 발생기(240)의 구체적인 일 실시예에 따른 회로는 인버터들(241,243,244), NAND 게이트(243), 지연부(245), 및 NOR 게이트(246)를 구비한다.Referring to FIG. 10, a circuit according to a specific embodiment of the write and read internal power signal generator 240 of FIGS. 4 and 5 may include inverters 241, 243, 244, NAND gate 243, delay unit 245, and the like. And a NOR gate 246.

인버터(241)는 기입 동작 인에이블 신호(RD)를 입력하여 이를 인버팅하여 출력한다.The inverter 241 inputs the write operation enable signal RD, inverts it, and outputs it.

인버터(242)는 독출 동작 인에이블 신호(WR)를 입력하여 이를 인버팅하여 출력한다.The inverter 242 inputs the read operation enable signal WR and inverts the same to output the read operation enable signal WR.

NAND 게이트(243)는 인버터들(241,242)로부터 출력되는 신호들을 입력하여 이들을 논리 곱하고 인버팅하여 출력한다.The NAND gate 243 inputs signals output from the inverters 241 and 242, and logically multiplies and inverts them.

인버터(244)는 NAND 게이트(243)로부터 출력되는 신호를 입력하여 이를 인버팅하여 출력한다.The inverter 244 inputs a signal output from the NAND gate 243, inverts it, and outputs the signal.

지연부(245)는 인버터(244)로부터 출력되는 신호를 입력하여 이를 지연하여 출력한다.The delay unit 245 inputs a signal output from the inverter 244 and delays it and outputs the signal.

NOR 게이트(246)는 내부 전원 인에이블 신호(PIVCEM)와 지연부(245)로부터 출력되는 신호를 입력하여 이들을 논리합하고 인버팅하여 기입 및 독출 내부 전원 신호(PRW)로서 출력한다.The NOR gate 246 inputs an internal power supply enable signal PIVCEM and a signal output from the delay unit 245, and logically inverts and inverts them, and outputs them as a write and read internal power signal PRW.

도 11은 도 4와 5에 있어서, 고주파 동작 내부 전원 신호 발생기(260)의 구체적인 일 실시예에 따른 회로의 회로도를 나타내고 있다.FIG. 11 is a circuit diagram of a circuit according to a specific embodiment of the high frequency operation internal power signal generator 260 in FIGS. 4 and 5.

도 11을 참조하면, 도 4와 5에 있어서의 고주파 동작 내부 전원 신호 발생기(260)의 구체적인 일 실시예에 따른 회로는 인버터들(261,262,265), 및 NAND 게이트들(263,264)을 구비한다.Referring to FIG. 11, a circuit according to a specific embodiment of the high frequency operation internal power signal generator 260 in FIGS. 4 and 5 includes inverters 261, 262, and 265, and NAND gates 263 and 264.

인버터(261)는 기입 동작 인에이블 신호(RD)를 입력하여 이를 인버팅하여 출력한다.The inverter 261 inputs the write operation enable signal RD, inverts it, and outputs the same.

인버터(262)는 독출 동작 인에이블 신호(WR)를 입력하여 이를 인버팅하여 출력한다.The inverter 262 inputs the read operation enable signal WR and inverts the read operation enable signal WR.

NAND 게이트(263)는 인버터들(261,262)로부터 출력되는 신호들을 입력하여 이들을 논리 곱하고 인버팅하여 출력한다.The NAND gate 263 inputs signals output from the inverters 261 and 262 and logically multiplies them and inverts them.

NAND 게이트(264)는 NAND 게이트(263)로부터 출력되는 신호와 고주파 동작 인에이블 신호(HF)를 입력하여 이들을 논리 곱하고 인버팅하여 출력한다.The NAND gate 264 inputs a signal output from the NAND gate 263 and a high frequency operation enable signal HF, and logically multiplies and inverts them.

인버터(265)는 NAND 게이트(264)로부터 출력되는 신호를 입력하여 이를 인버팅하여 고주파 동작 내부 전원 신호(PHF)로서 출력한다.The inverter 265 receives a signal output from the NAND gate 264, inverts the signal, and outputs the inverted signal as a high frequency operation internal power signal PHF.

도 12는 도 4에 있어서, 도 5 내지 도 11을 참조하여 그 동작을 설명하기 위한 여러 신호들의 타이밍도를 나타내고 있다.12 is a timing diagram of various signals for explaining the operation of FIG. 4 with reference to FIGS. 5 to 11.

도 12를 참조하면, 비트 라인 센싱 동작, 로 액티베이션 동작, 기입 및 독출 동작, 및 고주파 동작 등에 따라 각각 비트 라인 센싱 내부 전원 신호(PBS), 로 액티브 내부 전원 신호(PRACT), 기입 및 독출 내부 전원 신호(PRW), 및 고주파 동작 내부 전원 신호(PHF) 등이 독립적으로 액티브 되는 것을 알 수 있다. 따라서 내부 전원 전압 발생기(280)의 정전류원(281)을 구성하고 있는 각 전류 경로 수단들, 즉 비트 라인 센싱 전류 경로 수단(282), 로 액티브 전류 경로 수단(283), 기입 및 독출 전류 경로 수단(284), 및 고주파 동작 전류 경로 수단(285)을 구성하고 있는 NMOS 트랜지스터들이 각 동작들에 따라 독립적으로 턴 온 되어 진다. 그러므로 정전류원(281)의 전류 구동 능력도 각 동작들에 따라 가변되어 진다. 여기서 정전류원(281)을 구성하고 있는 각 전류 경로 소자들의 크기를 가변시킴으로써 각 동작에 적당한 전류 구동 능력을 가지도록 구성할 수 있다. 예를 들면, 로 액티브 동작 시에는 일반적으로 내부 전원의 소비가 작으므로 로 액티브 전류 경로 수단(283)을 구성하고 있는 NMOS 트랜지스터의 크기는 상대적으로 작게 구성하면 로 액티브 동작 시의 전력 소비를 감소시킬 수 있게 된다. 또한 정전류원(281)의 비트 라인 센싱 전류 경로 수단(282)을 구성하는 소자의 크기를 적당하게 조절하므로써 비트 라인 센싱 동작에 따른 전원 전압(VCC)의 딥(Dip) 현상의 영향에 따라 내부 전원 전압 발생기(280)가 동작할 수 있게 된다.Referring to FIG. 12, the bit line sensing internal power signal PBS, the low active internal power signal PRACT, the write and read internal power, respectively, according to the bit line sensing operation, the low activation operation, the write and read operation, and the high frequency operation. It can be seen that the signal PRW, the high frequency operation internal power signal PHF, and the like are independently activated. Therefore, each current path means constituting the constant current source 281 of the internal power supply voltage generator 280, namely, the bit line sensing current path means 282, the low active current path means 283, the write and read current path means. 284 and the NMOS transistors constituting the high frequency operating current path means 285 are turned on independently in accordance with the respective operations. Therefore, the current driving capability of the constant current source 281 also varies with each operation. Here, by varying the size of each current path element constituting the constant current source 281, it can be configured to have a current driving ability suitable for each operation. For example, since the consumption of the internal power is generally low during the low active operation, the size of the NMOS transistors constituting the low active current path means 283 is relatively small to reduce power consumption during the low active operation. It becomes possible. In addition, by appropriately adjusting the size of the elements constituting the bit line sensing current path means 282 of the constant current source 281, the internal power supply according to the influence of the dip phenomenon of the power supply voltage (VCC) according to the bit line sensing operation The voltage generator 280 can be operated.

도 13은 도 4에 있어서, 내부 전원 전압 발생기(280)의 구체적인 다른 일 실시예에 따른 회로의 회로도를 나타내고 있다.FIG. 13 illustrates a circuit diagram of a circuit according to another specific embodiment of the internal power supply voltage generator 280 in FIG. 4.

도 13을 참조하면, 도 4에 있어서의 내부 전원 전압 발생기(280)의 구체적인 다른 일 실시예에 따른 회로는 정전류원(381), 비교기(386), 및 구동 소자들(387,388)을 구비한다.Referring to FIG. 13, a circuit according to another specific embodiment of the internal power supply voltage generator 280 in FIG. 4 includes a constant current source 381, a comparator 386, and driving elements 387 and 388.

정전류원(381)은 각각 전원 단자(VCC)에 접속되어 서로 병렬로 연결되어 있는 비트 라인 센싱 전류 경로 수단(382), 로 액티브 전류 경로 수단(383), 기입 및 독출 전류 경로 수단(384), 및 고주파 전류 경로 수단(385)으로써 구성되어 있다.The constant current source 381 is connected to the power supply terminal VCC, respectively, and is connected to each other in parallel with the bit line sensing current path means 382, the low active current path means 383, the write and read current path means 384, And the high frequency current path means 385.

비트 라인 센싱 전류 경로 수단(382)은 비교기(386)와 전원 단자(VCC) 사이에 접속되어 있고, 비트 라인 센싱 내부 전원 신호 발생기(200)로부터 출력되는 비트 라인 센싱 내부 전원 신호(PBSB)에 의해서 턴 온 되는 PMOS 트랜지스터로써 구성되어 있다.The bit line sensing current path means 382 is connected between the comparator 386 and the power supply terminal VCC and is connected by the bit line sensing internal power signal PBSB output from the bit line sensing internal power signal generator 200. It is configured as a PMOS transistor that is turned on.

로 액티브 전류 경로 수단(383)은 비교기(386)와 전원 단자(VCC) 사이에 접속되어 있고, 로 액티브 내부 전원 신호 발생기(220)로부터 출력되는 로 액티브 내부 전원 신호(PRACTB)에 의해서 턴 온 되는 PMOS 트랜지스터로써 구성되어 있다.The low active current path means 383 is connected between the comparator 386 and the power supply terminal VCC and turned on by the low active internal power signal PRACTB output from the low active internal power signal generator 220. It is comprised as a PMOS transistor.

기입 및 독출 전류 경로 수단(384)은 비교기(386)와 전원 단자(VCC) 사이에 접속되어 있고, 기입 및 독출 내부 전원 신호 발생기(240)로부터 출력되는 기입 및 독출 내부 전원 신호(PRWB)에 의해서 턴 온 되는 PMOS 트랜지스터로써 구성되어 있다.The write and read current path means 384 is connected between the comparator 386 and the power supply terminal VCC and by the write and read internal power signal PRWB output from the write and read internal power signal generator 240. It is configured as a PMOS transistor that is turned on.

고주파 전류 경로 수단(385)은 비교기(386)와 전원 단자(VCC) 사이에 접속되어 있고, 고주파 동작 내부 전원 신호 발생기(260)로부터 출력되는 고주파 동작 내부 전원 신호(PHFB)에 의해서 턴 온 되는 PMOS 트랜지스터로써 구성되어 있다.The high frequency current path means 385 is connected between the comparator 386 and the power supply terminal VCC and turned on by the high frequency operation internal power signal PHFB output from the high frequency operation internal power signal generator 260. It is comprised as a transistor.

비교기(386)는 접지 단자(GND)와 정전류원(381) 사이에 접속되어 있고, 기준 전압(VREF)과 내부 전원 전압(IVC)을 입력하여 기준 전압(VREF)과 내부 전원 전압(IVC)의 차이에 따라 정전류원(381)으로부터 발생하는 전류량에 비례하는 량의 전류를 출력 단자(389)로 출력한다.The comparator 386 is connected between the ground terminal GND and the constant current source 381, and inputs the reference voltage VREF and the internal power supply voltage IVC to input the reference voltage VREF and the internal power supply voltage IVC. According to the difference, an amount of current proportional to the amount of current generated from the constant current source 381 is output to the output terminal 389.

구동 소자(387)는 전원 단자(VCC)와 비교기(386)의 출력 단자(389) 사이에 접속되어 있고, 내부 전원 인에이블 신호(PIVCEM)에 의해서 게이팅 되는 PMOS 트랜지스터로써 구성되어 있다. 여기서 내부 전원 인에이블 신호(PIVCEM)는 로 액티브 신호(RACT)와 기입 동작 인에이블 신호(RD)를 입력하여 로 액티브 신호(RACT)가 액티브 되어 있거나 기입 동작 인에이블 신호(RD)가 액티브 되어 있는 경우에 액티브 되는 신호이다. 내부 전원 인에이블 신호(PIVCEM)를 발생시키는 회로의 구체적인 일 실시예에 대한 설명은 로 액티브 내부 전원 신호 발생기(220)의 도 4와 도 13에 따른 구체적인 일 실시예에 대한 설명과 함께 설명하기로 한다.The drive element 387 is connected between the power supply terminal VCC and the output terminal 389 of the comparator 386, and is configured as a PMOS transistor gated by an internal power supply enable signal PIVCEM. Here, the internal power enable signal PIVCEM inputs the low active signal RAT and the write operation enable signal RD to activate the low active signal RAT or the write operation enable signal RD is active. In this case, the signal becomes active. A description of a specific embodiment of a circuit that generates an internal power enable signal PIVCEM is described with reference to a specific embodiment of the active internal power signal generator 220 according to FIGS. 4 and 13. do.

구동 소자(387)는 내부 전원 인에이블 신호(PIVCEM)에 의해서 제어되어 구동 소자(388)를 필요에 따라 턴 오프(Turn Off) 시키는 역할을 한다. 즉 구동 소자(387)는 내부 전원 인에이블 신호(PIVCEM)가 로우('L') 레벨로 넌액티베이션되는 경우에만 턴 온 되어 비교기(386)의 출력 단자(389)의 전압 값을 전원 단자(VCC)의 전압 값으로 폴싱(Forcing)하고 이에 따라 구동 소자(388)를 턴 오프 시키어 구동 소자(388)에 의한 회로의 전류 경로를 차단시킨다.The driving device 387 is controlled by the internal power enable signal PIVCEM to turn off the driving device 388 as necessary. That is, the driving element 387 is turned on only when the internal power enable signal PIVCEM is non-activated to the low ('L') level, so that the driving element 387 converts the voltage value of the output terminal 389 of the comparator 386 into the power supply terminal VCC. Forcing to a voltage value of the () and thereby turning off the driving element 388 to block the current path of the circuit by the driving element 388.

구동 소자(388)는 전원 단자(VCC)와 내부 전원 전압(IVC)을 입력하는 비교기(386)의 한 입력 단자 사이에 접속되어 있고, 비교기(386)의 출력 단자(389)에 접속되어 있는 구동 소자(387)의 한 단자로부터 출력되는 신호에 의해 게이팅 되는 PMOS 트랜지스터로써 구성되어 있다.The drive element 388 is connected between the power supply terminal VCC and one input terminal of the comparator 386 for inputting the internal power supply voltage IVC, and is connected to the output terminal 389 of the comparator 386. It is configured as a PMOS transistor gated by a signal output from one terminal of the element 387.

구동 소자(388)는 비교기(386)의 내부 전원 전압(IVC) 단자와 출력 단자(389) 사이의 피드백(Feedback) 회로를 구성하고 있다. 따라서, 비교기(386)의 내부 전원 전압(IVC) 단자에 접속되어 있는 부하 회로들에 의해서 내부 전원 전압(IVC)의 값이 기준 전압(VREF)의 값 이하로 강하하게 되면, 비교기(386)의 출력 단자(389)의 전압 값이 급속히 강하하게 된다. 비교기(386)의 출력 단자(389)는 구동 소자(388)의 게이트 단자에 접속되어 있으므로, 비교기(386)의 출력 단자(389)의 전압 값이 급속히 강하되어 음의 값을 가지게 되면 구동 소자(388)는 턴 온(Turn On) 되어 내부 전원 전압(IVC) 단자의 전압 값을 상승시키게 된다.The driving element 388 constitutes a feedback circuit between the internal power supply voltage IVC terminal of the comparator 386 and the output terminal 389. Therefore, when the value of the internal power supply voltage IVC falls below the value of the reference voltage VREF by load circuits connected to the internal power supply voltage IVC terminal of the comparator 386, the comparator 386 The voltage value of the output terminal 389 drops rapidly. Since the output terminal 389 of the comparator 386 is connected to the gate terminal of the driving element 388, when the voltage value of the output terminal 389 of the comparator 386 drops rapidly and has a negative value, the driving element ( 388 is turned on to increase the voltage value of the internal power supply voltage IVC terminal.

비교기(386)의 출력 단자(389)로부터 출력되는 전류의 구동 능력은 내부 전원 전압(IVC)이 소정의 기준 전압(VREF)과 동일해질 경우에 가장 최대가 되며, 이는 또한 비교기(386)의 정전류원(381)을 통하여 흐르는 전류량에 비례한다.The driving capability of the current output from the output terminal 389 of the comparator 386 is the maximum when the internal power supply voltage IVC becomes equal to the predetermined reference voltage VREF, which is also the constant current of the comparator 386. It is proportional to the amount of current flowing through the circle 381.

정전류원(381)은 이상에서 설명한 바와 같이 비트 라인 센싱 내부 전원 신호(PBSB), 로 액티브 내부 전원 신호(PRACTB), 기입 및 독출 내부 전원 신호(PRWB), 및 고주파 동작 내부 전원 신호(PHFB)에 의하여 칩 회로의 동작에 따라 적당한 구동 능력을 가지는 전류를 발생시킨다.The constant current source 381 is connected to the bit line sensing internal power signal PBSB, the low active internal power signal PRACTB, the write and read internal power signal PRWB, and the high frequency operation internal power signal PHFB as described above. As a result, a current having an appropriate driving capability is generated according to the operation of the chip circuit.

도 14는 도 4와 13에 있어서, 비트 라인 센싱 내부 전원 신호 발생기(200)의 구체적인 일 실시예에 따른 회로의 회로도를 나타내고 있다.14 is a circuit diagram of a circuit according to a specific embodiment of the bit line sensing internal power signal generator 200 in FIGS. 4 and 13.

도 14를 참조하면, 도 4와 13에 있어서의 비트 라인 센싱 내부 전원 신호 발생기(200)의 구체적인 일 실시예에 따른 회로는 비트 라인 센싱 감지부(301), 인버터(302), 및 구동부(303)를 구비한다.Referring to FIG. 14, a circuit according to a specific embodiment of the bit line sensing internal power signal generator 200 of FIGS. 4 and 13 may include a bit line sensing detector 301, an inverter 302, and a driver 303. ).

비트 라인 센싱 감지부(301)는 뱅크들(B1,B2,B3,B4)을 구비하고 있는 반도체 장치에 있어서, 각 뱅크들(B1,B2,B3,B4)의 비트 라인 센싱 감지 신호들(PIVCSEN_B1, PIVCSEN_B2,PIVCSEN_B3,PIVCSEN_B4) 중에서 어느 하나라도 하이('H') 레벨로 액티브 되어 있으면 하이('H') 레벨로 액티브 되는 신호를 출력한다. 여기서 각 뱅크들(B1,B2,B3,B4)의 비트 라인 센싱 감지 신호들(PIVCSEN_B1,PIVCSEN_B2, PIVCSEN_B3,PIVCSEN_B4)은 각각 해당되는 비트 라인 센싱 신호(BS)와 해당되는 로 액티브 신호(RACT)에 따라 액티브 되는 신호들이다. 각 뱅크들(B1,B2,B3,B4)의 비트 라인 센싱 감지 신호들(PIVCSEN_B1,PIVCSEN_B2, PIVCSEN_B3,PIVCSEN_B4)을 발생시키는 회로의 구체적인 일 실시예에 따른 회로는 도 7에 나타나 있는 것과 동일하게 구성할 수 있으므로 그 자세한 설명은 생략하기로 한다.The bit line sensing detector 301 is a semiconductor device including the banks B1, B2, B3, and B4. The bit line sensing detection signals PIVCSEN_B1 of each of the banks B1, B2, B3, and B4 are used. If any one of PIVCSEN_B2, PIVCSEN_B3, and PIVCSEN_B4) is active at the high ('H') level, the signal is activated at the high ('H') level. Here, the bit line sensing detection signals PIVCSEN_B1, PIVCSEN_B2, PIVCSEN_B3, and PIVCSEN_B4 of the banks B1, B2, B3, and B4 respectively correspond to the corresponding bit line sensing signal BS and the corresponding low active signal RAT. These are the signals that become active. A circuit according to a specific embodiment of the circuit for generating the bit line sensing detection signals PIVCSEN_B1, PIVCSEN_B2, PIVCSEN_B3, and PIVCSEN_B4 of each of the banks B1, B2, B3, and B4 is configured as shown in FIG. The detailed description thereof will be omitted.

인버터(302)는 비트 라인 센싱 감지부(301)로부터 출력되는 신호를 입력하여 이를 인버팅하여 출력한다.The inverter 302 inputs a signal output from the bit line sensing detector 301 and inverts it to output the signal.

구동부(303)는 인버터(302)로부터 출력되는 신호를 입력하여 이를 구동하여 비트 라인 센싱 내부 전원 신호(PBSB)로서 출력한다.The driver 303 inputs a signal output from the inverter 302, drives it, and outputs the signal as a bit line sensing internal power signal PBSB.

도 15는 도 4와 도 13에 있어서, 로 액티브 내부 전원 신호 발생기(220)의 구체적인 일 실시예에 따른 회로의 회로도를 나타내고 있다.FIG. 15 is a circuit diagram of a circuit according to a specific embodiment of the low active internal power signal generator 220 in FIGS. 4 and 13.

도 15를 참조하면, 도 4와 도 13에 있어서의 로 액티브 내부 전원 신호 발생기(220)의 구체적인 일 실시예에 따른 회로는 내부 전원 인에이블 신호 발생기(321), 인버터(322), OR 게이트(323), 및 NAND 게이트(324)를 구비한다.Referring to FIG. 15, a circuit according to a specific embodiment of the low active internal power signal generator 220 in FIGS. 4 and 13 may include an internal power enable signal generator 321, an inverter 322, and an OR gate. 323, and a NAND gate 324.

내부 전원 인에이블 신호 발생기(321)는 뱅크들(B1,B2,B3,B4) 각각에 해당되는 로 액티브 신호들(RACT_B1,RACT_B2,RACT_B3,RACT_B4)과 기입 동작 인에이블 신호(RD)를 입력하여 이에 따라 액티브 되는 내부 전원 인에이블 신호(PIVCEM)를 출력한다. 내부 전원 인에이블 신호(PIVCEM)는 뱅크들(B1,B2,B3,B4) 각각에 해당되는 로 액티브 신호들(RACT_B1,RACT_B2,RACT_B3,RACT_B4) 중에서 어느 하나라도 액티브 되어 있거나 기입 동작 인에이블 신호(RD)가 액티브 되어 있는 경우에 액티브 되는 신호이다. 내부 전원 인에이블 신호 발생기(321)의 구체적인 일 실시예에 따른 회로는 도 9에 나타나 있는 것과 동일하게 구성할 수 있으므로 그 자세한 설명은 생략하기로 한다.The internal power enable signal generator 321 inputs the active signals RAT_B1, RAT_B2, RAT_B3, and RAT_B4 corresponding to the banks B1, B2, B3, and B4 and the write operation enable signal RD, respectively. As a result, the active internal power enable signal PIVCEM is output. The internal power enable signal PIVCEM is active in any one of the active signals RAT_B1, RAT_B2, RAT_B3, and RAT_B4 corresponding to the banks B1, B2, B3, and B4, or the write operation enable signal ( This signal is activated when RD) is active. Since a circuit according to a specific embodiment of the internal power enable signal generator 321 may be configured in the same manner as illustrated in FIG. 9, a detailed description thereof will be omitted.

인버터(322)는 비트 라인 센싱 내부 전원 신호(PBSB)를 입력하여 이를 인버팅하여 출력한다.The inverter 322 inputs and outputs the bit line sensing internal power signal PBSB.

OR 게이트(323)는 파워다운(Power Down) 모드(Mode)에 대하여 액티브 되는 파워다운 인에이블 신호(PDOWN)와 인버터(322)로부터 출력되는 신호를 입력하여 이들을 논리 합하여 출력한다.The OR gate 323 inputs a power down enable signal PDOWN that is active in a power down mode and a signal output from the inverter 322, and logically adds them.

NAND 게이트(324)는 내부 전원 인에이블 신호(PIVCEM)와 OR 게이트(222)로부터의 출력을 입력하여 이들을 논리 곱하고 인버팅하여 로 액티브 내부 전원 신호(PRACTB)로서 출력한다.The NAND gate 324 inputs the internal power enable signal PIVCEM and the outputs from the OR gate 222, logically multiplies and inverts them, and outputs them as a low active internal power signal PRACTB.

도 16은 도 4와 13에 있어서, 기입 및 독출 내부 전원 신호 발생기(240)의 구체적인 일 실시예에 따른 회로의 회로도를 나타내고 있다.FIG. 16 shows a circuit diagram of a circuit according to a specific embodiment of the write and read internal power signal generator 240 in FIGS. 4 and 13.

도 16을 참조하면, 도 4와 13에 있어서의 기입 및 독출 내부 전원 신호 발생기(240)의 구체적인 일 실시예에 따른 회로는 인버터들(341,342,344,347), NAND 게이트(343), 지연부(345), 및 NOR 게이트(346)를 구비한다.Referring to FIG. 16, a circuit according to a specific embodiment of the write and read internal power signal generator 240 in FIGS. 4 and 13 may include inverters 341, 342, 344, and 347, a NAND gate 343, a delay unit 345, and the like. And a NOR gate 346.

인버터(341)는 기입 동작 인에이블 신호(RD)를 입력하여 이를 인버팅하여 출력한다.The inverter 341 receives a write operation enable signal RD, inverts it, and outputs the same.

인버터(342)는 독출 동작 인에이블 신호(WR)를 입력하여 이를 인버팅하여 출력한다.The inverter 342 inputs the read operation enable signal WR and inverts the read operation enable signal WR.

NAND 게이트(343)는 인버터들(341,342)로부터 출력되는 신호들을 입력하여 이들을 논리 곱하고 인버팅하여 출력한다.The NAND gate 343 inputs signals output from the inverters 341 and 342, and logically multiplies and inverts them.

인버터(344)는 NAND 게이트(343)로부터 출력되는 신호를 입력하여 이를 인버팅하여 출력한다.The inverter 344 inputs a signal output from the NAND gate 343, inverts it, and outputs the signal.

지연부(345)는 인버터(344)로부터 출력되는 신호를 입력하여 이를 지연하여 출력한다.The delay unit 345 inputs a signal output from the inverter 344 and delays it and outputs the signal.

NOR 게이트(346)는 내부 전원 인에이블 신호(PIVCEM)와 지연부(345)로부터 출력되는 신호를 입력하여 이들을 논리합하고 인버팅하여 출력한다.The NOR gate 346 inputs an internal power enable signal PIVCEM and a signal output from the delay unit 345, and logically inverts and inverts them.

인버터(347)는 NOR 게이트(346)로부터 출력되는 신호를 입력하여 이를 인버팅하여 기입 및 독출 내부 전원 신호(PRW)로서 출력한다.The inverter 347 inputs a signal output from the NOR gate 346, inverts the signal, and outputs the signal as a write and read internal power signal PRW.

도 17은 도 4와 13에 있어서, 고주파 동작 내부 전원 신호 발생기(260)의 구체적인 일 실시예에 따른 회로의 회로도를 나타내고 있다.FIG. 17 is a circuit diagram of a circuit according to a specific embodiment of the high frequency operation internal power signal generator 260 in FIGS. 4 and 13.

도 17을 참조하면, 도 4와 13에 있어서의 고주파 동작 내부 전원 신호 발생기(260)의 구체적인 일 실시예에 따른 회로는 인버터들(361,362), 및 NAND 게이트들(363,364)을 구비한다.Referring to FIG. 17, a circuit according to a specific embodiment of the high frequency operation internal power signal generator 260 in FIGS. 4 and 13 includes inverters 361 and 362, and NAND gates 363 and 364.

인버터(361)는 기입 동작 인에이블 신호(RD)를 입력하여 이를 인버팅하여 출력한다.The inverter 361 receives the write operation enable signal RD, inverts it, and outputs the same.

인버터(362)는 독출 동작 인에이블 신호(WR)를 입력하여 이를 인버팅하여 출력한다.The inverter 362 inputs the read operation enable signal WR, inverts the same, and outputs the read operation enable signal WR.

NAND 게이트(363)는 인버터들(361,362)로부터 출력되는 신호들을 입력하여 이들을 논리 곱하고 인버팅하여 출력한다.The NAND gate 363 inputs signals output from the inverters 361 and 362, and multiplies and inverts them.

NAND 게이트(364)는 NAND 게이트(363)로부터 출력되는 신호와 고주파 동작 인에이블 신호(HF)를 입력하여 이들을 논리 곱하고 인버팅하여 고주파 동작 내부 전원 신호(PHFB)로서 출력한다.The NAND gate 364 inputs the signal output from the NAND gate 363 and the high frequency operation enable signal HF, logically multiplies and inverts them, and outputs the high frequency operation internal power signal PHFB.

도 18은 도 4에 있어서, 도 13 내지 도 17을 참조하여 그 동작을 설명하기 위한 여러 신호들의 타이밍도를 나타내고 있다.FIG. 18 is a timing diagram of various signals for explaining the operation of FIG. 4 with reference to FIGS. 13 to 17.

도 18을 참조하면, 비트 라인 센싱 동작, 로 액티베이션 동작, 기입 및 독출 동작, 및 고주파 동작 등에 따라 각각 비트 라인 센싱 내부 전원 신호(PBSB), 로 액티브 내부 전원 신호(PRACTB), 기입 및 독출 내부 전원 신호(PRWB), 및 고주파 동작 내부 전원 신호(PHFB) 등이 독립적으로 액티브 되는 것을 알 수 있다. 따라서 내부 전원 전압 발생기(280)의 정전류원(381)을 구성하고 있는 각 전류 경로 수단들, 즉 비트 라인 센싱 전류 경로 수단(382), 로 액티브 전류 경로 수단(383), 기입 및 독출 전류 경로 수단(384), 및 고주파 동작 전류 경로 수단(385)을 구성하고 있는 PMOS 트랜지스터들이 각 동작들에 따라 독립적으로 턴 온 되어 진다. 그러므로 정전류원(381)의 전류 구동 능력도 각 동작들에 따라 가변되어 진다. 여기서 정전류원(381)을 구성하고 있는 각 전류 경로 소자들의 크기를 가변시킴으로써 각 동작에 적당한 전류 구동 능력을 가지도록 구성할 수 있다. 예를 들면, 로 액티브 동작 시에는 일반적으로 내부 전원의 소비가 작으므로 로 액티브 전류 경로 수단(383)을 구성하고 있는 PMOS 트랜지스터의 크기는 상대적으로 작게 구성하면 로 액티브 동작 시의 전력 소비를 감소시킬 수 있게 된다. 또한 정전류원(381)의 비트 라인 센싱 전류 경로 수단(382)을 구성하는 소자의 크기를 적당하게 조절하므로써 비트 라인 센싱 동작에 따른 전원 전압(VCC)의 딥(Dip) 현상의 영향에 따라 내부 전원 전압 발생기(280)가 동작할 수 있게 된다.Referring to FIG. 18, the bit line sensing internal power signal PBSB, the low active internal power signal PRACTB, the write and read internal power sources are respectively applied according to bit line sensing operations, low activation operations, write and read operations, and high frequency operations. It can be seen that the signal PRWB, the high frequency operation internal power signal PHFB, and the like are independently activated. Therefore, each current path means constituting the constant current source 381 of the internal power supply voltage generator 280, namely, the bit line sensing current path means 382, the low active current path means 383, the write and read current path means. 384, and the PMOS transistors constituting the high frequency operating current path means 385 are turned on independently in accordance with the respective operations. Therefore, the current driving capability of the constant current source 381 also varies with each operation. Here, by varying the size of each current path element constituting the constant current source 381, it can be configured to have a current driving capability suitable for each operation. For example, since the consumption of the internal power is generally low during the low active operation, the size of the PMOS transistor constituting the low active current path means 383 is relatively small, so that power consumption during the low active operation can be reduced. It becomes possible. In addition, by appropriately adjusting the size of the elements constituting the bit line sensing current path means 382 of the constant current source 381, the internal power supply according to the influence of the dip phenomenon of the power supply voltage VCC according to the bit line sensing operation The voltage generator 280 can be operated.

본 발명에 의하면, 칩 회로의 동작들에 따라 전류 구동 능력을 가변시킬 수 있는 내부 전원 전압 발생기를 구비하므로 써 소비 전력의 소모를 감소시킬 수 있는 효과를 가진다.According to the present invention, the internal power supply voltage generator capable of varying the current driving capability according to the operations of the chip circuit has the effect of reducing the power consumption.

Claims (25)

복수의 뱅크들을 구비하고, 비트 라인 센싱 동작, 로 액티베이션 동작, 기입 및 독출 동작, 및 고주파 동작을 수행하는 반도체 장치에 있어서,A semiconductor device having a plurality of banks and performing a bit line sensing operation, a low activation operation, a write and read operation, and a high frequency operation, 상기 비트 라인 센싱 동작에 대하여 비트 라인 센싱 내부 전원 신호를 발생하는 비트 라인 센싱 내부 전원 신호 발생기;A bit line sensing internal power signal generator configured to generate a bit line sensing internal power signal with respect to the bit line sensing operation; 상기 로 액티베이션 동작에 대하여 로 액티브 내부 전원 신호를 발생하는 로 액티브 내부 전원 신호 발생기;A low active internal power signal generator for generating a low active internal power signal in response to the low activation operation; 상기 기입 및 독출 동작에 대하여 기입 및 독출 내부 전원 신호를 발생하는 기입 및 독출 내부 전원 신호 발생기;A write and read internal power signal generator for generating a write and read internal power signal for the write and read operations; 상기 고주파 동작에 대하여 고주파 동작 내부 전원 신호를 발생하는 고주파 동작 내부 전원 신호 발생기; 및A high frequency operation internal power signal generator for generating a high frequency operation internal power signal with respect to the high frequency operation; And 상기 비트 라인 센싱 내부 전원 신호, 상기 로 액티브 내부 전원 신호, 상기 기입 및 독출 내부 전원 신호, 및 고주파 동작 내부 전원 신호에 의해서 인에이블 되고, 상기 비트 라인 센싱 내부 전원 신호, 상기 로 액티브 내부 전원 신호, 상기 기입 및 독출 내부 전원 신호, 및 고주파 동작 내부 전원 신호에 따라 적당한 전류 구동 능력을 가지는 내부 전원 전압 발생기를 구비하는 것을 특징으로 하는 반도체 장치.Enabled by the bit line sensing internal power signal, the low active internal power signal, the write and read internal power signal, and a high frequency operating internal power signal, the bit line sensing internal power signal, the low active internal power signal, And an internal power supply voltage generator having an appropriate current driving capability in accordance with the write and read internal power signal and the high frequency operation internal power signal. 제1항에 있어서, 상기 내부 전원 전압 발생기는,The method of claim 1, wherein the internal power supply voltage generator, 각각 접지 단자에 접속되어 서로 병렬로 연결되어 있고, 상기 비트 라인 센싱 내부 전원 신호 발생기, 상기 로 액티브 내부 전원 신호 발생기, 상기 기입 및 독출 내부 전원 신호 발생기, 및 상기 고주파 동작 내부 전원 신호 발생기로부터 출력되는 상기 비트 라인 센싱 내부 전원 신호, 상기 로 액티브 내부 전원 신호, 상기 기입 및 독출 내부 전원 신호, 및 고주파 동작 내부 전원 신호 중에서 해당되는 신호에 의해서 인에이블 되는 비트 라인 센싱 전류 경로 수단, 로 액티브 전류 경로 수단, 기입 및 독출 전류 경로 수단, 및 고주파 전류 경로 수단으로써 구성되어 있는 정전류원;Each connected to a ground terminal and connected in parallel with each other, and output from the bit line sensing internal power signal generator, the active active internal power signal generator, the write and read internal power signal generator, and the high frequency operation internal power signal generator. A bit line sensing current path means enabled by a corresponding signal among the bit line sensing internal power signal, the low active internal power signal, the write and read internal power signal, and a high frequency operation internal power signal, a low active current path means A constant current source configured as write and read current path means, and high frequency current path means; 전원 단자와 상기 정전류원 사이에 접속되어 있고, 기준 전압과 내부 전원 전압을 입력하여 상기 기준 전압과 상기 내부 전원 전압의 차이에 따라 상기 정전류원으로부터 발생하는 전류량에 비례하는 량의 전류를 출력 단자로 출력하는 비교기;It is connected between a power supply terminal and the constant current source, and inputs a reference voltage and an internal power supply voltage to output the amount of current proportional to the amount of current generated from the constant current source according to the difference between the reference voltage and the internal power supply voltage. Output comparator; 로 액티브 신호와 기입 동작 인에이블 신호를 입력하여 상기 로 액티브 신호가 액티브 되어 있는 경우와 상기 기입 동작 인에이블 신호가 액티브 되어 있는 경우에 액티브 되는 내부 전원 인에이블 신호를 발생시키는 내부 전원 인에이블 신호 발생기;An internal power enable signal generator that inputs a low active signal and a write operation enable signal to generate an internal power enable signal that is activated when the low active signal is active and when the write operation enable signal is active; ; 상기 전원 단자와 상기 비교기의 출력 단자 사이에 접속되어 있고, 상기 내부 전원 인에이블 신호에 의해서 게이팅 되는 제 1 구동 소자; 및A first driving element connected between the power supply terminal and the output terminal of the comparator and gated by the internal power enable signal; And 상기 전원 단자와 상기 내부 전원 전압을 입력하는 상기 비교기의 한 입력 단자 사이에 접속되어 있고, 상기 비교기의 출력 단자에 접속되어 있는 상기 제 1 구동 소자의 한 단자로부터 출력되는 신호에 의해 게이팅 되는 제 2 구동 소자를 구비하는 것을 특징으로 하는 반도체 장치.A second gate connected between the power supply terminal and one input terminal of the comparator for inputting the internal power supply voltage and gated by a signal output from one terminal of the first driving element connected to the output terminal of the comparator A semiconductor device comprising a drive element. 제2항에 있어서, 상기 비트 라인 센싱 전류 경로 수단은 상기 비교기와 상기 접지 단자사이에 접속되어 있고, 상기 비트 라인 센싱 내부 전원 신호에 의해서 턴 온 되는 NMOS 트랜지스터인 것을 특징으로 하는 반도체 장치.The semiconductor device according to claim 2, wherein the bit line sensing current path means is an NMOS transistor connected between the comparator and the ground terminal and turned on by the bit line sensing internal power signal. 제2항에 있어서, 상기 로 액티브 전류 경로 수단은 상기 비교기와 상기 접지 단자 사이에 접속되어 있고, 상기 로 액티브 내부 전원 신호에 의해서 턴 온 되는 NMOS 트랜지스터인 것을 특징으로 하는 반도체 장치.3. The semiconductor device according to claim 2, wherein the low active current path means is an NMOS transistor connected between the comparator and the ground terminal and turned on by the low active internal power signal. 제2항에 있어서, 상기 기입 및 독출 전류 경로 수단은 상기 비교기와 상기 접지 단자 사이에 접속되어 있고, 상기 기입 및 독출 내부 전원 신호에 의해서 턴 온 되는 NMOS 트랜지스터인 것을 특징으로 하는 반도체 장치.3. The semiconductor device according to claim 2, wherein the write and read current path means is an NMOS transistor connected between the comparator and the ground terminal and turned on by the write and read internal power signal. 제2항에 있어서, 상기 고주파 전류 경로 수단은 상기 비교기와 상기 접지 단자 사이에 접속되어 있고, 상기 고주파 동작 내부 전원 신호에 의해서 턴 온 되는 NMOS 트랜지스터인 것을 특징으로 하는 반도체 장치.The semiconductor device according to claim 2, wherein the high frequency current path means is an NMOS transistor connected between the comparator and the ground terminal and turned on by the high frequency operation internal power signal. 제2항에 있어서, 상기 제 1 구동 소자는 PMOS 트랜지스터인 것을 특징으로 하는 반도체 장치.The semiconductor device according to claim 2, wherein said first driving element is a PMOS transistor. 제2항에 있어서, 상기 제 2 구동 소자는 PMOS 트랜지스터인 것을 특징으로 하는 반도체 장치.The semiconductor device according to claim 2, wherein said second driving element is a PMOS transistor. 제2항에 있어서, 상기 내부 전원 인에이블 신호 발생기는,The method of claim 2, wherein the internal power enable signal generator, 복수의 뱅크들 중에 어느 하나라도 로 액티브 상태에 있는 경우에만 액티브 되는 신호를 출력하는 로 액티브 인에이블 신호 발생기;A low active enable signal generator for outputting a signal that is activated only when any one of the plurality of banks is in the low active state; 상기 로 액티브 인에이블 신호 발생기로부터 출력되는 신호를 입력하여 이를 인버팅하여 출력하는 인버터;An inverter for inputting a signal output from the low active enable signal generator and inverting the signal; 상기 로 액티브 인에이블 신호 발생기로부터 출력되는 신호를 입력하여 이를 인버팅하고 이를 지연하여 출력하는 지연부;A delay unit configured to input a signal output from the low active enable signal generator, invert it, and delay and output the signal; 상기 인버터로부터 출력되는 신호, 상기 지연부로부터 출력되는 신호, 및 기입 인에이블 신호를 입력하여 이들을 논리 곱하고 인버팅하여 출력하는 NAND 게이트; 및A NAND gate configured to input a signal output from the inverter, a signal output from the delay unit, and a write enable signal, and to logically multiply and invert these signals; And 상기 NAND 게이트로부터 출력되는 신호를 구동하는 구동부를 구비하는 것을 특징으로 하는 반도체 장치.And a driver for driving a signal output from the NAND gate. 제2항에 있어서, 상기 비트 라인 센싱 내부 전원 신호 발생기는3. The apparatus of claim 2, wherein the bit line sensing internal power signal generator 각각, 상기 복수의 뱅크들 중에서 해당되는 뱅크에 대하여 비트 라인을 센싱 하는 동작이 수행되는 동안 액티브 되어 있는 비트 라인 센싱 신호를 입력하여 이를 지연 구동하는 복수의 제 1 지연부들;A plurality of first delay units configured to input a bit line sensing signal that is active while the bit line sensing signal is applied to a corresponding bank among the plurality of banks, and to delay drive the bit line sensing signal; 각각, 상기 복수의 뱅크들 중에서 해당되는 뱅크의 로 액티브 신호를 입력하여 이를 인버팅하여 출력하는 복수의 인버터들;A plurality of inverters each inputting a low active signal of a corresponding bank among the plurality of banks and inverting the same; 각각 상기 복수의 인버터들 중에서 해당되는 인버터로부터의 출력을 지연 구동하는 복수의 제 2 지연부들;A plurality of second delay units for delay-driving an output from a corresponding inverter among the plurality of inverters, respectively; 각각, 상기 복수의 제 1 지연부들 중에서 해당되는 제 1 지연부로부터의 출력과 상기 복수의 제 2 지연부들 중에서 해당되는 제 2 지연부로부터의 출력을 입력하여 논리합하고 이를 인버팅하여 출력하는 복수의 NOR 게이트들; 및Each of the plurality of first outputs from the first delay unit among the plurality of first delay units and the outputs from the corresponding second delay unit among the plurality of second delay units are inputted, ORed, inverted, and outputted. NOR gates; And 상기 복수의 NOR 게이트들로부터의 출력들 중에서 어느 하나라도 액티브 되어 있는 경우에 액티브 되는 신호를 출력하는 비트 라인 센싱 감지부; 및A bit line sensing detector configured to output a signal that is activated when any one of the outputs from the plurality of NOR gates is activated; And 상기 비트 라인 센싱 감지부로부터 출력되는 신호를 입력하여 이를 구동하여 상기 비트 라인 센싱 내부 전원 신호로서 출력하는 구동부를 구비하는 것을 특징으로 하는 반도체 장치.And a driver configured to input a signal output from the bit line sensing detector and to drive the signal outputted as the bit line sensing internal power signal. 제10항에 있어서, 로 액티브 내부 전원 신호 발생기는11. The system of claim 10, wherein the low active internal power signal generator 파워다운 모드에 대하여 액티브 되는 파워다운 인에이블 신호와 상기 비트 라인 센싱 내부 전원 신호를 입력하여 이들을 논리 합하여 출력하는 OR 게이트;An OR gate for inputting a power down enable signal that is active in a power down mode and the bit line sensing internal power signal, and outputting a logic sum; 상기 내부 전원 인에이블 신호와 상기 OR 게이트로부터의 출력을 입력하여 이들을 논리 곱하고 인버팅하여 출력하는 NAND 게이트; 및A NAND gate configured to input the internal power enable signal and an output from the OR gate, to logically multiply them, and to invert and output the output; And 상기 NAND 게이트의 출력을 입력하여 이를 인버팅하여 로 액티브 내부 전원 신호로서 출력하는 인버터를 구비하는 것을 특징으로 하는 반도체 장치.And an inverter which inputs the output of the NAND gate, inverts the output of the NAND gate, and outputs the signal as a low active internal power signal. 제2항에 있어서, 상기 기입 및 독출 내부 전원 신호 발생기는3. The apparatus of claim 2, wherein the write and read internal power signal generator 기입 동작에 대하여 액티브 되어 있는 기입 인에이블 신호를 입력하여 이를 인버팅하여 출력하는 제 1 인버터;A first inverter configured to input, invert, and output a write enable signal that is active for a write operation; 독출 동작에 대하여 액티브 되어 있는 독출 인에이블 신호를 입력하여 이를 인버팅하여 출력하는 제 2 인버터;A second inverter for inputting a read enable signal that is active with respect to a read operation, inverting the read enable signal and outputting the read enable signal; 상기 제 1 인버터로부터 출력되는 신호와 상기 제 2 인버터로부터 출력되는 신호를 입력하여 이들을 논리 곱하고 인버팅하여 출력하는 NAND 게이트;A NAND gate configured to input a signal output from the first inverter and a signal output from the second inverter, logically multiply them, and invert the output signal; 상기 NAND 게이트로부터 출력되는 신호를 입력하여 이를 인버팅하여 출력하는 제 3 인버터;A third inverter for inputting a signal output from the NAND gate and inverting it to output the signal; 상기 제 3 인버터로부터 출력되는 신호를 입력하여 이를 지연하여 출력하는 지연부;A delay unit which inputs a signal output from the third inverter and delays the signal; 상기 내부 전원 인에이블 신호와 상기 제 3 인버터로부터 출력되는 신호를 입력하여 이들을 논리합하고 인버팅하여 기입 및 독출 내부 전원 신호로서 출력하는 NOR 게이트를 구비하는 것을 특징으로 하는 반도체 장치.And a NOR gate for inputting the internal power enable signal and the signals output from the third inverter, for logically inverting and inverting them, and outputting them as write and read internal power signals. 제2항에 있어서, 상기 고주파 동작 내부 전원 신호 발생기는The internal power signal generator of claim 2, wherein 기입 동작에 대하여 액티브 되어 있는 기입 인에이블 신호를 입력하여 이를 인버팅하여 출력하는 제 1 인버터;A first inverter configured to input, invert, and output a write enable signal that is active for a write operation; 독출 동작에 대하여 액티브 되어 있는 독출 인에이블 신호를 입력하여 이를 인버팅하여 출력하는 제 2 인버터;A second inverter for inputting a read enable signal that is active with respect to a read operation, inverting the read enable signal and outputting the read enable signal; 상기 제 1 인버터로부터 출력되는 신호와 상기 제 2 인버터로부터 출력되는 신호를 입력하여 이들을 논리 곱하고 인버팅하여 출력하는 제 1 NAND 게이트;A first NAND gate configured to input a signal output from the first inverter and a signal output from the second inverter, logically multiply them, and invert the output signal; 상기 제 1 NAND 게이트로부터 출력되는 신호와 고주파 동작 인에이블 신호를 입력하여 이들을 논리 곱하고 인버팅하여 출력하는 제 2 NAND 게이트; 및A second NAND gate configured to input a signal output from the first NAND gate and a high frequency operation enable signal, logically multiply them, and invert the output signal; And 상기 제 2 NAND 게이트로부터 출력되는 신호를 입력하여 이를 인버팅하여 고주파 동작 내부 전원 신호로서 출력하는 제 3 인버터를 구비하는 것을 특징으로 하는 반도체 장치.And a third inverter which inputs a signal output from the second NAND gate, inverts the signal, and outputs the signal as a high frequency operation internal power signal. 제1항에 있어서, 상기 내부 전원 전압 발생기는,The method of claim 1, wherein the internal power supply voltage generator, 각각 전원 단자에 접속되어 서로 병렬로 연결되어 있고, 상기 비트 라인 센싱 내부 전원 신호 발생기, 상기 로 액티브 내부 전원 신호 발생기, 상기 기입 및 독출 내부 전원 신호 발생기, 및 상기 고주파 동작 내부 전원 신호 발생기로부터 출력되는 상기 비트 라인 센싱 내부 전원 신호, 상기 로 액티브 내부 전원 신호, 상기 기입 및 독출 내부 전원 신호, 및 고주파 동작 내부 전원 신호 중에서 해당되는 신호에 의해서 인에이블 되는 비트 라인 센싱 전류 경로 수단, 로 액티브 전류 경로 수단, 기입 및 독출 전류 경로 수단, 및 고주파 전류 경로 수단으로써 구성되어 있는 정전류원;Each connected to a power supply terminal and connected in parallel to each other, and output from the bit line sensing internal power signal generator, the active active internal power signal generator, the write and read internal power signal generator, and the high frequency operation internal power signal generator. A bit line sensing current path means enabled by a corresponding signal among the bit line sensing internal power signal, the low active internal power signal, the write and read internal power signal, and a high frequency operation internal power signal, a low active current path means A constant current source configured as write and read current path means, and high frequency current path means; 상기 정전류원과 접지 단자 사이에 접속되어 있고, 기준 전압과 내부 전원 전압을 입력하여 상기 기준 전압과 상기 내부 전원 전압의 차이에 따라 상기 정전류원으로부터 발생하는 전류량에 비례하는 량의 전류를 출력 단자로 출력하는 비교기;Connected between the constant current source and the ground terminal, and inputs a reference voltage and an internal power supply voltage to output current in proportion to the amount of current generated from the constant current source according to the difference between the reference voltage and the internal power supply voltage. Output comparator; 로 액티브 신호와 기입 동작 인에이블 신호를 입력하여 상기 로 액티브 신호가 액티브 되어 있는 경우와 상기 기입 동작 인에이블 신호가 액티브 되어 있는 경우에 액티브 되는 내부 전원 인에이블 신호를 발생시키는 내부 전원 인에이블 신호 발생기;An internal power enable signal generator that inputs a low active signal and a write operation enable signal to generate an internal power enable signal that is activated when the low active signal is active and when the write operation enable signal is active; ; 상기 전원 단자와 상기 비교기의 출력 단자 사이에 접속되어 있고, 상기 내부 전원 인에이블 신호에 의해서 게이팅 되는 제 1 구동 소자; 및A first driving element connected between the power supply terminal and the output terminal of the comparator and gated by the internal power enable signal; And 상기 전원 단자와 상기 내부 전원 전압을 입력하는 상기 비교기의 한 입력 단자 사이에 접속되어 있고, 상기 비교기의 출력 단자에 접속되어 있는 상기 제 1 구동 소자의 한 단자로부터 출력되는 신호에 의해 게이팅 되는 제 2 구동 소자를 구비하는 것을 특징으로 하는 반도체 장치.A second gate connected between the power supply terminal and one input terminal of the comparator for inputting the internal power supply voltage and gated by a signal output from one terminal of the first driving element connected to the output terminal of the comparator A semiconductor device comprising a drive element. 제14항에 있어서, 상기 비트 라인 센싱 전류 경로 수단은 상기 비교기와 상기 전원 단자사이에 접속되어 있고, 상기 비트 라인 센싱 내부 전원 신호에 의해서 턴 온 되는 PMOS 트랜지스터인 것을 특징으로 하는 반도체 장치.15. The semiconductor device according to claim 14, wherein the bit line sensing current path means is a PMOS transistor connected between the comparator and the power supply terminal and turned on by the bit line sensing internal power signal. 제14항에 있어서, 상기 로 액티브 전류 경로 수단은 상기 비교기와 상기 전원 단자 사이에 접속되어 있고, 상기 로 액티브 내부 전원 신호에 의해서 턴 온 되는 PMOS 트랜지스터인 것을 특징으로 하는 반도체 장치.15. The semiconductor device according to claim 14, wherein said low active current path means is a PMOS transistor connected between said comparator and said power supply terminal and turned on by said low active internal power signal. 제14항에 있어서, 상기 기입 및 독출 전류 경로 수단은 상기 비교기와 상기 전원 단자 사이에 접속되어 있고, 상기 기입 및 독출 내부 전원 신호에 의해서 턴 온 되는 PMOS 트랜지스터인 것을 특징으로 하는 반도체 장치.15. The semiconductor device according to claim 14, wherein said write and read current path means is a PMOS transistor connected between said comparator and said power supply terminal and turned on by said write and read internal power signal. 제14항에 있어서, 상기 고주파 전류 경로 수단은 상기 비교기와 상기 전원 단자 사이에 접속되어 있고, 상기 고주파 동작 내부 전원 신호에 의해서 턴 온 되는 PMOS 트랜지스터인 것을 특징으로 하는 반도체 장치.The semiconductor device according to claim 14, wherein the high frequency current path means is a PMOS transistor connected between the comparator and the power supply terminal and turned on by the high frequency operation internal power signal. 제14항에 있어서, 상기 제 1 구동 소자는 PMOS 트랜지스터인 것을 특징으로 하는 반도체 장치.15. The semiconductor device according to claim 14, wherein said first driving element is a PMOS transistor. 제14항에 있어서, 상기 제 2 구동 소자는 PMOS 트랜지스터인 것을 특징으로 하는 반도체 장치.The semiconductor device according to claim 14, wherein said second driving element is a PMOS transistor. 제14항에 있어서, 상기 내부 전원 인에이블 신호 발생기는,The method of claim 14, wherein the internal power enable signal generator, 복수의 뱅크들 중에 어느 하나라도 로 액티브 상태에 있는 경우에만 액티브 되는 신호를 출력하는 로 액티브 인에이블 신호 발생기;A low active enable signal generator for outputting a signal that is activated only when any one of the plurality of banks is in the low active state; 상기 로 액티브 인에이블 신호 발생기로부터 출력되는 신호를 입력하여 이를 인버팅하여 출력하는 인버터;An inverter for inputting a signal output from the low active enable signal generator and inverting the signal; 상기 로 액티브 인에이블 신호 발생기로부터 출력되는 신호를 입력하여 이를 인버팅하고 이를 지연하여 출력하는 지연부;A delay unit configured to input a signal output from the low active enable signal generator, invert it, and delay and output the signal; 상기 인버터로부터 출력되는 신호, 상기 지연부로부터 출력되는 신호, 및 기입 인에이블 신호를 입력하여 이들을 논리 곱하고 인버팅하여 출력하는 NAND 게이트; 및A NAND gate configured to input a signal output from the inverter, a signal output from the delay unit, and a write enable signal, and to logically multiply and invert these signals; And 상기 NAND 게이트로부터 출력되는 신호를 구동하는 구동부를 구비하는 것을 특징으로 하는 반도체 장치.And a driver for driving a signal output from the NAND gate. 제14항에 있어서, 상기 비트 라인 센싱 내부 전원 신호 발생기는15. The apparatus of claim 14, wherein the bit line sensing internal power signal generator 각각, 상기 복수의 뱅크들 중에서 해당되는 뱅크에 대하여 비트 라인을 센싱 하는 동작이 수행되는 동안 액티브 되어 있는 비트 라인 센싱 신호를 입력하여 이를 지연 구동하는 복수의 제 1 지연부들;A plurality of first delay units configured to input a bit line sensing signal that is active while the bit line sensing signal is applied to a corresponding bank among the plurality of banks, and to delay drive the bit line sensing signal; 각각, 상기 복수의 뱅크들 중에서 해당되는 뱅크의 로 액티브 신호를 입력하여 이를 인버팅하여 출력하는 복수의 제 1 인버터들;A plurality of first inverters each inputting a low active signal of a corresponding bank among the plurality of banks, inverting and outputting the low active signal; 각각 상기 복수의 제 1 인버터들 중에서 해당되는 제 1 인버터로부터의 출력을 지연 구동하는 복수의 제 2 지연부들;A plurality of second delay units for delay-driving an output from a corresponding first inverter among the plurality of first inverters, respectively; 각각, 상기 복수의 제 1 지연부들 중에서 해당되는 제 1 지연부로부터의 출력과 상기 복수의 제 2 지연부들 중에서 해당되는 제 2 지연부로부터의 출력을 입력하여 논리합하고 이를 인버팅하여 출력하는 복수의 NOR 게이트들; 및Each of the plurality of first outputs from the first delay unit among the plurality of first delay units and the outputs from the corresponding second delay unit among the plurality of second delay units are inputted, ORed, inverted, and outputted. NOR gates; And 상기 복수의 NOR 게이트들로부터의 출력들 중에서 어느 하나라도 액티브 되어 있는 경우에 액티브 되는 신호를 출력하는 비트 라인 센싱 감지부;A bit line sensing detector configured to output a signal that is activated when any one of the outputs from the plurality of NOR gates is activated; 상기 비트 라인 센싱 감지부로부터 출력되는 신호를 입력하여 이를 인버팅하여 출력하는 제 2 인버터; 및A second inverter for inputting a signal output from the bit line sensing detector and inverting the signal; And 상기 비트 라인 센싱 감지부로부터 출력되는 신호를 입력하여 이를 구동하여 상기 비트 라인 센싱 내부 전원 신호로서 출력하는 구동부를 구비하는 것을 특징으로 하는 반도체 장치.And a driver configured to input a signal output from the bit line sensing detector and to drive the signal outputted as the bit line sensing internal power signal. 제22항에 있어서, 로 액티브 내부 전원 신호 발생기는23. The system of claim 22, wherein the low active internal power signal generator 파워다운 모드에 대하여 액티브 되는 파워다운 인에이블 신호와 상기 비트 라인 센싱 내부 전원 신호를 입력하여 이들을 논리 합하여 출력하는 OR 게이트; 및An OR gate for inputting a power down enable signal that is active in a power down mode and the bit line sensing internal power signal, and outputting a logic sum; And 상기 내부 전원 인에이블 신호와 상기 OR 게이트로부터의 출력을 입력하여 이들을 논리 곱하고 인버팅하여 출력하는 NAND 게이트를 구비하는 것을 특징으로 하는 반도체 장치.And a NAND gate for inputting the internal power enable signal and the output from the OR gate, and multiplying and inverting the outputs. 제14항에 있어서, 상기 기입 및 독출 내부 전원 신호 발생기는15. The apparatus of claim 14, wherein the write and read internal power signal generator 기입 동작에 대하여 액티브 되어 있는 기입 인에이블 신호를 입력하여 이를 인버팅하여 출력하는 제 1 인버터;A first inverter configured to input, invert, and output a write enable signal that is active for a write operation; 독출 동작에 대하여 액티브 되어 있는 독출 인에이블 신호를 입력하여 이를 인버팅하여 출력하는 제 2 인버터;A second inverter for inputting a read enable signal that is active with respect to a read operation, inverting the read enable signal, and outputting the read enable signal; 상기 제 1 인버터로부터 출력되는 신호와 상기 제 2 인버터로부터 출력되는 신호를 입력하여 이들을 논리 곱하고 인버팅하여 출력하는 NAND 게이트;A NAND gate configured to input a signal output from the first inverter and a signal output from the second inverter, logically multiply them, and invert the output signal; 상기 NAND 게이트로부터 출력되는 신호를 입력하여 이를 인버팅하여 출력하는 제 3 인버터;A third inverter for inputting a signal output from the NAND gate and inverting it to output the signal; 상기 제 3 인버터로부터 출력되는 신호를 입력하여 이를 지연하여 출력하는 지연부;A delay unit which inputs a signal output from the third inverter and delays the signal; 상기 내부 전원 인에이블 신호와 상기 제 3 인버터로부터 출력되는 신호를 입력하여 이들을 논리합하고 인버팅하여 출력하는 NOR 게이트; 및A NOR gate for inputting the internal power enable signal and a signal output from the third inverter, and logic-suming and inverting the internal power enable signal; And 상기 NOR 게이트로부터 출력되는 신호를 입력하여 이를 인버팅하여 기입 및 독출 내부 전원 신호로서 출력하는 제 4 인버터를 구비하는 것을 특징으로 하는 반도체 장치.And a fourth inverter configured to input a signal output from the NOR gate, invert the signal, and output the signal as a write and read internal power signal. 제14항에 있어서, 상기 고주파 동작 내부 전원 신호 발생기는15. The method of claim 14, wherein the high frequency operation internal power signal generator 기입 동작에 대하여 액티브 되어 있는 기입 인에이블 신호를 입력하여 이를 인버팅하여 출력하는 제 1 인버터;A first inverter configured to input, invert, and output a write enable signal that is active for a write operation; 독출 동작에 대하여 액티브 되어 있는 독출 인에이블 신호를 입력하여 이를 인버팅하여 출력하는 제 2 인버터;A second inverter for inputting a read enable signal that is active with respect to a read operation, inverting the read enable signal, and outputting the read enable signal; 상기 제 1 인버터로부터 출력되는 신호와 상기 제 2 인버터로부터 출력되는 신호를 입력하여 이들을 논리 곱하고 인버팅하여 출력하는 제 1 NAND 게이트; 및A first NAND gate configured to input a signal output from the first inverter and a signal output from the second inverter, logically multiply them, and invert the output signal; And 상기 제 1 NAND 게이트로부터 출력되는 신호와 고주파 동작 인에이블 신호를 입력하여 이들을 논리 곱하고 인버팅하여 고주파 동작 내부 전원 신호로서 출력하는 제 2 NAND 게이트를 구비하는 것을 특징으로 하는 반도체 장치.And a second NAND gate for inputting a signal output from the first NAND gate and a high frequency operation enable signal, logically multiplying the inverted signals, and inverting the same to output a high frequency operation internal power supply signal.
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