[go: up one dir, main page]

KR100268894B1 - 플래쉬 메모리 소자의 제조방법 - Google Patents

플래쉬 메모리 소자의 제조방법 Download PDF

Info

Publication number
KR100268894B1
KR100268894B1 KR1019980040627A KR19980040627A KR100268894B1 KR 100268894 B1 KR100268894 B1 KR 100268894B1 KR 1019980040627 A KR1019980040627 A KR 1019980040627A KR 19980040627 A KR19980040627 A KR 19980040627A KR 100268894 B1 KR100268894 B1 KR 100268894B1
Authority
KR
South Korea
Prior art keywords
insulating film
forming
semiconductor substrate
peripheral
oxide film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
KR1019980040627A
Other languages
English (en)
Other versions
KR20000021503A (ko
Inventor
이성철
최재승
Original Assignee
김영환
현대반도체주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김영환, 현대반도체주식회사 filed Critical 김영환
Priority to KR1019980040627A priority Critical patent/KR100268894B1/ko
Priority to US09/306,436 priority patent/US6235585B1/en
Priority to JP14790599A priority patent/JP3912932B2/ja
Publication of KR20000021503A publication Critical patent/KR20000021503A/ko
Application granted granted Critical
Publication of KR100268894B1 publication Critical patent/KR100268894B1/ko
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/42—Simultaneous manufacture of periphery and memory cells
    • H10B41/43—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor
    • H10B41/44—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor with a control gate layer also being used as part of the peripheral transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/981—Utilizing varying dielectric thickness

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명은 전하 보유 특성 및 게이트 절연막의 특성을 향상시키는 데 적당한 플래쉬 메모리 소자의 제조방법에 관한 것으로서, 셀 영역과 주변 영역으로 정의된 반도체 기판에 각각 터널링 산화막 및 주변부 산화막을 형성하는 단계와, 상기 터널링 산화막상에 플로우팅 게이트 라인을 형성하는 단계와, 상기 플로우팅 게이트 라인의 표면에 제 1 절연막을 형성하는 단계와, 상기 반도체 기판의 전면에 제 2 절연막을 형성하는 단계와, 상기 제 2 절연막상에 상기 주변부 산화막 보다 두꺼운 제 3 절연막을 형성하는 단계와, 상기 주변 영역의 제 3 절연막 및 제 2 절연막을 습식식각으로 제거하는 단계와, 상기 반도체 기판에 습식식각 공정을 실시하여 주변부 산화막을 제거하는 단계와, 상기 주변 영역의 반도체 기판 표면에 게이트 절연막을 형성하는 단계와, 상기 반도체 기판의 전면에 전도층을 증착하는 단계와, 상기 전도층 및 제 3 절연막 및 제 2 절연막 및 제 1 절연막 그리고 플로우팅 게이트 라인을 선택적으로 제거하여 콘트롤 게이트 및 플로우팅 게이트와 박막 트랜지스터의 게이트 전극을 형성하는 단계와, 그리고 상기 콘트롤 게이트 및 플로우팅 게이트와 게이트 전극 양측의 반도체 기판 표면내에 소오스/드레인 불순물 영역을 형성하는 단계를 포함하여 형성함을 특징으로 한다.

Description

플래쉬 메모리 소자의 제조방법
본 발명은 반도체 메모리 소자에 관한 것으로, 특히 전하 보유 특성 및 게이트 절연막의 특성을 향상시키는 데 적당한 플래쉬 메모리 소자의 제조방법에 관한 것이다.
이하, 첨부된 도면을 참고하여 종래 기술의 플래쉬 메모리 소자의 제조방법을 설명하면 다음과 같다.
도 1a 내지 도 1h는 종래 기술의 플래쉬 메모리 소자의 제조방법을 나타낸 공정단면도이다.
도 1a에 도시한 바와 같이, 셀 영역과 주변 영역으로 정의된 반도체 기판(11)에 필드 산화막(12)을 형성하고, 상기 필드 산화막(12)이 형성되지 않은 반도체 기판(11)상의 셀 영역에 터널링 산화막(13)을 형성하고, 주변 영역에는 주변부 산화막(14)을 형성한다.
여기서 상기 터널링 산화막(13)과 주변부 산화막(14)은 형성공정은 구체적으로 도시하지 않았지만 상기 필드 산화막(12)을 형성한 후, 필드 산화막(12)이 형성되지 않은 반도체 기판(11)의 표면에 산화막을 형성하고, 셀 영역의 산화막만을 제거한 후 다시 반도체 기판(11)을 열산화시키어 상기 산화막이 제거된 셀 영역에 터널링 산화막(13)을 형성하며, 주변 영역에 상기 터널링 산화막과 산화막이 적층되어 주변부 산화막(14)이 형성된다.
도 1b에 도시한 바와 같이, 상기 터널링 산화막(13) 및 주변부 산화막(14)을 포함한 반도체 기판(11)의 전면에 플로우팅 게이트용 제 1 폴리 실리콘층을 형성하고, 사진석판술 및 식각공정으로 상기 제 1 폴리 실리콘층이 셀 영역의 터널링 산화막(13) 및 그에 인접한 필드 산화막(12)상에만 남도록 패터닝하여 플로우팅 게이트 라인(15)을 형성한다.
이어, 상기 반도체 기판(11)에 열산화공정을 실시하여 상기 플로우팅 게이트 라인(15)의 표면에 하층 산화막(16)을 형성한다.
그리고 상기 하층 산화막(16)을 포함한 반도체 기판(11)의 전면에 실리콘 질화막(17)을 두께로 형성하고, 상기 반도체 기판(11)에 열산화공정을 실시하여 상기 실리콘 질화막(17)상에 상층 산화막(18)을 형성한다.
도 1c에 도시한 바와 같이, 상기 상층 산화막(18)상에 제 1 포토레지스트(Photo Resist)(19)를 도포한 후, 노광 및 현상공정으로 셀 영역에만 남도록 제 1 포토레지스트(19)를 패터닝(Patterning)한다.
도 1d에 도시한 바와 같이, 상기 패터닝된 제 1 포토레지스트(19)를 마스크로 이용하여 주변 영역의 상층 산화막(18) 및 실리콘 질화막(17)을 건식식각(Dry Etch)에 의해 선택적으로 제거한다.
도 1e에 도시한 바와 같이, 상기 제 1 포토레지스트(19)를 제거하고, 주변 영역의 주변부 산화막(14)을 습식식각으로 제거한다.
여기서 상기 주변부 산화막(14)을 습식식각으로 제거할 때 셀 영역의 상층 산화막(18)도 함께 제거되어 버린다.
도 1f에 도시한 바와 같이, 주변 영역의 반도체 기판(11)의 표면에 게이트 산화막(20)을 형성하고, 상기 게이트 산화막(20)을 포함한 반도체 기판(11)의 전면에 제 2 폴리 실리콘층(21)을 형성한다.
그리고 상기 제 2 폴리 실리콘층(21)상에 제 2 포토레지스트(22)를 도포한 후, 노광 및 현상공정으로 패터닝하여 게이트 영역을 정의한다.
도 1g에 도시한 바와 같이, 상기 패터닝된 제 2 포토레지스트(22)를 마스크로 이용하여 상기 제 2 폴리 실리콘층(21) 및 실리콘 질화막(17) 및 하층 산화막(16) 그리고 플로우팅 게이트 라인(15)을 선택적으로 제거하여 셀 영역에는 콘트롤 게이트(21a)와 플로우팅 게이트(15a)를 형성하고, 주변 영역에 박막 트랜지스터의 게이트 전극(21b)을 형성한다.
여기서 상기 콘트롤 게이트(21a)와 플로우팅 게이트(15a) 사이에는 실리콘 질화막(17)과 하층 산화막(16)이 잔류하게 된다.
도 1h에 도시한 바와 같이, 상기 제 2 포토레지스트(22)를 제거하고, 상기 콘트롤 게이트(21a) 및 플로우팅 게이트(15a)와 게이트 전극(21b)을 마스크로 이용하여 반도체 기판(11)의 전면에 소오스/드레인용 불순물 이온을 주입하여 상기 콘트롤 게이트(21a) 및 플로우팅 게이트(15a)와 게이트 전극(21b) 양측의 반도체 기판(11) 표면내에 소오스/드레인 불순물 영역(23)을 형성한다.
그러나 상기와 같은 종래 기술의 플래쉬 메모리의 제조방법에 있어서 다음과 같은 문제점이 있었다.
첫째, 주변 영역의 상층 산화막과 실리콘 질화막을 식각할 때 건식식각에 의해 기판의 표면이 노출되어 이후 게이트 절연막의 특성 저하를 발생한다.
즉, 주변 영역의 상층 산화막과 실리콘 질화막 식각시 주변부 산화막이 충분히 남아서 기판을 보호하고 이후 습식식각에 의해 주변부 산화막을 제거하도록 되어 있지만 실리콘 질화막 건식식각시 산화막에 대한 선택비가 낮고 식각속도도 초당 70Å이상이므로 실리콘 질화막 식각시 주변부 산화막의 상당부분이 식각되며 더욱이 실리콘 질화막의 충분한 식각을 위해 과도 식각을 하게 되면 기판의 표면이 노출되어 그 위에 성장되는 게이트 절연막의 두께 조절이 어려워져 게이트 절연막의 특성 저하가 발생한다.
둘째, 주변 영역의 실리콘 질화막 식각후 잔존하는 주변부 산화막을 습식식각을 이용하여 제거할 때 셀 영역에 남아 있던 상층 산화막도 함께 제거되고, 또한 상층 산화막과 실리콘 질화막을 제거할 때 동시에 주변부 산화막을 제거하면 셀 영역의 상층 산화막은 보호할 수 있으나 이후 게이트 절연막을 형성하기 위한 세정공정시 많은 산화막이 손실되기 때문에 셀 영역의 층간 절연막이 NO(Nitride Oxide)구조를 갖기 때문에 디자인 룰(Design Rule)시 요구된 ONO 구조를 갖지 않음으로써 전하 보유 특성이 저하된다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 주변 영역의 상층 산화막과 질화막을 습식식각으로 제거함으로써 기판의 손상을 방지하여 게이트 절연막의 특성 저하를 방지하도록 한 플래쉬 메모리 소자의 제조방법을 제공하는데 그 목적이 있다.
본 발명의 또 다른 목적은 셀 영역의 상층 산화막을 주변 영역의 주변부 산화막 보다 두껍게 형성하여 주변부 산화막을 제거할 때 셀 영역의 상층 산화막을 원하는 두께로 잔류시킴으로써 층간 절연막을 ONO 구조를 갖도록하여 전하 보유 특성을 향상시키는데 있다.
도 1a 내지 도 1h는 종래 기술의 플래쉬 메모리 소자의 제조방법을 나타낸 공정단면도
도 2a 내지 도 2i는 본 발명에 의한 플래쉬 메모리 소자의 제조방법을 나타낸 공정단면도
도면의 주요부분에 대한 부호의 설명
31 : 반도체 기판 32 : 필드 산화막
33 : 터널링 산화막 34 : 주변부 산화막
35 : 플로우팅 게이트 라인 36 : 제 1 절연막
37 : 제 2 절연막 38 : 제 3 절연막
39 : 제 1 포토레지스트 40 : 게이트 산화막
41 : 제 2 전도층 42 : 제 2 포토레지스트
43 : 소오스 및 드레인 불순물 영역
상기와 같은 목적을 달성하기 위한 본 발명에 의한 플래쉬 메모리 소자의 제조방법은 셀 영역과 주변 영역으로 정의된 반도체 기판에 각각 터널링 산화막 및 주변부 산화막을 형성하는 단계와, 상기 터널링 산화막상에 플로우팅 게이트 라인을 형성하는 단계와, 상기 플로우팅 게이트 라인의 표면에 제 1 절연막을 형성하는 단계와, 상기 반도체 기판의 전면에 제 2 절연막을 형성하는 단계와, 상기 제 2 절연막상에 상기 주변부 산화막 보다 두꺼운 제 3 절연막을 형성하는 단계와, 상기 주변 영역의 제 3 절연막 및 제 2 절연막을 습식식각으로 제거하는 단계와, 상기 반도체 기판에 습식식각 공정을 실시하여 주변부 산화막을 제거하는 단계와, 상기 주변 영역의 반도체 기판 표면에 게이트 절연막을 형성하는 단계와, 상기 반도체 기판의 전면에 전도층을 증착하는 단계와, 상기 전도층 및 제 3 절연막 및 제 2 절연막 및 제 1 절연막 그리고 플로우팅 게이트 라인을 선택적으로 제거하여 콘트롤 게이트 및 플로우팅 게이트와 박막 트랜지스터의 게이트 전극을 형성하는 단계와, 그리고 상기 콘트롤 게이트 및 플로우팅 게이트와 게이트 전극 양측의 반도체 기판 표면내에 소오스/드레인 불순물 영역을 형성하는 단계를 포함하여 형성함을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 플래쉬 메모리 소자의 제조방법을 상세히 설명하면 다음과 같다.
도 2a 내지 도 2i는 본 발명에 의한 플래쉬 메모리 소자의 제조방법을 나타낸 공정단면도이다.
도 2a에 도시한 바와 같이, 셀 영역과 주변 영역으로 정의된 반도체 기판(31)에 필드 산화막(32)을 형성하고, 상기 필드 산화막(32)이 형성되지 않은 셀 영역에 약 100Å 이하의 두께로 터널링 산화막(33)을 형성하고, 주변 영역에는 약 200Å 이하의 두께로 주변부 산화막(34)을 형성한다.
여기서 상기 터널링 산화막(33)과 주변부 산화막(34)은 형성공정은 구체적으로 도시하지 않았지만, 상기 필드 산화막(32)을 형성한 후, 필드 산화막(32)이 형성되지 않은 반도체 기판(31)의 표면에 산화막을 형성하고, 셀 영역의 산화막만을 제거한 후 다시 반도체 기판(31)을 열산화시키어 상기 산화막이 제거된 셀 영역에 터널링 산화막(33)을 형성하며, 주변 영역에 상기 산화막과 터널링 산화막이 적층되게 주변부 산화막(34)을 형성한다.
도 2b에 도시한 바와 같이, 상기 터널링 산화막(33) 및 주변부 산화막(34)을 포함한 반도체 기판(31)의 전면에 플로우팅 게이트용 제 1 폴리 실리콘층으로 제 1 전도층을 증착하고, 사진석판술 및 식각공정으로 상기 제 1 전도층이 셀 영역의 터널링 산화막(33) 및 그에 인접한 필드 산화막(32)상에만 남도록 패터닝하여 플로우팅 게이트 라인(35)을 형성한다.
이어, 상기 반도체 기판(31)에 열산화공정을 실시하여 상기 플로우팅 게이트 라인(35)의 표면에 하층 산화막으로 제 1 절연막(36)을 약 150Å이하의 두께로 형성한다.
그리고 상기 제 1 절연막(36)을 포함한 반도체 기판(31)의 전면에 실리콘 질화막으로 제 2 절연막(37)을 약 120Å 이하의 두께로 증착하고, 상기 반도체 기판(31)에 CVD(Chemical Vapor Deposition)법으로 상층 산화막으로 제 3 절연막(38)을 약 300Å 이하의 두께로 증착한다.
여기서 상기 제 3 절연막(38)은 열산화법에 의해 약 300Å이하의 두께로 형성할 수도 있다.
도 2c에 도시한 바와 같이, 상기 제 3 절연막(38)상에 제 1 포토레지스트(39)를 도포한 후, 노광 및 현상공정으로 제 1 포토레지스트(39)가 셀 영역에만 남도록 패터닝한다.
도 2d에 도시한 바와 같이, 상기 패터닝된 제 1 포토레지스트(39)를 마스크로 이용하여 주변 영역의 제 3 절연막(38)을 불산 완충액 등을 이용한 습식식각으로 제거한다.
도 2e에 도시한 바와 같이, 상기 제 1 포토레지스트(39)를 제거하고, 주변 영역의 상기 제 2 절연막(37)을 인산 등을 이용한 습식식각으로 제거한다.
여기서 셀 영역의 제 2 절연막(37)과 제 3 절연막(37)은 식각 선택비가 다르기 때문에 제 2 절연막(37)상에 형성된 제 3 절연막(38)이 마스킹 역할을 함으로써 하부의 제 2 절연막(37)의 제거되는 것을 방지한다.
도 2f에 도시한 바와 같이, 주변 영역의 상기 주변부 산화막(34)을 습식식각 공정으로 선택적으로 제거한다.
이때 셀 영역의 제 3 절연막(38)도 함께 선택적으로 제거되지만 제 3 절연막(38)이 주변부 산화막(34) 보다 두껍게 증착되어 있으므로 약 50Å두께의 제 3 절연막(38)이 잔존한다.
도 2g에 도시한 바와 같이, 주변 영역의 노출된 반도체 기판(31)에 열산화공정으로 게이트 산화막(40)을 형성하고, 상기 게이트 산화막(40)을 포함한 반도체 기판(31)의 전면에 제 2 폴리 실리콘층으로 제 2 전도층(41)을 증착한다.
이어, 상기 제 2 전도층(41)상에 제 2 포토레지스트(42)를 도포한 후, 노광 및 현상공정으로 패터닝하여 게이트 영역을 정의한다.
도 2h에 도시한 바와 같이, 상기 패터닝된 제 2 포토레지스트(42)를 마스크로 이용하여 상기 제 2 전도층(41) 및 제 3 절연막(38) 및 제 2 절연막(37) 및 제 1 절연막(36) 그리고 플로우팅 게이트 라인(35)을 선택적으로 제거하여 셀 영역에 콘트롤 게이트(41a)와 플로우팅 게이트(35a)를 형성하고, 동시에 주변 영역에 박막 트랜지스터의 게이트 전극(41b)을 형성한다.
여기서 상기 콘트롤 게이트(41a)와 플로우팅 게이트(35a)의 사이에는 제 3 절연막(38)과 제 2 절연막(37)과 제 1 절연막(36)으로 이루어진 ONO 구조를 갖느다.
도 2i에 도시한 바와 같이, 상기 제 2 포토레지스트(42)를 제거하고, 상기 콘트롤 게이트(41a) 및 플로우팅 게이트(35a)와 게이트 전극(41b)을 마스크로 이용하여 반도체 기판(31)의 전면에 소오스/드레인용 불순물 이온을 주입하여 상기 콘트롤 게이트(41a) 및 플로우팅 게이트(35a)와 게이트 전극(41b) 양측의 반도체 기판(31) 표면내에 소오스/드레인 불순물 영역(43)을 형성한다.
이상에서 설명한 바와 같이 본 발명에 의한 플래쉬 메모리 소자의 제조방법에 있어서 다음과 같은 효과가 있다.
첫째, 주변 영역의 상층 산화막과 실리콘 질화막을 습식식각으로 제거함으로써 기판의 표면에 가해지는 손상을 방지할 수 있기 때문에 게이트 절연막의 두께 조절이 용이하고 게이트 절연막의 특성이 저하되는 것을 방지할 수 있다.
둘째, 셀 영역의 콘트롤 게이트와 플로우팅 게이트 사이의 층간 절연막을 디자인 룰과 같이 ONO 구조를 갖도록 형성함으로써 전하 보유 특성을 향상시킬 수 있다.

Claims (4)

  1. 셀 영역과 주변 영역으로 정의된 반도체 기판에 각각 터널링 산화막 및 주변부 산화막을 형성하는 단계;
    상기 터널링 산화막상에 플로우팅 게이트 라인을 형성하는 단계;
    상기 플로우팅 게이트 라인의 표면에 제 1 절연막을 형성하는 단계;
    상기 반도체 기판의 전면에 제 2 절연막을 형성하는 단계;
    상기 제 2 절연막상에 상기 주변부 산화막 보다 두꺼운 제 3 절연막을 형성하는 단계;
    상기 주변 영역의 제 3 절연막 및 제 2 절연막을 습식식각으로 제거하는 단계;
    상기 반도체 기판에 습식식각 공정을 실시하여 주변부 산화막을 제거하는 단계;
    상기 주변 영역의 반도체 기판 표면에 게이트 절연막을 형성하는 단계;
    상기 반도체 기판의 전면에 전도층을 증착하는 단계;
    상기 전도층 및 제 3 절연막 및 제 2 절연막 및 제 1 절연막 그리고 플로우팅 게이트 라인을 선택적으로 제거하여 콘트롤 게이트 및 플로우팅 게이트와 박막 트랜지스터의 게이트 전극을 형성하는 단계;
    상기 콘트롤 게이트 및 플로우팅 게이트와 게이트 전극 양측의 반도체 기판 표면내에 소오스/드레인 불순물 영역을 형성하는 단계를 포함하여 형성함을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 제 3 절연막은 주변부 산화막의 식각속도를 고려하여 주변부 산화막 보다 두껍게 형성함을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
  3. 제 1 항에 있어서,
    상기 주변부 산화막의 제거시 셀 영역의 제 3 절연막도 함께 제거되면서 50Å두께 이상의 제 3 절연막이 잔류시키는 것을 특징으로 플래쉬 메모리 소자의 제조방법.
  4. 제 1 항에 있어서,
    상기 제 3 절연막과 제 2 절연막은 식각선택비가 다른 절연막으로 형성함을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
KR1019980040627A 1998-09-29 1998-09-29 플래쉬 메모리 소자의 제조방법 Expired - Fee Related KR100268894B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1019980040627A KR100268894B1 (ko) 1998-09-29 1998-09-29 플래쉬 메모리 소자의 제조방법
US09/306,436 US6235585B1 (en) 1998-09-29 1999-05-06 Method for fabricating flash memory device and peripheral area
JP14790599A JP3912932B2 (ja) 1998-09-29 1999-05-27 フラッシュメモリデバイスの製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019980040627A KR100268894B1 (ko) 1998-09-29 1998-09-29 플래쉬 메모리 소자의 제조방법

Publications (2)

Publication Number Publication Date
KR20000021503A KR20000021503A (ko) 2000-04-25
KR100268894B1 true KR100268894B1 (ko) 2000-10-16

Family

ID=19552421

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019980040627A Expired - Fee Related KR100268894B1 (ko) 1998-09-29 1998-09-29 플래쉬 메모리 소자의 제조방법

Country Status (3)

Country Link
US (1) US6235585B1 (ko)
JP (1) JP3912932B2 (ko)
KR (1) KR100268894B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7452773B2 (en) 2005-06-28 2008-11-18 Samsung Electronics Co., Ltd. Method of manufacturing a flash memory device

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100357692B1 (ko) * 2000-10-27 2002-10-25 삼성전자 주식회사 비휘발성 메모리소자 및 그 제조방법
US6346445B1 (en) * 2000-11-17 2002-02-12 United Microelectronics Corp. Method for fabricating semiconductor devices with dual gate oxides
JP2002231833A (ja) * 2001-02-02 2002-08-16 Mitsubishi Electric Corp 半導体装置、不揮発性半導体記憶装置およびそれらの製造方法
KR100650699B1 (ko) * 2001-06-21 2006-11-27 삼성전자주식회사 별개의 게이트 구조를 갖는 반도체 장치의 게이트 형성방법
KR100426481B1 (ko) * 2001-06-26 2004-04-13 주식회사 하이닉스반도체 코드 저장 메모리 셀 제조 방법
US7927950B2 (en) 2002-05-07 2011-04-19 Samsung Electronics Co., Ltd. Method of fabricating trap type nonvolatile memory device
KR100437451B1 (ko) * 2002-05-07 2004-06-23 삼성전자주식회사 트랩형 비휘발성 메모리 장치의 제조 방법
US6887757B2 (en) * 2003-05-14 2005-05-03 Macronix International Co., Ltd. Method of manufacturing flash memory
EP1770772B1 (en) * 2005-09-30 2012-07-18 STMicroelectronics Srl Process for manufacturing a non-volatile memory device
JP5073934B2 (ja) * 2005-10-06 2012-11-14 オンセミコンダクター・トレーディング・リミテッド 半導体装置の製造方法
JP5309601B2 (ja) 2008-02-22 2013-10-09 富士通セミコンダクター株式会社 半導体装置の製造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5104819A (en) 1989-08-07 1992-04-14 Intel Corporation Fabrication of interpoly dielctric for EPROM-related technologies
US5223451A (en) * 1989-10-06 1993-06-29 Kabushiki Kaisha Toshiba Semiconductor device wherein n-channel MOSFET, p-channel MOSFET and nonvolatile memory cell are formed in one chip and method of making it
US5188976A (en) * 1990-07-13 1993-02-23 Hitachi, Ltd. Manufacturing method of non-volatile semiconductor memory device
KR0144902B1 (ko) * 1995-04-17 1998-07-01 김광호 불휘발성 메모리장치 및 그 제조방법
KR100199382B1 (ko) * 1996-06-27 1999-06-15 김영환 플래쉬 메모리 소자의 제조방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7452773B2 (en) 2005-06-28 2008-11-18 Samsung Electronics Co., Ltd. Method of manufacturing a flash memory device

Also Published As

Publication number Publication date
JP3912932B2 (ja) 2007-05-09
KR20000021503A (ko) 2000-04-25
US6235585B1 (en) 2001-05-22
JP2000114500A (ja) 2000-04-21

Similar Documents

Publication Publication Date Title
KR100268894B1 (ko) 플래쉬 메모리 소자의 제조방법
JP3746907B2 (ja) 半導体装置の製造方法
JPH10233392A (ja) 半導体装置の製造方法
JP4391354B2 (ja) 側壁方式を用いたフラッシュメモリの形成方法
US6335244B1 (en) Method for producing nonvolatile semiconductor memory device
KR20070113604A (ko) 반도체 소자의 미세패턴 형성방법
KR100719168B1 (ko) 비정질카본을 이용한 반도체소자의 제조 방법
KR100356807B1 (ko) 반도체소자의 게이트 형성방법
KR100526476B1 (ko) 스플릿 게이트형 플래쉬 메모리 소자의제조방법
KR0135690B1 (ko) 반도체소자의 콘택 제조방법
KR100654350B1 (ko) 실리사이드막을 구비하는 반도체 소자의 제조 방법 및이에 의해 제조된 반도체 소자
KR100344825B1 (ko) 반도체소자의 제조방법
KR100851917B1 (ko) Ｓｏｎｏｓ 소자의 제조방법
KR100575361B1 (ko) 플래시 게이트 및 고전압 게이트 형성 방법
KR100358046B1 (ko) 플래시 메모리 소자의 제조방법
KR0176161B1 (ko) 불휘발성 메모리장치의 제조 방법
KR100338095B1 (ko) 반도체소자의콘택홀형성방법
KR0148331B1 (ko) 고집적 이이피롬 소자 제조 방법
JP3783240B2 (ja) フラッシュメモリの製造方法
KR100314738B1 (ko) 반도체소자의게이트전극형성방법
KR0172041B1 (ko) 반도체 소자의 트랜지스터 제조 방법
KR100277892B1 (ko) 플래쉬 메모리 소자의 제조방법
KR100555623B1 (ko) 반도체 소자의 제조 방법
KR100231731B1 (ko) 반도체 소자의 제조방법
KR101030298B1 (ko) 스택 게이트형 플래쉬 메모리 소자의 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

St.27 status event code: A-0-1-A10-A12-nap-PA0109

PA0201 Request for examination

St.27 status event code: A-1-2-D10-D11-exm-PA0201

R17-X000 Change to representative recorded

St.27 status event code: A-3-3-R10-R17-oth-X000

PN2301 Change of applicant

St.27 status event code: A-3-3-R10-R11-asn-PN2301

St.27 status event code: A-3-3-R10-R13-asn-PN2301

PG1501 Laying open of application

St.27 status event code: A-1-1-Q10-Q12-nap-PG1501

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

St.27 status event code: A-1-2-D10-D22-exm-PE0701

GRNT Written decision to grant
PR0701 Registration of establishment

St.27 status event code: A-2-4-F10-F11-exm-PR0701

PR1002 Payment of registration fee

Fee payment year number: 1

St.27 status event code: A-2-2-U10-U11-oth-PR1002

PG1601 Publication of registration

St.27 status event code: A-4-4-Q10-Q13-nap-PG1601

PR1001 Payment of annual fee

Fee payment year number: 4

St.27 status event code: A-4-4-U10-U11-oth-PR1001

PR1001 Payment of annual fee

Fee payment year number: 5

St.27 status event code: A-4-4-U10-U11-oth-PR1001

PR1001 Payment of annual fee

Fee payment year number: 6

St.27 status event code: A-4-4-U10-U11-oth-PR1001

PR1001 Payment of annual fee

Fee payment year number: 7

St.27 status event code: A-4-4-U10-U11-oth-PR1001

PR1001 Payment of annual fee

Fee payment year number: 8

St.27 status event code: A-4-4-U10-U11-oth-PR1001

PR1001 Payment of annual fee

Fee payment year number: 9

St.27 status event code: A-4-4-U10-U11-oth-PR1001

PR1001 Payment of annual fee

Fee payment year number: 10

St.27 status event code: A-4-4-U10-U11-oth-PR1001

PR1001 Payment of annual fee

Fee payment year number: 11

St.27 status event code: A-4-4-U10-U11-oth-PR1001

PR1001 Payment of annual fee

Fee payment year number: 12

St.27 status event code: A-4-4-U10-U11-oth-PR1001

FPAY Annual fee payment

Payment date: 20120625

Year of fee payment: 13

PR1001 Payment of annual fee

Fee payment year number: 13

St.27 status event code: A-4-4-U10-U11-oth-PR1001

LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee

Not in force date: 20130719

Payment event data comment text: Termination Category : DEFAULT_OF_REGISTRATION_FEE

St.27 status event code: A-4-4-U10-U13-oth-PC1903

PC1903 Unpaid annual fee

Ip right cessation event data comment text: Termination Category : DEFAULT_OF_REGISTRATION_FEE

Not in force date: 20130719

St.27 status event code: N-4-6-H10-H13-oth-PC1903

P22-X000 Classification modified

St.27 status event code: A-4-4-P10-P22-nap-X000

P22-X000 Classification modified

St.27 status event code: A-4-4-P10-P22-nap-X000