KR100261287B1

KR100261287B1 - Phase Comparison Detector and Detection Method by Signal Transition Method

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Publication number: KR100261287B1
Application number: KR1019970071638A
Authority: KR
Inventors: 김귀동; 송원철; 김경수
Original assignee: 이계철; 한국전기통신공사; 정선종; 한국전자통신연구원
Priority date: 1997-12-22
Filing date: 1997-12-22
Publication date: 2000-07-01
Anticipated expiration: 2017-12-22
Also published as: KR19990052189A

Abstract

본 발명은 디지털 데이터를 동기 전송하는 시스템의 수신 장치에서 수신된 데이터 신호와 국지 클럭간의 위상차를 검출하기 위한 위상 비교 검출기 및 검출방법에 관한 것으로서, 입력되는 데이터 신호의 천이를 검출하고 천이 신호를 출력하는 천이 검출부와, 리셋 신호의 신호 폭과 지연된 국지 클럭을 제공하는 제 2, 제 3 시간 지연장치와, 데이터 천이 신호와 지연된 국지 클럭 신호를 클럭으로 하고 논리값 "1"을 데이터로 하여 2개의 위상 정보 신호를 출력하는 위상 정보 검출부와, 상기 위상 정보 검출부로부터 출력되는 2개의 위상 정보 신호로부터 데이터 신호와 국지 클럭 신호간의 위상차를 나타내는 펌프업 신호와 기준 신호인 펌프다운 신호를 출력하는 결정부로 구성되어, 펌프업 신호와 펌프다운 신호를 출력하는 신호 천이 방식에 의한 위상 비교 검출기 및 검출방법을 제공함으로써, 수신된 데이터 신호와 국지 클럭 신호의 위상을 D 플립플롭을 이용하여 간접적으로 위상 비교하여 소자 공정의 변화에 무감하게 신호들간의 위상차에 상응하는 위상 정보를 검출하므로서 위상 동기 에러를 최소화하고, 복구된 데이터 신호와 국지 클럭간의 타이밍 이득을 극대화할 수 있으며, 고속 디지털 데이터 전송 시스템에 있어서 데이터 신호를 효과적으로 처리할 수 있다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a phase comparison detector and a detection method for detecting a phase difference between a data signal received at a receiving device of a system for synchronously transmitting digital data and a local clock, and detecting a transition of an input data signal and outputting a transition signal. And a second and third time delay device for providing a signal width of the reset signal and a delayed local clock, a data transition signal and a delayed local clock signal as clocks, and a logic value of "1" as data. A phase information detection unit for outputting a phase information signal, and a determination unit for outputting a pump-up signal indicating a phase difference between the data signal and the local clock signal and a pump-down signal as a reference signal from the two phase information signals output from the phase information detection unit. The signal transition method of outputting a pump up signal and a pump down signal By providing a comparison detector and a detection method, the phase of the received data signal and the local clock signal are indirectly compared with each other using a D flip-flop to detect phase information corresponding to the phase difference between signals insensitive to changes in device process. It is possible to minimize phase synchronization error, maximize the timing gain between the recovered data signal and the local clock, and effectively process the data signal in a high speed digital data transmission system.

Description

Phase Comparison Detector and Detection Method by Signal Transition Method

본 발명은 디지털 데이터를 동기 전송하는 시스템의 수신 장치에서 수신된 데이터 신호와 국지 클럭간의 위상차를 검출하기 위한 위상 비교 검출기 및 검출방법에 관한 것으로서, 특히, 신호 천이 방식에 의한 위상 비교 검출기 및 검출방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a phase comparison detector and a detection method for detecting a phase difference between a data signal received at a receiving device of a system for synchronously transmitting digital data and a local clock, and in particular, a phase comparison detector and a detection method using a signal transition method. It is about.

디지털 데이터의 동기 전송 시스템에서, 송신 장치는 전송 장치에 국한된 클럭에 의하여 결정되는 일정한 전송비로 클럭 신호가 없는 데이터를 전송하고, 수신 장치는 전송 장치의 전송비와 동일한 비율로 데이터 신호를 수신한다. 일반적으로 전송 장치는 클럭 신호가 내포된 RZ(Return-to-Zero) 데이터에 비하여 데이터 전송에 필요한 신호 대역폭을 반으로 감소시킬 수 있는 클럭 신호가 없는 NRZ(Non Return-to-Zero) 데이터로 전송한다. 전송된 데이터 신호를 에러를 최소화하면서 효과적으로 수신하기 위하여 수신 장치는 수신된 데이터 신호로부터 클럭을 복구하여야 한다. 클럭 신호를 복구하기 위하여, 수신 장치는 일반적으로 위상 동기 루프 클럭 복구 시스템을 사용하는데, 이것은 위상 검출기와 수신 장치에 국한된 클럭의 주파수를 제어하는 전압 제어 링 발진기로 구성된다. 위상 검출기는 수신된 데이터 신호와 국지 클럭 간의 위상차 즉, 위상 에러(ψ_E)를 검출하여 수신된 데이터 신호의 위상과 주파수에 일치하도록 국지 클럭을 변조시킨다.In a synchronous transmission system of digital data, a transmitting device transmits data without a clock signal at a constant transmission rate determined by a clock limited to the transmitting device, and a receiving device receives the data signal at the same rate as that of the transmitting device. In general, a transmission device transmits non-return clock-to-zero (NRZ) data that can reduce the signal bandwidth required for data transmission in half compared to return-to-zero (RZ) data in which a clock signal is embedded. do. In order to effectively receive the transmitted data signal while minimizing errors, the receiving device must recover a clock from the received data signal. To recover the clock signal, the receiving device typically uses a phase locked loop clock recovery system, which consists of a phase detector and a voltage controlled ring oscillator that controls the frequency of the clock local to the receiving device. The phase detector detects a phase difference between the received data signal and the local clock, that is, a phase error ψ _E , and modulates the local clock to match the phase and frequency of the received data signal.

국지 클럭의 주파수를 변조하기 위하여 위상 검출기는 펌프업(pump-up) 신호(U_P)와 펌프다운(pump-down) 신호(D_P)를 발생하여 출력한다. 국지 클럭의 주파수는 U_P에 의하여 증가하고 U_P에 의하여 감소한다. U_D의 폭은 국지 클럭 주기(T)의 반이 되는 T/2로서 고정된다. U_P의 폭은 데이터 신호의 천이 점과 국지 클럭 신호의 천이 점간의 차에 따라 가변하며, 실제 두 신호간의 위상차를 나타낸다. U_P에서 U_D가 차감된 양에 대응하는 전류가 적분기에 의하여 적분되어 그 결과로 발생되는 적분 신호가 국지 클럭의 주파수를 제어하기 위한 전압 제어 링 발진기의 제어 신호로 사용된다. 따라서, 국지 클럭의 주파수가 증가하려면 위상 검출기는 U_D에 비하여 상대적으로 폭이 큰 U_P신호를 발생한다. 반대로 국지 클럭의 주파수가 감소하려면 위상 검출기는 U_D에 비하여 상대적으로 폭이 작은 U_P신호를 발생한다. 이러한 방법으로 수신 장치는 송신된 데이터를 수신할 때의 에러를 최소화하기 위하여 국지 클럭을 수신된 데이터 신호에 동기시킨다. 국지 클럭이 전송된 데이터 신호와 동기될 때 위상 검출기의 출력 신호인 U_P와 U_D의 폭이 동일하게 되어 두 신호간의 차가 "0"이 된다. 일반적으로 수신된 데이터는 τ_FF의 전달 지연 시간을 갖는 천이 논리 게이트를 이용하여 국지 클럭에 의하여 리타임(retime)되며, 리타임된 데이터 신호의 천이는 국지 클럭의 천이로부터 τ_FF만큼 지연되어 발생한다. 따라서, 리타임된 데이터 신호와 수신된 데이터 신호의 천이를 비교하여 발생한 두 신호간의 위상차는 τ_FF를 포함한다. 결과적으로 수신된 데이터 신호의 천이와 국지 클럭 신호의 천이가 τ_FF에 상응하는 위상 동기차 즉 위상 동기 에러(φ_S)를 가지고 정렬된다. φ_S의 크기는 위상 검출기의 구조에 따라 다르며, 데이터 전송 속도가 증가함에 따라 위상 동기 루프 클럭 복구 시스템에서 무시할 수 없는 요소가 된다. 따라서, 위상 검출기의 ψ_S값은 가능한 "0"이 되어야 한다. 일반적으로 위상 검출기는 ψ_S를 제거하기 위하여 수신된 데이터 신호선에 시간 지연장치를 적용하며, 이 장치의 출력은 공정 환경에 따라 변할 수 있어 결과적으로 위상 검출기의 신뢰도가 저하된다.In order to modulate the frequency of the local clock, the phase detector generates and outputs a pump-up signal U _P and a pump-down signal D _P. The frequency of the local clock is incremented by _P U and U reduced by the _P. The width of U _D is fixed as T / 2 which is half of the local clock period T. The width of U _P varies depending on the difference between the transition point of the data signal and the transition point of the local clock signal, and represents the phase difference between the two signals. The current corresponding to the amount of U _D subtracted from U _P is integrated by the integrator, and the resulting integrated signal is used as a control signal of the voltage control ring oscillator for controlling the frequency of the local clock. Thus, to increase the frequency of the local clock, the phase detector generates a U _P signal that is relatively wider than U _D. Conversely, if the frequency of the local clock is to be reduced, the phase detector generates a U _P signal that is relatively smaller than U _D. In this way the receiving device synchronizes the local clock to the received data signal in order to minimize errors when receiving the transmitted data. When the local clock is synchronized with the transmitted data signal, the widths of the output signals U _P and U _D of the phase detector become equal, so that the difference between the two signals becomes "0". In general, the received data is retimed by the local clock using a transition logic gate having a propagation delay time of τ _FF , and the transition of the re-timed data signal is delayed by τ _FF from the transition of the local clock. do. Accordingly, the phase difference between the two signals generated by comparing the transition of the retimed data signal and the received data signal includes τ _FF . As a result, the transition of the received data signal and the transition of the local clock signal are aligned with a phase synchronization difference corresponding to τ _FF , that is, phase synchronization error φ _S. The magnitude of φ _S depends on the structure of the phase detector, and as data rates increase, it becomes a non-negligible factor in a phase locked loop clock recovery system. Therefore, the value of ψ _S of the phase detector should be as "0" as possible. In general, the phase detector applies a time delay device to the received data signal line to remove ψ _S , and the output of the device may vary depending on the process environment, resulting in a decrease in the reliability of the phase detector.

종래의 클럭 복구를 위한 위상 검출기는 일반적으로 1983년 Summer, 1985년 Hogge 등이 제안한 동기식 논리 회로를 이용하여 구현된 위상 천이 방식이 기본이다. 이 들 방식에 의한 위상 검출기는 수신된 데이터 신호와 수신 장치의 국지 클럭간의 위상차를 검출하여 수신된 데이터 신호의 주파수 및 위상이 국지 클럭과 일치하도록 국지 클럭의 주파수를 변조시킨다. 국지 클럭의 주파수를 변조시키기 위하여 위상 검출기는 펌프업 신호와 펌프다운 신호를 발생하여 출력한다. 국지 클럭의 주파수는 펌프업 신호에 의하여 증가하고 펌프다운 신호에 의하여 감소한다. 펌프업 신호로부터 펌프다운 신호가 차감된 양의 차등 신호가 적분기에 의하여 적분된다. 적분된 신호는 전압 제어 링 발진기의 주파수를 제어하기 위한 제어 신호로서 사용된다. 이와 같은 방법으로 수신 장치의 국지 클럭은 수신된 데이터의 위상 및 주파수에 동기된다. Summer가 제안한 방법에 의하면, 펌프다운 신호 폭은 클럭 주기의 50%이고 펌프업 신호 폭은 수신된 데이터 신호와 클럭 신호간의 위상차에 천이 논리 게이트의 신호 전달 지연 시간이 합산되는 값을 가진다. 따라서, 두 신호가 위상 동기 되었을 때, 천이 논리 게이트의 신호 전달 지연 시간에 대응하는 크기의 위상차 즉, 위상 동기 에러가 발생한다. 이러한 위상 동기 에러는 데이터 전송 속도가 증가하게 되면 무시할 수 없는 변수가 된다. 위상 동기 에러를 해결하기 위하여 1985년 Hogge는 시간 지연장치를 사용하여 천이 논리 게이트의 신호 전달 지연 시간을 보정하는 방법을 제안하였다. 그러나, 이 방법은 시간 지연장치의 값이 공정 환경에 따라 변하는 단점이 있다.Conventional phase detectors for clock recovery are generally based on a phase shift scheme implemented using a synchronous logic circuit proposed by Summer 1983 and Hogge 1985. The phase detector according to these methods detects the phase difference between the received data signal and the local clock of the receiving device and modulates the frequency of the local clock so that the frequency and phase of the received data signal coincide with the local clock. In order to modulate the frequency of the local clock, the phase detector generates and outputs a pump up signal and a pump down signal. The frequency of the local clock is increased by the pump up signal and decreased by the pump down signal. The positive differential signal in which the pumpdown signal is subtracted from the pump up signal is integrated by the integrator. The integrated signal is used as a control signal for controlling the frequency of the voltage control ring oscillator. In this way the local clock of the receiving device is synchronized with the phase and frequency of the received data. According to Summer's proposed method, the pump-down signal width is 50% of the clock period and the pump-up signal width has a value in which the signal propagation delay time of the transition logic gate is added to the phase difference between the received data signal and the clock signal. Therefore, when the two signals are phase locked, a phase difference, that is, a phase synchronization error, of a magnitude corresponding to the signal propagation delay time of the transition logic gate occurs. This phase synchronization error becomes a variable that cannot be ignored as the data rate increases. In 1985, Hogge proposed a method to correct the propagation delay time of a transition logic gate using a time delay device. However, this method has the disadvantage that the value of the time delay device varies depending on the process environment.

도 1은 종래의 위상 검출기 회로도로서, 송신 장치로부터 출력되어 노드(1)에 입력된 데이터 신호와 노드(2)에 입력된 국지클럭을 입력하고, 입력된 국지클럭의 상승 또는 하강 에지에서 데이터 신호를 출력하는 제 1 D 플립플롭(10)과, 상기 제 1 D 플립플롭(10)으로부터 출력된 데이터 신호와 송신 장치로부터 출력된 국지클럭을 입력하고, 제 1 D 플립플롭(10)의 국지클럭과 상반되는 하강 또는 상승 에지에서 데이터 신호를 출력하는 제 2 D 플립플롭(20)과, 노드(1)에 입력된 데이터 신호를 τ_D만큼 시간 지연시킨 후, 출력하는 지연회로(30)와, 상기 지연회로(30)로부터 지연되어 출력된 데이터 신호와 상기 제 1 D 플립플롭(10)으로부터 샘플 되어 출력된 데이터 신호를 배타적 논리합 하여 그 결과로써 국지 클럭과 데이터 신호의 상승 또는 하강 에지의 간격에 따라 가변하는 펌프업 신호를 노드(6)로 출력하는 제 1 XOR 게이트(40)와, 상기 제 1 D 플립플롭(10)으로부터 샘플 되어 출력된 데이터 신호와 상기 제 2 D 플립플롭(20)으로부터 샘플 되어 출력된 데이터 신호를 배타적 논리합 하여 그 결과로써 신호 폭이 국지 클럭의 반주기에 해당하는 펌프다운 신호를 노드(7)로 출력하는 제 2 XOR 게이트(50)로 구성된다.1 is a conventional phase detector circuit diagram, which inputs a data signal output from a transmitting apparatus and input to a node 1 and a local clock input to a node 2, and at the rising or falling edge of the input local clock. Inputs a first D flip-flop 10, a data signal output from the first D flip-flop 10, and a local clock output from the transmitter, and a local clock of the first D flip-flop 10. A second D flip-flop 20 for outputting a data signal at a falling or rising edge opposite to the second and a delay circuit 30 for delaying the data signal input to the node 1 by τ _{D and} then outputting the data signal; The data signal delayed from the delay circuit 30 and the data signal sampled and output from the first D flip-flop 10 are exclusively ORed, and as a result, in the interval between the rising or falling edge of the local clock and the data signal. Ta The first XOR gate 40 outputs the variable pump-up signal to the node 6, the data signal sampled from the first D flip-flop 10 and the second D flip-flop 20. The second XOR gate 50 is configured to exclusively OR the sampled and output data signal, and as a result, outputs a pumpdown signal corresponding to a half period of the local clock to the node 7.

상기와 같이 구성된 위상 검출기의 동작을 살펴보면 다음과 같다.The operation of the phase detector configured as described above is as follows.

먼저, 노드(1)과 노드(2)로 데이터 신호와 국지 클럭이 입력되면, 제 1 D 플립플롭(10)이 데이터 신호를 데이터 입력단자(D)로 입력하고, 국지 클럭을 클럭 입력단자(CK)로 입력하여, 국지클럭의 상승 또는 하강 에지에서 상기 데이터 신호를 노드(3)로 출력한다. 제 2 D 플립플롭(20)은 상기 제 1 D 플립플롭(10)으로부터 출력된 데이터 신호와 노드(2)로 입력된 국지클럭을 입력하고, 상기 제 1 D 플립플롭(10)의 국지클럭과 상반되는 하강 또는 상승 에지에서 데이터 신호를 출력하며, 지연회로(30)는 노드(1)에 입력된 데이터 신호를 τ_D만큼 시간 지연시켜 출력한다. 여기서, 지연회로(30)의 전달 지연 시간(τ_D)은 제 1 D 플립플롭(10)의 전달 지연 시간과 거의 같다. 그리고, 제 1 XOR 게이트(40)는 상기 지연회로(30)로부터 지연되어 출력된 데이터 신호와 상기 제 1 D 플립플롭(10)으로부터 샘플되어 출력된 데이터 신호를 배타적 논리합 하여 그 결과로써 국지 클럭과 데이터 신호의 상승 또는 하강 에지의 간격에 따라 가변하는 펌프업 신호를 노드(6)로 출력하며, 제 2 XOR 게이트(50)는 상기 제 1 D 플립플롭(10)으로부터 샘플되어 출력된 데이터 신호와 상기 제 2 D 플립플롭(20)으로부터 샘플되어 출력된 데이터 신호를 배타적 논리합 하여 그 결과로써 신호 폭이 국지 클럭의 반주기 에 해당하는 펌프다운 신호를 노드(7)로 출력한다. 상기 펌프업 신호와 펌프다운 신호의 폭이 동일하게 국지 클럭의 반주기가 될 때, 노드(1)의 데이터 신호와 노드(2)의 국지 클럭의 위상이 동기 된다. 펌프업 신호와 펌프다운 신호는 적분기를 상대적으로 각각 충전 또는 방전시키는 제어 신호로 작용한다. 따라서, 적분기에는 두 신호의 차등 전류양이 적분되며, 적분된 신호는 국지 클럭의 주파수와 위상을 변조시키는 전압 제어 링 발진기의 제어 신호로 사용된다.First, when the data signal and the local clock are input to the nodes 1 and 2, the first D flip-flop 10 inputs the data signal to the data input terminal D, and the local clock is input to the clock input terminal ( CK) to output the data signal to the node 3 at the rising or falling edge of the local clock. The second D flip-flop 20 inputs a data signal output from the first D flip-flop 10 and a local clock input to the node 2, and receives a local clock of the first D flip-flop 10. The data signal is output at the opposite falling or rising edge, and the delay circuit 30 delays the data signal input to the node 1 by τ _D and outputs the data signal. Here, the propagation delay time τ _D of the delay circuit 30 is almost equal to the propagation delay time of the first D flip-flop 10. The first XOR gate 40 performs an exclusive OR on the data signal delayed from the delay circuit 30 and the data signal sampled and output from the first D flip-flop 10. The pump-up signal, which is variable according to the interval of the rising or falling edge of the data signal, is output to the node 6, and the second XOR gate 50 is connected to the data signal sampled and output from the first D flip-flop 10. An exclusive OR of the data signal sampled and output from the second D flip-flop 20 results in outputting a pumpdown signal having a signal width corresponding to a half period of the local clock to the node 7. When the width of the pump-up signal and the pump-down signal is equal to half of the local clock, the phase of the data signal of the node 1 and the local clock of the node 2 are synchronized. The pump up signal and the pump down signal serve as control signals for charging or discharging the integrator, respectively. Thus, the integrator integrates the differential current amounts of the two signals, and the integrated signal is used as a control signal of the voltage control ring oscillator that modulates the frequency and phase of the local clock.

도 2는 도 1의 출력 파형도이다.2 is an output waveform diagram of FIG. 1.

(a)는 노드(2)의 국지 클럭을 나타내고, (b)는 지연회로(30)로부터 출력된 데이터 신호(4)를 나타내며, (c)는 제 1 D 플립플롭(10)으로부터 출려된 데이터 신호(3)를 나타낸다. 그리고, (d)는 제 2 D 플립플롭(20)으로부터 출려된 데이터 신호(5)를 나타내며, (e)와 (f)는 노드(6)와 노드(7)의 펌프업 및 펌프다운 신호를 각각 나타낸다.(a) shows the local clock of the node 2, (b) shows the data signal 4 output from the delay circuit 30, and (c) shows the data drawn from the first D flip-flop 10. The signal 3 is shown. And, (d) represents the data signal (5) issued from the second D flip-flop 20, (e) and (f) represents the pump up and pump down signal of the nodes 6 and 7 Represent each.

(a)의 국지 클럭의 상승 천이가 지연된 데이터 신호의 상승 천이보다 앞서는 경우에는 (e)와 같이 펌프업의 신호 폭이 펌프다운의 신호 폭보다 크고, 지연된 데이터 신호의 상승 천이가 국지 클럭의 상승 천이보다 앞서는 경우에는 (f)와 같이 펌프다운의 신호 폭이 펌프업의 신호 폭보다 상대적으로 크다. 그리고, 국지 클럭의 하강 에지와 지연된 데이터 신호의 상승 에지가 일치할 때, 펌프업과 펌프다운의 신호 폭이 국지 클럭의 반주기(T/2)로서 동일함을 나타낸다. 수신된 데이터 신호(3)는 국지 클럭에 의하여 복구된다.If the rising transition of the local clock in (a) precedes the rising transition of the delayed data signal, the signal width of the pump-up is greater than the signal width of the pump-down as shown in (e), and the rising transition of the delayed data signal is the rising of the local clock. If it is earlier than the transition, the signal width of the pumpdown is relatively larger than the signal width of the pump up as shown in (f). When the falling edge of the local clock coincides with the rising edge of the delayed data signal, it indicates that the signal widths of the pump up and the pump down are the same as the half period (T / 2) of the local clock. The received data signal 3 is recovered by the local clock.

상기와 같이 종래의 위상 검출기 및 검출방법은 수신된 데이터 신호와 국지 클럭의 위상 동기 에러를 제거하기 위해, D 플립플롭의 전달 지연 시간과 동일한 값을 갖는 시간 지연회로를 필요로 하는데, 공정 환경에 따라 그 특성이 변할 수 있다. 이것은 디지털 데이터 통신의 전송 속도가 증가함에 따라 위상 검출기의 신뢰도를 저하시키는 요인이 된다.As described above, the conventional phase detector and detection method requires a time delay circuit having the same value as the propagation delay time of the D flip-flop in order to eliminate the phase synchronization error of the received data signal and the local clock. The characteristics may change accordingly. This is a factor that lowers the reliability of the phase detector as the transmission speed of digital data communication increases.

상기 문제점을 해결하기 위해 본 발명은, 수신된 데이터의 위상을 보정하지 않고 위상 동기 에러를 최소화하는 신호 천이 방식에 의한 위상 비교 검출기 및 검출방법을 제공하여, 소자의 공정 변화에 무감하게 신호들간의 위상차에 일치하는 위상 정보를 제공하는데 그 목적이 있다.In order to solve the above problems, the present invention provides a phase comparison detector and a detection method by a signal transition method that minimizes phase synchronization error without correcting the phase of the received data, thereby insensitive to process changes in the device. The purpose is to provide phase information consistent with the phase difference.

도 1은 종래의 위상 검출기 회로도,1 is a conventional phase detector circuit diagram,

도 2는 도 1의 출력 파형도,2 is an output waveform diagram of FIG.

도 3은 본 발명에 따른 위상 검출기 회로도,3 is a phase detector circuit diagram according to the present invention;

도 4는 도 3의 출력 파형도.4 is an output waveform diagram of FIG. 3.

〈도면의 주요 부분에 대한 부호의 설명〉<Explanation of symbols for main parts of drawing>

10,231 : 제 1 D 플립플롭 20,233 : 제 2 D 플립플롭10,231: first D flip-flop 20,233: second D flip-flop

30 : 지연회로 40,212 : 제 1 XOR 게이트30: delay circuit 40,212: first XOR gate

50,241 : 제 2 XOR 게이트 210 : 천이 검출부50,241: second XOR gate 210: transition detector

211 : 제 1 지연장치 220 : 제 2 지연장치211: first delay device 220: second delay device

230 : 위상 정보 검출부 232 : 제 3 지연장치230: phase information detector 232: third delay device

234 : 제 3 D 플립플롭 240 : 결정부234: third D flip-flop 240: crystal part

242 : 제 3 XOR 게이트242: third XOR gate

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.Hereinafter, with reference to the accompanying drawings will be described in detail the present invention.

도 3은 본 발명에 의한 위상 검출기 회로도로서, 노드(101)로 입력되는 데이터 신호의 천이를 검출하고 천이 신호를 출력하는 천이 검출부(210)와, 시간 지연값(ΔT)으로 입력되는 국지 클럭을 지연시켜 데이터 천이 및 리셋 신호의 신호 폭과 지연된 국지 클럭을 제공하는 제 2 시간 지연장치(220)와, 데이터 천이 신호와 지연된 국지 클럭 신호를 클럭으로 하고 논리값 "1"을 데이터로 하여 2개의 위상 정보 신호를 출력하는 위상 정보 검출부(230)와, 상기 위상 정보 검출부(230)로부터 출력되는 2개의 위상 정보 신호로부터 데이터 신호와 국지 클럭 신호간의 위상차를 나타내는 펌프업 신호와 기준 신호인 펌프다운 신호를 출력하는 결정부(240)로 구성된다.3 is a phase detector circuit diagram according to the present invention, which includes a transition detector 210 for detecting a transition of a data signal input to the node 101 and outputting a transition signal, and a local clock inputted with a time delay value ΔT. A second time delay device 220 that delays the signal width of the data transition and reset signal and provides the delayed local clock, and the data transition signal and the delayed local clock signal as clocks, and the logic value "1" as data. A pump up signal indicating a phase difference between a data signal and a local clock signal from a phase information detector 230 for outputting a phase information signal and two phase information signals output from the phase information detector 230 and a pump down signal as a reference signal It is composed of a determination unit 240 for outputting.

그리고, 상기 천이 검출부(210)는 노드(101)로 입력되는 데이터 신호를 ΔT만큼 시간 지연시켜 출력하는 제 1 시간 지연장치(211)와, 상기 제 1 시간 지연장치(211)로부터 출력된 데이터 신호와 노드(101)로 입력된 데이터 신호를 배타적 논리합 하여 출력하는 제 1 XOR 게이트(212)로 구성되고, 상기 위상 정보 검출부(230)는 클럭 단자(CK)가 상기 천이 검출부(210)의 제 1 XOR 게이트(212)의 출력단에 연결되고, 노드(106)의 고정된 "1"신호를 입력단자(D)로 입력하여, 상기 제 1 XOR 게이트(212)의 출력 신호가 천이를 발생할 때, 논리값 "0"을 출력하는 제 1 D 플립플롭(231)과, 상기 제 1 D 플립플롭(231)의 출력 신호를 입력하여 ΔT만큼 시간을 지연시킨 후, 위상 정보 검출부(230)를 구성하는 각 D 플립플롭의 리셋 단자로 출력하는 제 3 지연장치(232)와, 상기 제 2 시간 지연장치(220)로부터 지연된 클럭 신호를 클럭 단자(CK)로 입력하고, 노드(106)의 고정된 "1"신호를 입력단자(D)로 입력하여, 상기 지연된 클럭의 천이가 발생할 때, 논리값 "1"을 출력하고, 리셋 단자(R)에 논리값 "0"이 입력될 때, 논리값 "1"을 출력하는 제 2 D 플립플롭(233)과, 상기 제 2 시간 지연장치(220)로부터 지연된 클럭 신호를 클럭 단자(CK)로 입력하고, 노드(106)의 고정된 "1"신호를 입력단자(D)로 입력하여, 상기 지연된 클럭의 천이가 발생할 때, 논리값 "1"을 출력하고, 리셋 단자(R)에 논리값 "0"이 입력될 때, 논리값 "1"을 출력하는 제 3 D 플립플롭(234)으로 구성되며, 상기 결정부(240)는 상기 위상 정보 검출부(230)의 제 2 D 플립플롭(233)의 출력 신호와 노드(111)의 고정된 "1"신호를 입력하고, 배타적 논리합 하여 데이터 신호와 국지 클럭의 위상 차에 따라 가변하는 위상 검출기의 펌프업 신호를 출력하는 제 1 XOR 게이트(241)와, 상기 위상 정보 검출부(230)의 제 2 D 플립플롭(233)과 제 3 D 플립플롭(234)의 출력 신호를 입력하고, 배타적 논리합 하여 위상 검출기의 기준 신호가 되는 펌프다운 신호를 출력하는 제 2 XOR 게이트(242)로 구성된다.In addition, the transition detection unit 210 delays and outputs the data signal input to the node 101 by ΔT, and outputs the first time delay device 211 and the data signal output from the first time delay device 211. And a first XOR gate 212 that exclusively ORs the data signal inputted to the node 101 and outputs the data signal. The phase information detector 230 includes a clock terminal CK having a first input of the transition detector 210. Connected to the output terminal of the XOR gate 212, and when a fixed " 1 " signal of the node 106 is input to the input terminal D, the output signal of the first XOR gate 212 causes a transition, After inputting the first D flip-flop 231 that outputs the value "0" and the output signal of the first D flip-flop 231, delaying time by ΔT, and then configuring the phase information detector 230. The third delay device 232 and the second time delay device 220 output to the reset terminal of the D flip-flop. Input the delayed clock signal to the clock terminal CK, and inputs the fixed " 1 " signal of the node 106 to the input terminal D, so that when the transition of the delayed clock occurs, the logic value " 1 " A second D flip-flop 233 which outputs a logic value " 1 " when a logic value " 0 " is inputted to the reset terminal R, and a clock signal delayed from the second time delay device 220; Is inputted to the clock terminal CK, and the fixed " 1 " signal of the node 106 is inputted to the input terminal D to output a logic value " 1 " When the logic value "0" is input to the terminal (R), it is composed of a third D flip-flop 234 for outputting a logic value "1", the determination unit 240 of the phase information detector 230 A phase detector which inputs an output signal of the second D flip-flop 233 and a fixed "1" signal of the node 111 and performs an exclusive OR to vary according to the phase difference between the data signal and the local clock. The first XOR gate 241 for outputting the pump-up signal and the output signals of the second D flip-flop 233 and the third D flip-flop 234 of the phase information detection unit 230 are inputted to perform an exclusive OR. And a second XOR gate 242 that outputs a pump down signal that becomes a reference signal of the phase detector.

전송 장치로부터 전송된 데이터 신호는 노드(101)로 입력되고, 국지 클럭은 노드(102)로 입력된다. 천이 검출부(210)는 노드(101)에 수신된 데이터 신호를 제 1 지연장치(211)와 제 1 XOR 게이트(212)를 사용하여 신호 폭이 일정하게 ΔT 가 되는 데이터 천이 신호를 노드(105)에 발생시키고, 상기 천이 검출부(210)로부터 출력된 천이 신호를 위상 정보 검출부(230)의 제 1 D 플립플롭(231)이 클럭 신호로 입력하고 노드(107)로 출력시키며, 제 3 지연장치(232)는 상기 제 1 D 플립플롭(231)으로부터 출력된 노드(107)의 신호를 신호 폭이 일정하게 ΔT가 되는 리셋 신호를 노드(108)에 발생시켜 수신된 데이터 신호의 천이 정보를 리셋 신호에 전달한다. 따라서, 노드(101)의 수신된 데이터 신호는 국지 클럭 신호와 직접적으로 위상 비교가 되지 않고 천이 정보를 리셋 신호에 전달하는 것으로써 그 작용이 종료된다.The data signal transmitted from the transmitting device is input to the node 101 and the local clock is input to the node 102. The transition detection unit 210 uses the first delay device 211 and the first XOR gate 212 to convert the data signal received at the node 101 into a data transition signal whose signal width is constant ΔT. The first D flip-flop 231 of the phase information detector 230 as a clock signal and outputs the transition signal output from the transition detector 210 to the node 107, and outputs the transition signal to the node 107. 232 generates a reset signal at node 108 whose signal width is ΔT constant from the signal of node 107 output from the first D flip-flop 231 to reset the transition information of the received data signal. To pass on. Therefore, the received data signal of the node 101 is not directly compared with the local clock signal, and its operation is terminated by transferring the transition information to the reset signal.

한편, 일정한 리셋 신호 폭을 제공하기 위하여 사용된 제 2 지연장치(220)가 노드(102)의 국지 클럭을 ΔT시간 지연시켜 노드(104)로 출력하고, 위상 정보 검출부(230)의 제 2 D 플립플롭(233)과 제 3 D 플립플롭(234)은 상기 노드(104)의 신호를 클럭 신호로 입력한다. 이렇게 하므로써, 노드(101)의 데이터 신호와 노드(102)의 국지 클럭 신호의 위상 정보가 변화되지 않고 두 신호의 천이로부터 위상차에 대한 정보를 제공하는 제 2 D 플립플롭(233)과 제 3 D 플립플롭(234)에 전달된다. 그리고, 노드(107)의 논리값이 "1"에서 "0"으로 천이 된 후, 제 3 지연장치(232)에 의하여 ΔT 시간이 경과되었을 때, 노드(104)의 ΔT 지연된 국지 클럭 신호의 천이 가장자리에서 동작하는 제 2, 제 3 D 플립플롭(233, 234)과 노드(105)의 데이터 천이 신호의 가장자리에서 동작하는 제 1 D 플립플롭(231)은 동시에 리셋된다.On the other hand, the second delay device 220 used to provide a constant reset signal width delays the local clock of the node 102 by ΔT time and outputs the result to the node 104, and the second D of the phase information detection unit 230. The flip-flop 233 and the third D flip-flop 234 input the signal of the node 104 as a clock signal. In this way, the second D flip-flop 233 and the third D provide information on the phase difference from the transition of the two signals without changing the phase information of the data signal of the node 101 and the local clock signal of the node 102. Delivered to flip-flop 234. After the logic value of the node 107 transitions from " 1 " to " 0 ", when the? T time has elapsed by the third delay device 232, the? T delayed local clock signal of the node 104 transitions. The second and third D flip-flops 233 and 234 operating at the edge and the first D flip-flop 231 operating at the edge of the data transition signal of the node 105 are simultaneously reset.

제 2 D 플립플롭(233)은 노드(104)의 국지 클럭이 천이가 발생할 때, 또는 상기 제 3 지연장치(232)로부터 리셋 단자(R)에 논리값 "0"이 입력될 때, 논리값 "1"을 노드(109)로 출력하여, 결과적으로 천이 검출부(210)의 제 1 XOR 게이트(212)로부터 출력된 데이터 천이 신호와 상기 제 2 지연장치(220)로부터 출력된 지연된 클럭 신호에 상승 천이가 발생할 때, 두 신호간의 위상차에 상응하는 폭을 갖는 신호를 노드(109)로 출력하며, 제 3 D 플립플롭(234)은 노드(104)의 국지 클럭이 천이가 발생할 때, 또는 상기 제 3 지연장치(232)로부터 리셋 단자(R)에 논리값 "0"이 입력될 때, 논리값 "1"을 노드(109)로 출력하여, 결과적으로 천이 검출부(210)의 제 1 XOR 게이트(212)로부터 출력된 데이터 천이 신호에 상승 천이가 발생하고, 상기 제 2 지연장치(220)로부터 출력된 지연된 클럭 신호에 하강 천이가 발생할 때, 두 신호간의 위상차에 상응하는 폭을 갖는 신호를 노드(109)로 출력한다. 이와 같은 방법으로 수신된 데이터 신호와 국지 클럭간의 위상차에 대한 정보가 두 신호의 천이로부터 정확하게 추출된다. 그리고, 결정부(240)의 제 2 XOR 게이트(241)는 상기 제 2 D 플립플롭(233)의 출력 신호와 노드(111)에서 고정적으로 입력되는 논리값 "1"을 입력하여 배타적 논리합에 의해 두 신호에 대한 위상 정보를 가지고 있는 노드(109, 110)의 신호로부터 두 신호의 위상차에 따라 가변하는 펌프업 신호(U_P)를 출력하고, 제 3 XOR 게이트(242)는 상기 제 2, 제 3 D 플립플롭(233, 234)의 출력 신호를 입력하고 배타적 논리합에 의해 신호 폭이 국지 클럭의 반주기가 되는 펌프다운 신호(D_P)를 출력한다.The second D flip-flop 233 is a logic value when a local clock transition of the node 104 occurs, or when a logic value "0" is input to the reset terminal R from the third delay device 232. Outputs " 1 " to the node 109, and consequently rises to the data transition signal output from the first XOR gate 212 of the transition detection unit 210 and the delayed clock signal output from the second delay device 220; When a transition occurs, a signal having a width corresponding to the phase difference between the two signals is output to the node 109, and the third D flip-flop 234 causes the local clock of the node 104 to transition or when the first shift occurs. When the logic value "0" is input from the delay device 232 to the reset terminal R, the logic value "1" is output to the node 109. As a result, the first XOR gate ( A rising transition occurs in the data transition signal output from 212 and the delayed clock signal output from the second delay device 220. When the steel transition occurs, and outputs a signal having a width corresponding to the phase difference between the two signals to the node 109. In this way, information on the phase difference between the received data signal and the local clock is extracted exactly from the transition of the two signals. The second XOR gate 241 of the determination unit 240 inputs an output signal of the second D flip-flop 233 and a logic value “1” fixedly input from the node 111 to perform an exclusive OR. The pump-up signal U _P , which varies according to the phase difference between the two signals, is output from the signals of the nodes 109 and 110 having the phase information on the two signals, and the third XOR gate 242 is the second and the second. The output signal of the 3D flip-flops 233 and 234 is input, and the pump down signal D _P whose signal width is a half period of the local clock is output by an exclusive OR.

도 4는 도 3의 출력 파형도로서, (a)는 국지 클럭, (b)는 수신된 데이터 신호, (c)는 제 1 XOR 게이트(212)로부터 출력된 데이터 천이 신호(105), (d), (e)는 데이터 천이 신호(105)와 지연된 클럭 신호(104)에 상승 천이가 발생할 때, 제 2 D 플립플롭(232)의 출력 신호에서 두 신호간의 위상차에 상응하는 폭을 갖는 신호를 상대적으로 각각 나타낸다. 여기서, 상기 파형 (d)는 ΔT만큼 지연된 국지 클럭(104)의 상승 천이에서 논리값 "1"이 되고, 데이터 천이 신호(105)의 상승 천이에서 논리값 "0"이 된다. 그리고, 상기 파형 (e)는 ΔT만큼 지연된 국지 클럭(104)의 하강 천이에서 논리값 "1"이 되고, 데이터 천이 신호(105)의 하강 천이에서 논리값 "0"이 된다. (f)는 국지 클럭(104)과 데이터 천이 신호(105)의 위상차에 따라 신호 폭이 변하는 펌프업(U_P) 신호, (g)는 신호 폭이 국지 클럭(104)의 반주기로 일정한 펌프다운(D_P) 신호를 각각 나타낸다.4 is an output waveform diagram of FIG. 3, (a) a local clock, (b) a received data signal, (c) a data transition signal 105 output from the first XOR gate 212, (d ), (e) denotes a signal having a width corresponding to a phase difference between two signals in an output signal of the second D flip-flop 232 when a rising transition occurs in the data transition signal 105 and the delayed clock signal 104. Relatively respectively. Here, the waveform (d) becomes a logic value "1" in the rising transition of the local clock 104 delayed by ΔT, and becomes a logic value "0" in the rising transition of the data transition signal 105. The waveform (e) becomes a logic value "1" at the falling transition of the local clock 104 delayed by ΔT and a logic value "0" at the falling transition of the data transition signal 105. (f) is a pump-up (U _P ) signal whose signal width changes in accordance with the phase difference between the local clock 104 and the data transition signal 105, (g) pump-down where the signal width is constant at half the period of the local clock 104 (D _P ) signals are respectively shown.

(a)의 국지 클럭 신호 상승 천이가 (b)의 수신된 데이터 신호의 천이보다 빠른 경우에는 펌프다운(D_P)신호 보다 펌프업(U_P)신호의 폭이 상대적으로 크며 따라서, 제어 전압의 크기는 증가한다. 반대로, (a)의 국지 클럭 신호의 상승 천이가 (b)의 수신된 데이터 신호의 천이보다 늦은 경우에는 펌프다운(D_P)신호 보다 펌프업(U_P)신호의 폭이 상대적으로 작으며 따라서, 제어 전압의 크기는 감소한다. 또한, 국지 클럭과 수신된 데이터의 신호가 동기될 때, 펌프다운(D_P)과 펌프업(U_P) 신호의 폭이 동일하게 T/2로서 제어 전압은 일정하게 되며, 위상 동기 에러가 최소화되면서 데이터 신호의 천이 가장자리가 국지 클럭 신호의 하강 천이 가장자리에 일치한다.If the local clock signal rising transition in (a) is faster than the received data signal in (b), the width of the pump up (U _P ) signal is relatively larger than that of the pump down (D _P ) signal and thus, the control voltage Increases in size. Conversely, if the rising transition of the local clock signal of (a) is later than the transition of the received data signal of (b), the width of the pump-up (U _P ) signal is relatively smaller than that of the pump-down (D _P ) signal. , The magnitude of the control voltage is reduced. In addition, when the signal of the local clock and the received data are synchronized, the widths of the pump down (D _P ) and pump up (U _P ) signals are equal to T / 2, so that the control voltage is constant and the phase synchronization error is minimized. The transition edge of the data signal coincides with the falling transition edge of the local clock signal.

그리고, 위상 검출기의 출력인 기준 신호와 위상차에 대응하는 폭을 갖는 가변 신호를 발생하여 출력시키는 방법은 다음과 같다.A method of generating and outputting a variable signal having a width corresponding to a phase difference with a reference signal which is an output of the phase detector is as follows.

먼저, 수신된 데이터 신호로부터 천이가 검출되어 첫번째 신호가 발생된다. 검출된 첫번째 펄스의 천이 점을 기준하여 국지 클럭의 상승 천이 점에 대응하는 폭을 갖는 두번째 신호와 국지 클럭의 하강 천이 점에 대응하는 폭을 갖는 세번째 신호가 발생된다. 수신된 데이터 신호와 국지 클럭 간의 위상차를 나타내는 두번째 신호와 세번째 신호를 중첩시키므로써 네번째 신호가 출력된다. 위상 검출기의 출력이 되는 가변 신호와 기준 신호는 상대적으로 각각 두번째 신호와 네번째 신호이다. 이와 같은 방법에 의하여 수신된 데이터 신호와 국지 클럭의 위상이 동기되었을 때, 기준 신호와 가변 신호의 폭이 각각 국지 클럭의 반주기가 됨으로써 위상 동기 에러가 "0"이 된다. 또한, 가변 신호와 기준 신호를 reset 기능을 갖는 플립플롭에 의하여 발생시키고, 수신된 데이터 신호의 위상 보정을 위한 시간 지연장치의 필요성을 제거하므로써 공정 변화에 따른 위상 검출기의 불안정을 해소할 수 있다.First, a transition is detected from the received data signal to generate a first signal. A second signal having a width corresponding to the rising transition point of the local clock and a third signal having the width corresponding to the falling transition point of the local clock are generated based on the detected transition point of the first pulse. The fourth signal is output by superimposing a second signal and a third signal representing the phase difference between the received data signal and the local clock. The variable signal and the reference signal which are output of the phase detector are relatively the second signal and the fourth signal, respectively. When the received data signal and the phase of the local clock are synchronized by this method, the phase synchronization error becomes " 0 " because the widths of the reference signal and the variable signal become half periods of the local clock, respectively. In addition, the variable signal and the reference signal are generated by a flip-flop having a reset function, and the instability of the phase detector due to the process change can be eliminated by eliminating the need for a time delay device for phase correction of the received data signal.

본 발명은 입력되는 데이터 신호의 천이를 검출하고 천이 신호를 출력하는 천이 검출부와, 시간 지연값(ΔT)으로 입력되는 국지 클럭을 지연시켜 데이터 천이 및 리셋 신호의 신호 폭과 지연된 국지 클럭을 제공하는 제 2 시간 지연장치와, 데이터 천이 신호와 지연된 국지 클럭 신호를 클럭으로 하고 논리값 "1"을 데이터로 하여 2개의 위상 정보 신호를 출력하는 위상 정보 검출부와, 상기 위상 정보 검출부로부터 출력되는 2개의 위상 정보 신호로부터 데이터 신호와 국지 클럭 신호간의 위상차를 나타내는 펌프업 신호와 기준 신호인 펌프다운 신호를 출력하는 결정부로 구성되어, 수신된 데이터 신호로부터 천이 가장자리를 검출하여 신호 폭이 ΔT 가 되는 데이터 천이 신호를 발생시키고, 데이터 천이 신호의 천이 가장자리에서 신호 폭이 ΔT 가 되는 리셋 신호를 발생시켜 수신된 데이터 신호의 천이 정보를 리셋 신호에 전달하며, 입력되는 국지 클럭으로부터 ΔT 시간 지연된 국지 클럭을 발생시킨 후, 리셋 신호의 하강 천이 가장자리에서 논리값이 "0"을 출력시키고, ΔT 시간 지연된 국지 클럭 신호의 하강 및 상승 천이 가장자리에서 논리값 "1"을 출력시켜 데이터 신호와 국지 클럭간의 위상차가 신호 폭이 되는 2개의 위상 정보 신호를 발생시키며, 첫번째 위상 정보 신호와 논리값이 "1"이 되는 신호를 배타적 논리합하므로써, 데이터 신호의 천이와 국지 클럭의 상승 천이간의 위상차에 따라 가변하는 신호 폭을 갖는 펌프업 신호를 출력하고, 첫번째 및 두번째 위상 정보 신호를 배타적 논리합하므로써, 신호 폭이 국지 클럭 주기의 반으로 고정되는 펌프다운 신호를 출력하는 신호 천이 방식에 의한 위상 비교 검출기 및 검출방법을 제공하여, 클럭 또는 데이터 복구를 위한 전하 펌프 위상 동기 루프 시스템에서 수신된 데이터 신호와 국지 클럭 신호의 위상을 직접적으로 비교하지 않고 데이터 천이 신호와 지연된 국지 클럭으로부터 리셋 기능을 갖는 D 플립플롭을 이용하여 간접적으로 위상 비교하므로서 위상 동기 에러를 최소화한다. 또한 데이터 신호 노드에 위상 보정을 위한 시간 지연장치를 제거하므로써 공정 변화에 따른 위상 검출기의 변화를 최소화한다. 따라서, 복구된 데이터 신호와 국지 클럭간의 타이밍 이득을 극대화할 수 있으며, 고속 디지털 데이터 전송 시스템에 있어서 데이터 신호를 효과적으로 처리할 수 있다.The present invention provides a transition detection unit for detecting a transition of an input data signal and outputting a transition signal, and delaying a local clock input with a time delay value ΔT to provide a signal width of a data transition and reset signal and a delayed local clock. A second time delay device, a phase information detector for outputting two phase information signals using a data transition signal and a delayed local clock signal as a clock and a logic value of "1" as data, and two outputted from the phase information detector. It is composed of a decision unit for outputting a pump-up signal indicating a phase difference between the data signal and the local clock signal and a pump-down signal as a reference signal from the phase information signal, and detects the transition edge from the received data signal and the signal width becomes ΔT Signal is generated and the signal width becomes ΔT at the transition edge of the data transition signal. Generates a signal and transfers the transition information of the received data signal to the reset signal, generates a local clock delayed ΔT time from the input local clock, and then outputs a logic value of “0” at the falling transition edge of the reset signal, Outputs a logic value of "1" at the falling and rising transition edges of the local clock signal with a time delay of ΔT to generate two phase information signals whose phase difference between the data signal and the local clock is the signal width, and the first phase information signal and the logic value By exclusive ORing the signal to be " 1 ", a pump-up signal having a signal width that varies in accordance with the phase difference between the transition of the data signal and the rising transition of the local clock is output, and the exclusive AND of the first and second phase information signals is obtained. Difference by signal transition method that outputs pumpdown signal whose width is fixed to half of local clock period A comparison detector and detection method are provided to provide a reset function from a data transition signal and a delayed local clock without directly comparing the phase of the data signal and the local clock signal received in a charge pump phase locked loop system for clock or data recovery. Indirect phase comparison using D flip-flop minimizes phase synchronization error. In addition, the phase detector changes according to the process change are minimized by eliminating the time delay device for phase correction at the data signal node. Therefore, the timing gain between the recovered data signal and the local clock can be maximized, and the data signal can be efficiently processed in a high speed digital data transmission system.

Claims

A phase comparison detector for detecting a phase difference between a data signal received at a receiving device of a system for synchronously transmitting digital data and a local clock,

A transition detector 210 which detects a transition of an input data signal and outputs a transition signal;

A second time delay device (220) for delaying an input local clock to provide a signal width of a data transition and reset signal and a delayed local clock;

A phase information detector 230 for outputting two phase information signals using a data transition signal and a delayed local clock signal as a clock and a logic value of "1" as data;

And a determination unit 240 for outputting a pump-up signal indicating a phase difference between the data signal and the local clock signal and a pump-down signal as a reference signal from the two phase information signals output from the phase information detection unit 230. Phase Comparison Detector by Signal Transition Method.

The method of claim 1,

The transition detector 210 includes: a first time delay device 211 for delaying and outputting an input data signal by ΔT;

Phase comparison using a signal transition method, comprising a first XOR gate 212 exclusively ORing the data signal output from the first time delay device 211 and the data signal input to the node 101. Detector.

The method of claim 1,

The phase information detector 230 has a clock terminal CK connected to an output terminal of the first XOR gate 212 of the transition detector 210, and receives a fixed “1” signal of the node 106 from an input terminal ( A first D flip-flop (231) for inputting to D) and outputting a logic value "0" when the output signal of the first XOR gate 212 transitions;

A third delay device 232 for inputting an output signal of the first D flip-flop 231 to delay a time by ΔT, and then outputting the output signal to a reset terminal of each D flip-flop constituting the phase information detector 230; ;

The delayed clock signal is inputted to the clock terminal CK from the second time delay device 220 and the fixed " 1 " signal of the node 106 is inputted to the input terminal D. A second D flip-flop 233 which outputs a logic value "1" when it occurs and outputs a logic value "1" when a logic value "0" is input to the reset terminal R;

The delayed clock signal is inputted to the clock terminal CK from the second time delay device 220 and the fixed " 1 " signal of the node 106 is inputted to the input terminal D. And a third D flip-flop 234 which outputs a logic value "1" when it occurs and outputs a logic value "1" when a logic value "0" is input to the reset terminal R. Phase Comparison Detector by Signal Transition Method.

The method of claim 1,

The determination unit 240 inputs the output signal of the second D flip-flop 233 of the phase information detection unit 230 and the fixed "1" signal of the node 111 and performs exclusive OR to localize the data signal. A first XOR gate 241 for outputting a pump-up signal of a phase detector which varies in accordance with the phase difference of the clock;

A second inputting output signal of the second D flip-flop 233 and the third D flip-flop 234 of the phase information detector 230, and outputting a pump down signal that becomes a reference signal of the phase detector by performing an exclusive OR A phase comparison detector by a signal transition method, characterized by comprising an XOR gate (242).

A phase comparison detection method for detecting a phase difference between a data signal received at a receiving device of a system for synchronously transmitting digital data and a local clock,

Detecting a transition edge from the received data signal to generate a data transition signal having a signal width ΔT;

Generating a reset signal having a signal width? T at the transition edge of the data transition signal and transferring transition information of the received data signal to the reset signal;

Generating a local clock delayed ΔT time from an input local clock;

The logic value is "0" at the falling transition edge of the second stage reset signal, and the logic value "1" at the falling and rising transition edge of the ΔT time delayed local clock signal of the third stage, resulting in a data signal and local. A fourth step of generating two phase information signals whose phase difference between clocks becomes a signal width;

Outputting a pump-up signal having a signal width varying according to the phase difference between the transition of the data signal and the rising transition of the local clock by exclusively ORing the first phase information signal of the fourth step and a signal having a logic value of "1". A fifth step;

And a sixth step of exclusively ORing the first and second phase information signals of the fourth step, and outputting a pumpdown signal whose signal width is fixed at half of a local clock period. Detection method.

The method of claim 5,

The fourth step includes: a first substep in which the logic values of the two phase information signals are simultaneously " 0 " at the falling transition edge of the reset signal;

A second sub-step of outputting a first phase information signal in which the logical value of the signal becomes "1" in the delayed rising of the local clock, and the phase difference between the rising of the data signal and the rising of the local clock becomes the signal width;

And a third substep of outputting a second phase information signal such that the phase difference between the transition of the data signal and the fall transition of the local clock becomes the signal width in the falling transition of the delayed local clock to "1". A phase comparison detection method using a signal transition method.