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KR100272163B1 - 대기용어레이전압발생기를갖는반도체메모리장치 - Google Patents

대기용어레이전압발생기를갖는반도체메모리장치 Download PDF

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KR100272163B1
KR100272163B1 KR1019970077786A KR19970077786A KR100272163B1 KR 100272163 B1 KR100272163 B1 KR 100272163B1 KR 1019970077786 A KR1019970077786 A KR 1019970077786A KR 19970077786 A KR19970077786 A KR 19970077786A KR 100272163 B1 KR100272163 B1 KR 100272163B1
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bank
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윤종용
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Abstract

본 발명은 대기용 어레이 전압 발생기를 갖는 반도체 메모리 장치에 관한 것으로서, 정보가 저장되는 다수개의 메모리 어레이 뱅크들; 상기 다수개의 메모리 어레이 뱅크들에 각각 연결되며 각각 메모리 어레이 뱅크 인에이블 신호와 기준 전압에 응답하며 상기 메모리 어레이 뱅크 인에이블 신호가 액티브될 때 액티브 전압을 발생하는 다수개의 액티브용 어레이 전압 발생기들; 상기 기준 전압에 응답하여 대기 전압을 발생하는 대기용 어레이 전압 발생기; 및 상기 다수개의 메모리 어레이 뱅크들과 상기 대기용 어레이 전압 발생기 사이에 각각 연결되며 각각 상기 메모리 어레이 뱅크 인에이블 신호에 응답하며 각각 상기 메모리 어레이 뱅크 인에이블 신호가 인액티브될 때 상기 대기 전압을 대응되는 메모리 어레이 뱅크로 공급하고 상기 메모리 어레이 뱅크 인에이블 신호가 액티브될 때 상기 대기 전압을 대응되는 메모리 어레이 뱅크로 공급하지 않는 다수개의 스위칭 수단들을 구비함으로써 반도체 메모리 장치의 전력 소모가 감소된다.

Description

대기용 어레이 전압 발생기를 갖는 반도체 메모리 장치{Semiconductor memory device having standby array voltage generator}
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 소수의 대기용 어레이 전원 장치들로부터 다수의 뱅크들로 대기용 전원 전압을 공급하는 반도체 메모리 장치에 관한 것이다.
메모리 어레이 뱅크에 데이터를 저장하거나 또는 메모리 어레이 뱅크로부터 데이터를 독출하기 위해서는 메모리 어레이 뱅크에 소정의 전압을 공급하기 위한 전원 장치가 필요하다. 이와 같은 전압을 공급하는 장치 중의 하나가 액티브용 어레이 전압 발생기 및 대기용 어레이 전압 발생기이다.
도 1은 종래의 대기용 어레이 전압 발생기를 설명하기 위한 반도체 메모리 장치(101)의 개략적인 블록도이다. 도 1을 참조하면, 종래의 반도체 메모리 장치(101)는 제1 내지 제4 메모리 어레이 뱅크들(111∼114), 제1 내지 제4 액티브용 어레이 전압 발생기들(121∼124) 및 제1 내지 제4 대기용 어레이 전압 발생기들(131∼134)을 구비한다.
상기 제1 내지 제4 메모리 어레이 뱅크들(111∼114)은 각각 상기 제1 내지 제4 액티브용 어레이 전압 발생기들(121∼124)과 제1 내지 제4 대기용 어레이 전압 발생기들(131∼134)에 의해 구동된다. 즉, 각 메모리 어레이 뱅크에는 하나의 액티브용 어레이 전압 발생기와 하나의 대기용 어레이 전압 발생기가 연결되어있다. 제1 내지 제4 메모리 어레이 뱅크들(111∼114)에 저장된 데이터를 독출하기 위해서는 커다란 전하가 필요하며 이들 큰 전하를 제공하는 것이 제1 내지 제4 액티브용 어레이 전압 발생기들(121∼124)이다. 상기 제1 내지 제4 대기용 어레이 전압 발생기들(131∼134)은 상기 제1 내지 제4 메모리 어레이 뱅크들(111∼114)이 외부 신호를 감지하는데 필요한 소량의 대기 전류를 발생한다.
상기 제1 내지 제4 메모리 어레이 뱅크들(111∼114)에 상기 대기 전류를 제공하기 위해서는 보다 적은 수, 예컨대 한 개 또는 두 개의 대기용 어레이 전압 발생기만으로도 충분하다. 그럼에도 불구하고 종래에는 메모리 어레이 뱅크의 수와 동일한 4개의 대기용 어레이 전압 발생기들(131∼134)을 사용함으로써 전력 소모가 많아지고 면적을 많이 차지하게 된다.
본 발명이 이루고자하는 기술적 과제는 전력 소모가 적은 대기용 어레이 전압 발생기를 구비하는 반도체 메모리 장치를 제공하는데 있다.
도 1은 종래의 대기용 어레이 전압 발생기를 설명하기 위한 반도체 메모리 장치의 개략적인 블록도.
도 2는 본 발명의 제1 실시예에 따른 대기용 어레이 전압 발생기를 설명하기 위한 반도체 메모리 장치의 개략적인 블록도.
도 3은 상기 도 2에 도시된 대기용 어레이 전압 발생기들의 회로도.
도 4는 상기 도 2에 도시된 제1 액티브용 어레이 전압 발생기의 회로도.
도 5a 및 도 5b는 각각 상기 도 2에 도시된 제1 스위칭 수단의 제1 및 제2 실시예에 따른 회로도들.
상기 기술적 과제를 이루기 위하여 본 발명은,
정보가 저장되는 다수개의 메모리 어레이 뱅크들; 상기 다수개의 메모리 어레이 뱅크들에 각각 연결되며 각각 메모리 어레이 뱅크 인에이블 신호와 기준 전압에 응답하며 상기 메모리 어레이 뱅크 인에이블 신호가 액티브될 때 액티브 전압을 발생하는 다수개의 액티브용 어레이 전압 발생기들; 상기 기준 전압에 응답하여 대기 전압을 발생하는 대기용 어레이 전압 발생기; 및 상기 다수개의 메모리 어레이 뱅크들과 상기 대기용 어레이 전압 발생기 사이에 각각 연결되며 각각 상기 메모리 어레이 뱅크 인에이블 신호에 응답하며 각각 상기 메모리 어레이 뱅크 인에이블 신호가 인액티브될 때 상기 대기 전압을 대응되는 메모리 어레이 뱅크로 공급하고 상기 메모리 어레이 뱅크 인에이블 신호가 액티브될 때 상기 대기 전압을 대응되는 메모리 어레이 뱅크로 공급하지 않는 다수개의 스위칭 수단들을 구비하는 반도체 메모리 장치를 제공한다.
바람직하기는, 상기 액티브용 어레이 전압 발생기들은 각각 상기 기준 전압을 입력하고 각각 상기 메모리 어레이 뱅크 인에이블 신호가 액티브될 때 상기 액티브 전압을 출력하는 차동 증폭기를 구비한다.
바람직하기는 또, 상기 대기용 어레이 전압 발생기는 상기 기준 전압을 입력하고 상기 기준 전압과 동일한 레벨의 전압을 출력하는 차동 증폭기를 구비한다.
바람직하기는 또한, 상기 액티브는 논리 'H'이고, 상기 인액티브는 논리 'L'이고, 상기 스위칭 수단들은 각각 CMOS 전송 게이트를 구비한다.
상기 본 발명에 따르면, 반도체 메모리 장치의 전력 소모가 감소된다.
이하, 첨부된 도면들을 통하여 본 발명을 상세히 설명하기로 한다.
도 2는 본 발명의 제1 실시예에 따른 대기용 어레이 전압 발생기를 설명하기 위한 반도체 메모리 장치(201)의 개략적인 블록도이다. 도 2를 참조하면, 반도체 메모리 장치(201)는 제1 내지 제4 메모리 어레이 뱅크들(211∼214), 제1 내지 제4 액티브용 어레이 전압 발생기들(221∼224), 제1 내지 제4 스위칭 수단들(241∼244) 및 대기용 어레이 전압 발생기(231)를 구비한다.
상기 제1 내지 제4 메모리 어레이 뱅크들(211∼214)에는 외부로부터 입력되는 정보들이 저장된다.
상기 제1 내지 제4 액티브용 어레이 전압 발생기들(221∼224)은 각각 제1 내지 제4 메모리 어레이 뱅크 인에이블(enable) 신호들(BANK_0∼BANK_3)에 응답하여 상기 메모리 어레이 뱅크들(211∼214)이 활성화되는데 필요한 전압을 발생한다. 예컨대, 제1 메모리 어레이 뱅크 인에이블 신호(BANK_0)가 'H'로 액티브(active)되면 상기 제1 액티브용 어레이 전압 발생기(221)는 활성화되어 소정의 전압(VINTA_0)을 출력하여 상기 제1 메모리 어레이 뱅크(211)로 공급한다. 제2 내지 제4 메모리 어레이 뱅크 인에이블 신호들(BANK_1∼BANK_3)이 액티브되면 상기 제1 메모리 어레이 뱅크 인에이블 신호(BANK_0)가 액티브될 경우와 동일한 방법으로 제2 내지 제4 액티브용 어레이 전압 발생기들(222∼224)은 활성화되어 소정의 전압들(VINTA_1∼VINTA3)을 출력하여 상기 제2 내지 제4 메모리 어레이 뱅크들(212∼214)로 공급한다.
상기 대기용 어레이 전압 발생기(231)는 상기 제1 내지 제4 메모리 어레이 뱅크들(211∼214)을 동작 대기 상태로 유지하기 위한 소정의 대기 전압을 발생한다.
상기 제1 내지 제4 스위칭 수단들(241∼244)은 상기 제1 내지 제4 메모리 어레이 뱅크들(211∼214)과 상기 대기용 어레이 발생 전압기(231) 사이에 각각 연결된다. 상기 제1 내지 제4 스위칭 수단들(241∼244)은 각각 상기 제1 내지 제4 메모리 어레이 뱅크 인에이블 신호들(BANK_0∼BANK_3)이 'L'로서 인액티브(inactive)될 경우에는 턴온(turn-on)되어 상기 대기용 어레이 전압 발생기(231)의 출력을 상기 제1 내지 제4 메모리 어레이 뱅크들(211∼214)에 전달하고, 제1 내지 제4 메모리 어레이 뱅크 인에이블 신호들(BANK_0∼BANK_3)이 'H'로서 액티브될 경우에는 턴오프(turn-off)되어 상기 대기용 어레이 전압 발생기(231)의 출력이 상기 제1 내지 제4 메모리 어레이 뱅크들(211∼214)로 공급되는 것을 차단한다.
예컨대, 상기 제1 메모리 어레이 뱅크 인에이블 신호(BANK_0)가 'L'로써 인액티브되면 상기 제1 스위칭 수단(241)이 턴온되어 상기 대기용 어레이 전압 발생기(231)의 출력을 상기 제1 메모리 어레이 뱅크(211)로 전달하고, 제1 메모리 어레이 뱅크 인에이블 신호(BANK_0)가 'H'로써 액티브되면 제1 스위칭 수단(241)은 턴오프되어 상기 대기용 어레이 전압 발생기(231)의 출력이 상기 제1 메모리 어레이 뱅크(211)로 전달되는 것을 차단한다.
도 2와 같이 하나의 대기용 어레이 전압 발생기(231)에 4개의 메모리 어레이 뱅크들(211∼214)을 연결하여 사용함으로써 종래의 4개의 대기용 어레이 전압 발생기들(도 1의 131∼134)을 사용할 때보다 반도체 메모리 장치(201)의 전력 소모가 대폭적으로 감소된다.
도 3은 상기 도 2에 도시된 대기용 어레이 전압 발생기(231)의 회로도이다. 도 3을 참조하면, 대기용 어레이 전압 발생기(231)는 기준 전압(VREFA)을 입력하는 차동 증폭기로 구성한다.
상기 대기용 어레이 전압 발생기(231)는 NMOS 트랜지스터들(311,312,313)과 PMOS 트랜지스터들(321,322,323)을 구비한다. NMOS 트랜지스터(311)는 상기 대기용 어레이 전압 발생기(231)를 통해 흐르는 전류가 일정하도록 해주는 전류원의 역할을 한다. NMOS 트랜지스터(312)는 기준 전압(VREFA)에 의해 게이팅(gating)되고, NMOS 트랜지스터(313)는 상기 대기용 어레이 전압 발생기(231)의 출력 전압(VINTA)에 의해 게이팅된다.
PMOS 트랜지스터들(321,322)은 NMOS 트랜지스터(313)의 드레인에 발생하는 전압에 의해 게이팅된다. 즉, NMOS 트랜지스터(313)의 드레인에 발생하는 전압이 'H'이면 PMOS 트랜지스터들(321,322)은 턴오프되고, NMOS 트랜지스터(313)의 드레인에 발생하는 전압이 'L'이면 PMOS 트랜지스터들(321,322)은 턴온된다. PMOS 트랜지스터(323)는 NMOS 트랜지스터(312)의 드레인에 발생하는 전압에 의해 게이팅된다. 즉, NMOS 트랜지스터(312)의 드레인에 발생하는 전압이 'H'이면 PMOS 트랜지스터(323)는 턴오프되고, NMOS 트랜지스터(312)의 드레인에 발생하는 전압이 'L'이면 PMOS 트랜지스터(323)는 턴온된다. PMOS 트랜지스터들(321,322,323)의 소오스들에 전원 전압(Vdd)이 인가되고, NMOS 트랜지스터(311)의 소오스는 접지단(GND)에 연결된다.
상기 대기용 어레이 전압 발생기(231)의 동작을 설명하기로 한다. 초기에 NMOS 트랜지스터들(311,312)은 턴오프 되어있다. 그러다가 기준 전압(VREFA)이 인가되어 NMOS 트랜지스터들(311,312)의 문턱 전압보다 높아지는 순간 NMOS 트랜지스터들(311,312)은 턴온된다. 일반적으로 상기 기준 전압(VREFA)은 NMOS 트랜지스터들(311,312)의 문턱 전압보다 높게 설정된다. NMOS 트랜지스터들(311,312)이 턴온되면 NMOS 트랜지스터(312)의 드레인에 발생하는 전압은 'L'로 되므로 PMOS 트랜지스터(323)가 턴온되어 상기 PMOS 트랜지스터(323)의 드레인에는 상기 대기용 어레이 전압 발생기(231)의 출력 전압(VINTA)이 발생한다. 그러다가 상기 대기용 어레이 전압 발생기(231)의 출력 전압(VINTA)이 점점 증가하여 상기 기준 전압(VREFA)보다 높게되면 NMOS 트랜지스터(313)는 NMOS 트랜지스터(312)보다 더 많이 턴온된다. 그러면 NMOS 트랜지스터(313)의 드레인에 발생하는 전압은 'L'로 낮아진다. 그로 인하여 PMOS 트랜지스터들(321,322)은 턴온되어 NMOS 트랜지스터(312)의 드레인 전압은 'L'에서 'H'로 증가하게 된다. 따라서, PMOS 트랜지스터(323)는 턴오프된다. PMOS 트랜지스터(323)가 턴오프되면 상기 대기용 어레이 전압 발생기(231)의 출력 전압(VINTA)은 낮아지게 되고 그로 인하여 NMOS 트랜지스터(313)는 NMOS 트랜지스터(312)보다 적게 턴온된다. 그러면 다시 NMOS 트랜지스터(312)의 드레인 전압이 낮아져서 PMOS 트랜지스터(323)는 턴온되어 상기 대기용 어레이 전압 발생기(231)의 출력 전압(VINTA)을 증가시킨다. 이와 같은 과정을 반복하면서 상기 대기용 어레이 전압 발생기(231)의 출력 전압(VINTA)은 상기 기준 전압(VREFA)이 계속 인가되는 한 상기 기준 전압(VREFA)과 동일한 레벨로 유지된다.
도 4는 상기 도 2에 도시된 제1 액티브용 어레이 전압 발생기(221)의 회로도이다. 도 4를 참조하면, 제1 액티브용 어레이 전압 발생기(221)는 기준 전압(VREFA)과 제1 메모리 어레이 뱅크 인에이블 신호(BANK_0)를 입력하는 차동 증폭기로 구성한다.
상기 제1 액티브용 어레이 전압 발생기(221)는 NMOS 트랜지스터들(411,412,413)과 PMOS 트랜지스터들(421,422,423)을 구비한다.
NMOS 트랜지스터(411)는 상기 제1 메모리 어레이 뱅크 인에이블 신호(BANK_0)에 의해 게이팅된다. 즉, 상기 제1 메모리 어레이 뱅크 인에이블 신호(BANK_0)가 'H'로 액티브되면 NMOS 트랜지스터(411)는 턴온되어 상기 제1 액티브용 어레이 전압 발생기(241)를 통해 일정한 전류가 흐르게 한다. 상기 제1 메모리 어레이 뱅크 인에이블 신호(BANK_0)가 'L'로 인액티브되면 NMOS 트랜지스터(411)는 턴오프되어 상기 제1 액티브용 어레이 전압 발생기(221)는 동작하지 않는다.
NMOS 트랜지스터(412)는 기준 전압에 의해 게이팅(gating)되고, NMOS(413)는 상기 제1 액티브용 어레이 전압 발생기(221)의 출력 전압(VINTA_0)에 의해 게이팅된다.
PMOS 트랜지스터들(421,422)은 NMOS 트랜지스터(413)의 드레인에 발생하는 전압에 의해 게이팅된다. 즉, NMOS 트랜지스터(413)의 드레인에 발생하는 전압이 'H'이면 PMOS 트랜지스터들(421,422)은 턴오프되고, NMOS 트랜지스터(413)의 드레인에 발생하는 전압이 'L'이면 PMOS 트랜지스터들(421,422)은 턴온된다. PMOS 트랜지스터(423)는 NMOS 트랜지스터(412)의 드레인에 발생하는 전압에 의해 게이팅된다. 즉, NMOS 트랜지스터(412)의 드레인에 발생하는 전압이 'H'이면 PMOS 트랜지스터(423)는 턴오프되고, NMOS 트랜지스터(412)의 드레인에 발생하는 전압이 'L'이면 PMOS 트랜지스터(423)는 턴온된다. PMOS 트랜지스터들(421,422,423)의 소오스들에 전원 전압(Vdd)이 인가되고, NMOS 트랜지스터(411)의 소오스는 접지단(GND)에 연결된다.
상기 제1 액티브용 어레이 전압 발생기(221)의 동작을 설명하기로 한다. 상기 제1 메모리 어레이 뱅크(도2의 211)를 활성화할 필요가 없을 경우에는 상기 제1 메모리 어레이 뱅크 인에이블 신호(BANK_0)는 'L'로써 인액티브 되어있다. 상기 제1 메모리 어레이 뱅크 인에이블 신호(BANK_0)가 인액티브 되어있으면 상기 제1 액티브용 어레이 전압 발생기(221)는 동작하지 않기 때문에 상기 제1 액티브용 어레이 전압 발생기(221)의 출력 전압(VINTA_0)은 'L'이다.
상기 기준 전압(VREFA)은 상기 제1 메모리 어레이 뱅크 인에이블 신호(BANK_0)에 관계없이 항상 인가되어있는 상태이다. 상기 기준 전압(VREFA)이 인가되어있고 상기 제1 메모리 어레이 뱅크 인에이블 신호(BANK-0)가 인액티브 되어있으면 상기 제1 액티브용 어레이 전압 발생기(221)는 동작이 중단된 상태이다. 그러다가 상기 제1 메모리 어레이 뱅크 인에이블 신호(BANK_0)가 액티브되어 NMOS 트랜지스터(411)의 문턱 전압보다 높아지는 순간 NMOS 트랜지스터(411)는 턴온된다. 일반적으로 상기 기준 전압(VREFA)은 NMOS 트랜지스터들(411,412)의 문턱 전압보다 높게 설정된다. 따라서 NMOS 트랜지스터(411)가 턴온되면 NMOS 트랜지스터(412)도 턴온되어 NMOS 트랜지스터(412)의 드레인에 발생하는 전압은 'L'로 되므로 PMOS 트랜지스터(423)가 턴온되어 상기 PMOS 트랜지스터(423)의 드레인에는 상기 제1 액티브용 어레이 전압 발생기(221)의 출력 전압(VINTA_0)이 발생한다. 그러다가 상기 제1 액티브용 어레이 전압 발생기(221)의 출력 전압이 점점 증가하여 상기 기준 전압(VREFA)보다 높게되면 NMOS 트랜지스터(413)는 NMOS 트랜지스터(412)보다 더 많이 턴온된다. 그러면 NMOS 트랜지스터(413)의 드레인에 발생하는 전압은 'L'로 낮아진다. 그로 인하여 PMOS 트랜지스터들(421,422)이 턴온되어 NMOS 트랜지스터(412)의 드레인 전압은 'L'에서 'H'로 증가하게 된다. 따라서, PMOS 트랜지스터(423)는 턴오프된다. PMOS 트랜지스터(423)가 턴오프되면 상기 제1 액티브용 어레이 전압 발생기(221)의 출력 전압(VINTA_0)은 낮아지게 되고 그로 인하여 NMOS 트랜지스터(413)는 NMOS 트랜지스터(412)보다 적게 턴온된다. 그러면 다시 NMOS 트랜지스터(412)의 드레인 전압이 낮아져서 PMOS 트랜지스터(423)는 턴온되어 상기 제1 액티브용 어레이 전압 발생기(221)의 출력 전압(VINTA_0)을 증가시킨다. 이와 같은 과정을 반복하면서 상기 제1 액티브용 어레이 전압 발생기(221)의 출력 전압(VINTA_0)은 상기 제1 메모리 어레이 뱅크 인에이블 신호(BANK_0)가 액티브 되어있는 한 상기 기준 전압(VREFA)과 동일한 레벨로 유지된다.
상기 도 2에 도시된 제2 내지 제4 액티브용 어레이 전압 발생기들(222∼224)은 상기 도 3에 도시된 제1 액티브용 어레이 전압 발생기(221)와 그 구성 및 동작이 동일하다.
도 5a 및 도 5b는 각각 상기 도 2에 도시된 제1 스위칭 수단(241)의 제1 및 제2 실시예에 따른 회로도들이다. 도 5a를 참조하면, 제1 스위칭 수단(241)은 상기 대기용 어레이 전압 발생기(도 2의 231)에 소오스가 연결되고 상기 제1 메모리 어레이 뱅크(도 2의 211)에 드레인이 연결되며 제1 메모리 어레이 뱅크 인에이블 신호(BANK_0)에 의해 게이팅되는 PMOS 트랜지스터로 구성한다. 따라서 제1 스위칭 수단(241)은 제1 메모리 어레이 뱅크 인에이블 신호(BANK_0)가 'L'로써 인액티브되면 턴온되어 상기 대기용 어레이 전압 발생기(도 2의 231)의 출력 전압(VINTA)을 상기 제1 메모리 어레이 뱅크(도 2의 211)로 전달하고, 제1 메모리 어레이 뱅크 인에이블 신호(BANK_0)가 'H'로써 액티브되면 턴오프되어 상기 대기용 어레이 전압 발생기(도 2의 231)의 출력 전압(VINTA)이 상기 제1 메모리 어레이 뱅크(도 2의 211)로 전달되는 것을 차단한다.
도 5b를 참조하면, 제1 스위칭 수단(241)은 상기 대기용 어레이 전압 발생기(도 2의 231)에 입력단이 연결되고 상기 제1 메모리 어레이 뱅크(도 2의 211)에 출력단이 연결되며 제1 메모리 어레이 뱅크 인에이블 신호(BANK_0)에 의해 게이팅되는 전송 게이트로 구성한다. 따라서 제1 스위칭 수단(241)은 제1 메모리 어레이 뱅크 인에이블 신호(BANK_0)가 'L'로써 인액티브되면 턴온되어 상기 대기용 어레이 전압 발생기(도 2의 231)의 출력 전압(VINTA)을 상기 제1 메모리 어레이 뱅크(도 2의 211)로 전달하고, 제1 메모리 어레이 뱅크 인에이블 신호(BANK_0)가 'H'로써 액티브되면 턴오프되어 상기 대기용 어레이 전압 발생기(도 2의 231)의 출력 전압(VINTA)이 상기 제1 메모리 어레이 뱅크(도 2의 211)로 전달되는 것을 차단한다.
이와 같이, 상기 제1 메모리 어레이 뱅크(도 2의 211)가 활성화되면 상기 제1 액티브용 어레이 전압 발생기(도 2의 221)의 출력 전압이 상기 제1 메모리 어레이 뱅크(도 2의 211)로 전달되고 상기 대기용 어레이 전압 발생기(도 2의 231)의 출력은 상기 제1 메모리 어레이 뱅크(도 2의 211)로 전달되지 않는다. 그러나 상기 제1 메모리 어레이 뱅크(도 2의 211)가 비활성화되면 즉, 대기 상태가 되면 상기 제1 메모리 어레이 전압 발생기(도 2의 231)의 출력 전압(VINTA)은 상기 제1 메모리 어레이 뱅크(도 2의 211)로 전달되지 않지만 상기 대기용 어레이 전압 발생기(도 2의 231)의 출력 전압(VINTA)은 상기 제1 메모리 어레이 뱅크(도 2의 211)로 전달된다.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.
상술한 바와 같이 본 발명에 따라 하나의 대기용 어레이 전압 발생기(도 2의 231)에 4개의 메모리 어레이 뱅크들(도 2의 211∼214)을 연결하여 사용함으로써 종래의 4개의 대기용 어레이 전압 발생기들(도 1의 131∼134)을 사용할 때보다 반도체 메모리 장치(201)의 전력 소모가 대폭적으로 감소된다. 또한, 반도체 메모리 장치(201)의 크기도 감소된다.

Claims (5)

  1. 정보가 저장되는 다수개의 메모리 어레이 뱅크들;
    상기 다수개의 메모리 어레이 뱅크들에 각각 연결되며 각각 메모리 어레이 뱅크 인에이블 신호와 기준 전압에 응답하며 상기 메모리 어레이 뱅크 인에이블 신호가 액티브될 때 액티브 전압을 발생하는 다수개의 액티브용 어레이 전압 발생기들;
    상기 기준 전압에 응답하여 대기 전압을 발생하는 대기용 어레이 전압 발생기; 및
    상기 다수개의 메모리 어레이 뱅크들과 상기 대기용 어레이 전압 발생기 사이에 각각 연결되며 각각 상기 메모리 어레이 뱅크 인에이블 신호에 응답하며 각각 상기 메모리 어레이 뱅크 인에이블 신호가 인액티브될 때 상기 대기 전압을 대응되는 메모리 어레이 뱅크로 공급하고 상기 메모리 어레이 뱅크 인에이블 신호가 액티브될 때 상기 대기 전압을 대응되는 메모리 어레이 뱅크로 공급하지 않는 다수개의 스위칭 수단들을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 액티브용 어레이 전압 발생기들은 각각 상기 기준 전압을 입력하고 각각 상기 메모리 어레이 뱅크 인에이블 신호가 액티브될 때 상기 액티브 전압을 출력하는 차동 증폭기를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제1항에 있어서, 상기 대기용 어레이 전압 발생기는 상기 기준 전압을 입력하고 상기 기준 전압과 동일한 레벨의 전압을 출력하는 차동 증폭기를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제1항에 있어서, 상기 액티브는 논리 'H'이고, 상기 인액티브는 논리 'L'인 것을 특징으로 하는 반도체 메모리 장치.
  5. 제1항에 있어서, 상기 스위칭 수단들은 각각 CMOS 전송 게이트를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
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