KR100281250B1 - 개선된 메모리 구조, 장치, 시스템 및 이를 이용하는 방법 - Google Patents

Abstract

데이타 저장을 위해 복수개의 독립형 메모리 유닛(201)을 포함하는 메모리(200)가 제공된다. 상기 독립형 메모리 유닛(201)중 대응하는 하나의 데이타 포트에 연결되는 제 1 병렬 포트를 각각 포함하는 복수의 쉬프트 레지스터(211)가 제공된다. 상호접속회로(212)가 각 쉬프트 레지스터의 병렬 데이타 포트에 연결된다. 제어회로(208,213)가 제공되어, 상기 선택된 하나의 메모리 유닛과 상호접속회로(212) 사이의, 상기 선택된 메모리 유닛(201)에 연결된 쉬프트 레지스터(211)를 통한 데이타 교환을 제어하도록 동작한다.

Description

개선된 메모리 구조, 장치, 시스템 및 이를 이용하는 방법{MEMORY ARCHITECTURE AND DEVICES, SYSTEM AND METHOD UTILIZING THE SAME}

본 발명은 일반적으로 전자 메모리에 관련되며 좀더 특정하자면 개선된 메모리 구조, 장치, 시스템 및 이를 이용하는 방법에 관련된다.

비트 블럭 전송(BitBLT)는 디지탈 데이타 처리, 그래픽 및 비디오등의 응용에 사용되며, 특히 '윈도우(windowing)' 응용에 이용되는 중요한 성능 개선 기법이다. 일반적으로 비트 블럭 전송('블럭 이동')에 있어서, 한 데이타의 블럭 전체(비트맵이라고도 알려짐)은 디스플레이 메모리내에 있는 제 1의 (소스) 저장 영역 블럭에서부터 디스플레이 메모리내 제 2 의(목적지) 저장 영역 블럭으로 전송된다. 그래픽 시스템에 있어서는 BitBLT가 동작 속도를 상당히 개선시킬수가 있는데, 이는 데이타 전송이 대개 그래픽 제어기에 국부적으로 유지되어서 CPU 에 의해 수행될 것이 요구되는 작업을 줄여주기 때문이다. 이와 유사하게, 데이타의 블럭 전체는 메모리 내 한 세트의 소스 위치로부터 메모리 내 한 세트의 목적지 위치로 블럭 복사에 의해 복사될 수도 있다.

비트 블럭 전송(복사)를 구현하기 위한 많은 기법이 존재한다. 예를 들어, 메모리내 소스 위치의 한 블럭은 블럭의 한 쌍의 '모서리(코너)'(블럭이 사각형이라면 두 쌍의 모서리)에 대응하는 주소에 의해 식별될 수 있다. 여기서 한 '모서리'의 주소라 함은 블럭이 시작되는 행 및 열의 주소를 정의하며 제 2 의 모서리는 블럭이 끝나는 행 및 끝나는 열의 주소를 정의한다. 일단 블럭의 시작 및 종료 주소가 지정되면, 나머지 소스 주소들은 카운터 및 연관 회로를 통하여 유도될 수 있다. 목적지 블럭도 이와 유사하게 정의될 수 있다. 한 블럭의 저장 위치를 식별하는 다른 기법들도 존재하는데, 예를 들면 이동되거나 복사될 블럭의 단일의 시작 주소('모서리')와 크기('차원')를 정의하는 기법이 있다. 실제적인 이송을 구현하기 위해, BitBLT 회로 및 소프트웨어는 소스 주소를 순차화시키고, 식별된 소스 블럭안에 있는 각 워드는 소스 주소로부터 대응하는 목적지 주소로 이동된다(또는 복사된다). 본질적으로, 통상의 비트 블럭 전송 기법은 메모리 영역의 소스 블럭으로부터 한번에 한 워드 또는 바이트씩 데이타를 판독하고 상기 데이터를 메모리의 목적지 블럭에 한번에 한 워드 또는 바이트씩 기록한다. 한편 어떤 BitBLT 구현예에 있어서는 한 단어내에서 '바이트'경계를 넘나드는 보다 복잡한 동작을 수행할 수 있는 경우도 있다.

윈도우 디스플레이 시스템에 있어서, 비트 블럭 전송은 정보의 블럭('윈도우')이 디스플레이 스크린상의 한 위치로부터 디스플레이 스크린 상의 다른 위치로 전송될때, 예를 들면 데이타 윈도우가 마우스에 의해 스크린상에서 드래그될때, 혹은 스크린 상의 '윈도우'가 어떤 특정한 응용을 위해 '처리'될 때 종종 사용된다. 이러한 경우, 비트블럭 전송 회로 및 소프트웨어는 프레임 버퍼(디스플레이 메모리)안에 있는 대응 픽셀들을 디스플레이 스크린상의 원래 위치에 대응하는 주소 공간으로부터 디스플레이 스크린상의 새로운 위치에 대응하는 주소 공간으로 이동시킨다. 비트 블럭 전송은 디스플레이 스크린상에 데이타를 발생하는데 기존의 픽셀 데이타를 사용할수 있도록하여, 시스템 CPU로 하여금 스크린상에 동일한 이미지를 정의하기위한 동일한 픽셀데이타를 재발생시킬 필요가 없도록 한다. 이와 유사하게, 비트 블럭 전송은 정보 블럭이 디스플레이 스크린상에 복사되는 경우에 사용된다. 이 경우, 대응하는 픽셀 데이타는 비트 블럭 전송 회로 및 소프트웨어에 의해 재현되며, 원래 디스플레이된 데이타가 복사될 디스플레이 스크린의 새로운 영역에 대응하는, 프레임 버퍼내 하나 이상의 부가적인 주소 공간에 기록된다.

현 시점에서 이용가능한 비트 블럭 전송 시스템의 속도는 제한되는데, 그 이유는 그러한 시스템은 메모리내 한 주소 공간에서 다른 주소 공간으로 데이타를 한 바이트 단위 또는 워드 단위로 이동 또는 복사시키기 때문이다. 따라서, 비트 블럭 전송을 구현하기 위한 개선된 회로, 시스템 및 방법이 요구된다. 특히, 이러한 방법과 시스템 및 회로는 디스플레이 시스템의 프레임 버퍼내에서 픽셀 데이타를 이동 및/또는 복사하는데에도 적용될 수 있다.

도 1은 그래픽/비디오 처리 시스템의 기능 블럭도이고,

도 2는 본 발명의 원리에 따른, 도 1 의 프레임 버퍼 구현을 위한 응용에 적합한 메모리의 기능 블럭도이고,

도 3a는 제 2 도에 보인 쉬프트 레지스터들중 선택된 하나에 대한 다른 구현을 보이는 기능 블럭도이고,

도 3b는 제 2 도에 보인 쉬프트 레지스터들 중 선택된 하나에 대한 또다른 구현을 보이는 기능 블럭도이다.

본 발명의 원리는 전자 메모리 장치 및 시스템의 제작에 적용될 수 있으며, 특히 하나의 집적회로로서 제작된 메모리 장치 및 시스템에 적용될 수 있다. 일반적으로, 본 발명의 원리를 구현하는 메모리 장치 및 시스템은 복수의 독립형 메모리 유닛(self-contained memory unit)을 포함한다. 각 메모리 유닛은 대응하는 쉬프트 레지스터의 한 병렬 포트에 연결된다. 각 쉬프트 레지스터의 제 2 병렬 포트는 버스와 같은 상호접속회로에 연결된다. 관련된 제어 회로의 제어하에, 데이타는 대응하는 쉬프트 레지스터 및 상호접속회로를 경유하여, 주어진 메모리 유닛과 하나 또는 그 이상의 다른 메모리 유닛사이에서 교환될 수 있다. 각 쉬프트 레지스터는 또한 직렬 포트를 포함하여, 각 메모리 유닛이 대응하는 쉬프트 레지스터를 통해 관련 입력/출력 회로로 데이타를 직렬포맷으로 교환할 수 있게 한다.

본 발명의 일 실시예에 따르면, 데이타의 저장을 위해 복수의 독립형 메모리 유닛을 포함하는 메모리가 제공된다. 복수의 쉬프트 레지스터가 제공되며 각각의 쉬프트 레지스터는 독립형 메모리 유닛들중 대응하는 하나의 데이타 포트에 연결된 제 1 병렬 데이타 포트를 포함한다. 상호접속 회로는 각 쉬프트 레지스터의 제 2 병렬 데이타 포트에 연결되어 제공된다. 제어 회로는 선택된 메모리 유닛중 하나와 상호접속회로 사이의, 상기 선택된 메모리 유닛에 연결된 쉬프트 레지스터를 경유하는 데이타 교환을 제어한다.

본 발명의 다른 실시예에 따르면, 복수의 메모리 서브시스템을 포함하는 메모리 시스템이 제공된다. 각 서브시스템은 메모리 셀들의 행 및 열로 이루어진 어레이와, 행 주소에 응답하여 셀의 주어진 행을 선택하는 행 디코더 회로와, 선택된 행 및 선택된 열의 셀로부터 또는 그 셀로 데이타를 판독 및 기록하기위한 감지 증폭기 회로를 포함한다. 상기 시스템은 또한 복수의 쉬프트 레지스터를 포함하는데, 이들은 각 서브시스템과의 데이타 교환을 제어한다.

본 발명의 또다른 실시예는 데이타를 저장하는 독립형 메모리를 복수개 포함하는 메모리 장치이다. 각 메모리 유닛은 행 및 열에 따라 배열된 동적 랜덤 액세스 메모리 셀의 어레이와, 셀들중 선택된 하나를 주소지정하는 회로와, 선택된 셀로 데이타를 판독 및 기록하는 감지회로를 포함한다. 상기 장치는 또한 복수개의 쉬프트 레지스터를 포함하는데, 각 쉬프트 레지스터는 독립형 메모리 유닛중 대응하는 하나의 데이타 포트에 연결된 제 1 의 병렬 데이타 포트와, 장치의 입력/출력 회로에 연결된 직렬 포트를 포함한다. 각 쉬프트 레지스터의 제 2 병렬 데이타 포트에는 상호접속회로가 연결된다. 상기 시스템은 메모리 유닛들중 선택된 한 메모리 유닛의 선택된 셀과 상호접속회로 사이의, 대응 쉬프트 레지스터의 병렬 포트를 통한 데이타 교환과, 선택된 셀 및 장치 입력/출력 회로사이의, 대응 쉬프트 레지스터의 직렬포트를 통한 데이타 교환을 제어하도록 동작한다.

본 발명의 원리는 본 발명의 원리에 따른 메모리 장치 및 시스템을 사용하는 방법에 의해서도 구현될 수 있다. 독립형 메모리 유닛을 복수개 포함하며, 각 유닛은 행 및 열로 배열된 메모리 셀 어레이 및 관련 주소지정 회로를 가지며, 복수개의 쉬프트 레지스터가 각 메모리 유닛을 상호접속 회로에 연결하는 메모리에서 데이타 전송을 수행하는 제 1 의 방법이 제공된다. 상기 방법에 따르면, 제 1 메모리 유닛내에 있는 선택된 행의 셀로부터 복수개의 비트들이 판독된다. 제 1 메모리 유닛으로부터의 상기 복수개 비트들은 메모리 유닛에 연결된 대응 쉬프트 레지스터를 통과하여 상호접속회로로 전달된다. 그런후 이 복수개의 비트들은 제 2 메모리 유닛에 연결된 쉬프트 레지스터를 통과하고 제 2 메모리 유닛 내의 주어진 행의 몇몇 셀에 기록된다.

본 발명의 원리는, 독립형 메모리 유닛을 복수개 포함하며 각 유닛은 행 및 열로 배열된 메모리 셀 어레이 및 관련 주소지정 회로를 포함하고, 상기 메모리 유닛중 선택된 한 유닛에 연결되는 병렬 회로 및 직렬 회로를 각각 구비하는 쉬프트 레지스터를 복수개 포함하는 메모리에서 데이타를 기록하는 방법도 제공한다. 상기 방법에 따르면, 선택된 제 1의 메모리 유닛에 연결된 쉬프트 레지스터의 직렬포트로 직렬 데이타 스트림이 제공된다. 상기 데이타 스트림의 첫 복수개 비트들이 상기 제 1 메모리 유닛에 연결된 쉬프트 레지스터내로 적재된다. 그후 첫 복수개 비트는 상기 제 1 메모리에 연결된 쉬프트 레지스터로부터 제 1 메모리 유닛의 선택된 행의 적어도 몇몇 셀내로 기록된다. 상기 데이타 스트림은 또한 제 2 메모리 유닛에 연결된 쉬프트 레지스터에도 제공된다. 상기 데이타 스트림중 두번째의 복수개 비트가 제 2 메모리 유닛에 연결된 쉬프트 레지스터에 적재되며, 그런후 제 2 메모리 유닛의 어래이내 선택된 행의 적어도 몇몇 셀로 기록된다.

본 발명의 원리는 또한 독립형 메모리 유닛을 복수개 포함하고 각 유닛은 행 및 열로 배열된 메모리 셀 어레이 및 관련 주소지정 회로를 포함하며, 상기 메모리 유닛중 선택된 한 유닛에 연결되는 병렬 회로 및 직렬 회로를 각각 구비하는 쉬프트 레지스터를 복수개 포함하는 단일의 집적회로 메모리 장치에서 데이타를 판독하는 방법도 제공한다. 상기 방법에 따르면, 제 1 메모리 유닛의 어레이내에서 선택된 행의 적어도 몇몇의 셀로부터 복수개의 비트가 판독된다. 그 후 이 복수개 비트들은 상기 제 1 메모리 유닛에 연결된 쉬프트 레지스터내로 병렬 포트를 통해 적재된 후 직렬 포트 밖으로 쉬프트된다. 제 2의 복수개 비트들이 제 2 메모리 유닛 어레이내에서 선택된 행의 적어도 몇몇의 셀로부터 판독된다. 제 2 의 복수개 비트들은 제 2 메모리 유닛에 연결된 쉬프트 레지스터내로 병렬 포트를 통해 적재되며 직렬포트 밖으로 쉬프트된다.

본 발명의 원리를 구현하는 메모리 회로, 시스템 및 방법은 많은 다른 데이타 처리 응용에서 데이타를 융통성있게 저장하고 검색할 수 있게 한다. 무엇보다도, 본 발명의 원리는 비트 블럭 전송이 일어나는 동안에 메모리 내 데이타 행 전체에 대한 효율적인 교환을 가능하게 한다. 더 나아가, 본 발명에 따른 개별적인 독립형 메모리 유닛은 인터리브된 데이타 액세스를 랜덤 형식 또는 직렬 형식으로 할 수 있도록 한다. 또한, 독립형 메모리 유닛은 서로 상이한 유형의 데이타를 독립적으로 저장하고 검색하는데 사용될수 있다. 예를 들어, 비디오 데이타를 처리하는 비디오 처리기를 위해 하나이상의 다른 메모리가 사용되는 동안, 하나이상의 메모리 유닛이 그래픽 처리기에 의해 처리중인 그래픽 데이타를 다루는데 전용될 수도 있다. 또한, '윈도우' 시스템의 디스플레이 스크린 상에 윈도우를 생성하기위해 필요한 데이타를 개별적으로 저장하고 검색하기위해 개별적인 메모리 유닛들이 사용될 수도 있다.

후술되는 본 발명의 상세한 설명이 좀 더 용이하게 이해될 수 있도록, 전술한 내용은 본 발명의 특성 및 기술적 장점을 개략적으로 보였다. 본 발명의 부가적인 특징 및 장점이 이제 기술될 것이며 이는 본 발명의 청구범위의 주제를 형성한다. 본 발명이 속하는 분야의 당업자라면 본 명세서에 개시된 개념 및 상세한 실시예들이 본 발명과 동일한 목적을 수행하는 다른 구조로 변경 또는 설계하기 위한 근거로 사용할 수 있음을 알 것이다. 본 분야의 당업자라면 그러한 동등한 구조는 특허청구범위에 개시된 본 발명의 정신 및 범위를 벗어나지 않음을 이해할 것이다.

본 발명의 원리 및 장점은 첨부된 도면중 도1-도3에 도시(유사한 부분은 유사한 참조번호를 붙임)된 실시예를 참조함으로써 가장 잘 이해될 수 있다. 또한, 본 발명의 원리는 그래픽/비디오 처리 시스템과 관련하여 설명될 것이지만, 본 발명의 원리에 따른 블럭 전송 회로, 시스템 및 방법은 여러 처리 응용중 어느 곳에도 사용될 수 있을 것이다.

도 1 은 그래픽 및/또는 비디오 데이타의 디스플레이를 제어하는 처리 시스템(100)의 일부분에 대한 고레벨의 기능 블럭도이다. 시스템(100)은 중앙처리장치(101), 시스템 버스(102), 디스플레이 제어기(103), 프레임 버퍼(104), 디지탈 대 아날로그 변환기(DAC)(105) 및 디스플레이 장치(106)을 포함한다. 디스플레이 제어기(103)는 통합된 비디오 및 그래픽 제어기이거나, 분리된 그래픽 및 비디오 제어기에 의해 구현될 수도 있다. 이와 유사하게, 프레임 버퍼(104)는 공유되는(단일화된) 비디오/그래픽 프레임 버퍼일 수도 있고, 별도의 비디오 및 그래픽 프레임 버퍼로 구현될 수도 있다. 바람직한 일 실시예에 있어서, 프레임 버퍼(104), 디스플레이 제어기(103), 및 DAC(105)는 단일의 집적회로(107)로서 제조된다.

CPU(101)는 시스템(100)의 모든 동작을 제어하며, 사용자의 명령에 따라 디스플레이 유닛(106) 상에 표시될 그래픽 데이타의 내용을 결정하고, 여러가지 데이타 처리 기능을 수행한다. CPU(101)는 예를 들어 상업적인 개인용 컴퓨터에 사용되는 범용 마이크로프로세서일 수 있다. CPU(101)는 시스템 버스(102)를 통해 시스템(100)의 나머지 부분과 통신하며, 상기 시스템 버스는 로컬 버스일 수도 있고 ISA 버스 또는 PCI 버스일 수도 있다. DAC(105)는 제어기(103)로부터 디지탈 데이타를 수신하며 이에 응답하여 상기 디스플레이(106)를 구동하는데 필요한 아날로그 데이타를 출력한다. 시스템(100)의 특정 구현에 따라, DAC(105)는 색상 팔레트, YUV -RGB 포맷 변환 회로 및/또는 x- 및 y- 줌 회로(zooming circuitry)등을 포함할 수 있다.

디스플레이(106)는 예를 들어 CRT 유닛, 액정 디스플레이, 전장발광 디스플레이(ELD), 플라스마 디스플레이(PLD) 또는, 복수개의 픽셀로 디스플레이 스크린상에 영상을 표시하는 다른 유형의 디스플레이 장치일 수 있다.

본 발명의 일실시예에 있어서, 시스템(100)은 640(열) X 480(행)의 픽셀들로 이루어지는 디스플레이(106)상에 디스플레이 스크린을 구동하는 VGA 시스템이다. 또한, 설명을 위해, 각 픽셀은 24 비트의 RGB(트루 칼라) 데이타(즉 적, 녹, 청에 대해 각각 8비트)를 정의하는 것으로 간주될 것이다. 따라서, 프레임 버퍼(104)의 물리적 메모리에 대한 절대적인 최대 크기는, 픽셀당 24 비트 X 640(열) X 480(행) 즉 약 1 메가바이트일 것이다. 디스플레이 스크린상의 '가시 픽셀'은, 선택된 메모리 포맷에 따라, 프레임 버퍼(104)의 물리적 메모리 안의 저장위치에 정확하게 매핑될 수도 있고 그렇지 않을수도 있다. 또한, 각 픽셀을 정의하는 모든 24 비트의 색상 데이타는 물리적 메모리내의 순차적 저장 영역에 물리적으로 저장될 수도 있고(이 경우, 모든 24 비트는 DRAM 또는 VRAM 의 주어진 한 페이지에 저장될 수 있다), 프레임 버퍼(104)의 물리적 메모리의 서로 다른 3 개 뱅크 혹은 행에 저장될 수도 있다.

도 2 는 본 발명의 원리에 따른 메모리 시스템(200)의 기능 블럭도이다. 예시된 시스템(100)에서, 메모리 내 데이타 블럭의 이동 및/또는 복사를 요구하는 다양한 많은 응용에 메모리 시스템(200)이 사용될 수 있기는 하지만, 예시된 시스템(100)에서는, 메모리 시스템(200)은 프레임 버퍼(104)를 구성하는데 사용된다. 시스템(200)은 그래픽 데이타 및 비디오 데이타를 동시에 저장하는데 사용되는 공유 프레임 버퍼처럼 서로 다른 유형의 데이타를 저장할 것을 요구하는 응용에도 사용될 수 있다.

일반적으로, 메모리 시스템(200)은 복수의 독립형 메모리 유닛(201)을 포함한다. 예시된 실시예에 있어서는 그러한 독립형 메모리 유닛 4 개(201a-201d)가 제공되나, 본 발명의 원리는 그보다 많거나 적은 메모리 유닛(201)을 갖는 메모리 시스템에도 적용될 수 있다. 각 메모리 유닛(201)은 M개의 행과 N개의 열로 배열된, 저장 셀(203)의 어레이(202)를 포함한다. 메모리 셀(203)의 각 행은 전도성 행 라인(워드 라인) 도선(204)와 관련되며, 셀의 각 열은 열 라인(비트 라인) 도선(205)와 연관된다. 바람직한 일 실시예에 있어서, 각 메모리 셀(203)은 동적 메모리(DRAM) 셀을 포함하지만, 다른 실시예에 있어서는 각 셀(203)이 정적 랜덤 액세스 메모리(SRAM) 셀과 같은 다른 유형의 메모리 장치로 제작될 수도 있다.

각 메모리 유닛(201)은, 관련된 메모리 어레이(202)의 워드라인에 연결된 행 디코더(206)를 더욱 포함한다. 각 행 디코더(206)는 대응하는 메모리 어레이(202)내에서 주어진 워드라인(204)을 선택(사전충전)하도록 동작한다. 후술되는 바와 같이, 각 행디코더(206)는 한 블럭의 전송동안 또는 하나의 메모리 리프레시 사이클동안, 대응 어레이(202)의 워드라인(204)를 순차적으로 활성화시킬수 있는 카운터 또는 포인터를 포함한다. 각 행 디코더(206)는 제어 회로(208)의 주소 래치에 연결되어있는 행주소 버스(207)로부터 행주소를 수신한다. 바람직한 일실시예에서는, 입력회로(208)에 래치될 각 주소의 2개 최상위 유효 비트가 활성화될 행디코더(206)를 (즉 메모리 유닛(201)을) 선택하여, 고유의 주소 공간에 응답한다.

각 메모리 유닛(201)은 대응하는 메모리 어레이(202)의 비트라인(205)에 연결되어있는 L개의 감지 증폭기(209)를 포함한다(바람직한 실시예에서는 L=N). 감지 증폭기(209)는 통상의 차동 감지 증폭기로서, 판독동작동안은 비트라인(205)상에서의 전압 또는 전류 스윙을 검출하며, 판독 및 리프레시 동작 동안은 선택된 워드라인(204)을 따라 셀을 리프레시 시킨다. 각 메모리 유닛(201)의 감지 증폭기(209)는 P/L 열디코더에도 연결된다. 그리고, 각 열디코더(210)는 R비트 쉬프트 레지스터(211)의 제 1 병렬 포트에 연결된다. 각 쉬프트 레지스터(211)의 제 2의 R 비트 병렬 포트는 R비트 폭의 내부 데이타버스(212)에 연결된다.

각 메모리 유닛(201)의 열디코더(210) 및 쉬프트 레지스터(211)는 각각 주소 버스(207)로부터 수신한 열주소 및 입력 회로(208)로부터 수신한 모드 제어신호에 응답하여, 대응 메모리 유닛 입력/출력 제어 회로(213)에 의해 제어된다. 제 1 모드에 있어서, 대응 열디코더(210)를 통해 선택된 워드라인(204)를 따라 선택되는 셀 또는 셀들에 통상적인 랜덤 방식으로 데이타가 판독 또는 기록될 수 있다. 제 2 모드에서,데이타는 선택된 쉬프트 레지스터(211) 및 열디코더(210)를 통해 활성화된 워드라인(204)을 따라 선택된 복수의 셀과 내부버스(212) 사이에서 교환될수 있다. 바람직한 일실시예에서, 하나의 데이타행 전체가, 선택된 메모리 어레이(202)내의 한 행으로/행으로부터 제 2 모드에서 선택된 쉬프트 레지스터(211)를 통해 병렬로 전송된다. 제 3 모드에서, 선택된 유닛(201)의 어레이(202)내에 있는 선택된 셀의 데이타는 대응 쉬프트 레지스터(211)의 직렬 포트를 통해 액세스(판독 또는 기록)될 수 있다.

바람직한 실시예에서, 행 주소 및 열 주소는 입력 회로(208)를 통해 외부 소스로부터 순차적으로 수신되고, 각각 행주소 스트로브(RAS) 및 열주소 스트로브 (CAS) 신호로 래치된다. 입력회로(208)는 또한 각 메모리 유닛(201)과의 데이타 교환을 제공하는데, 대응 쉬프트 레지스터(211)를 통해 직렬로, 또는 대응 열디코더(210)에 의해 제공되는 랜덤 포트를 통해 이를 수행한다. 입력 회로는 또한 전원, 판독/기록, 모드 제어 및 이동/복사 제어신호를 제어한다. 본 발명의 원리에 따르면, 입력회로(208)는 후술하는 블럭 이동 또는 복사에 필요한 목적지 주소를 발생시키는 내부 주소발생회로도 포함한다.

본 발명의 원리에 따르면, 블럭 이동 또는 복사는 주어진 메모리 유닛(201)로부터 내부 버스(212)를 경유하여 데이타를 전송함으로써 수행된다. 데이타가 워드 단위로 또는 바이트 단위로 이동되는 종래의 비트 블럭 전송 기법과는 반대로, 본 발명의 원리는 한 번에 한 행 전체가 이동될 수 있다. 예를 들어, 각 어레이가 1024 행 X 1024 열로서 배열되고, 주어진 쉬프트 레지스터(211) 및 버스(212)는 각각 1024 비트폭임을 가정하면, 한번에 1024 비트 또는 128 바이트가 이동된다. 예를 들어, 유닛(201a)으로부터 한 블럭의 데이타가 유닛(201d)로 전송된다고 가정하자. 이 블럭은 블럭(201a)내의 임의의 한 행 내지 모든 데이타 행을 포함할 수도 있다. 이러한 경우, 이동/복사되는 블록의 소스 위치를 식별하는 시작 주소 및 종료 주소가 입력 회로(208)로 주소포트에서 수신되며 RAS 및 CAS에서 래치된다. 이 시작 및 정지 주소는 이동되는 블럭의 2 개이상의 '모서리'일 수 있다(바람직하기로 블럭이 사각형인경우에는 4개 모서리에 대한 주소가 사용된다). 이러한 소스 주소는 예를 들어 디스플레이 스크린상에서 데이타 윈도우를 마우스로 '클릭'함에 대응한다. 메모리 유닛(201a)의 행디코더(206), 감지 증폭기(209), 및 열디코더는 시작 주소에 대응하는 행으로부터 데이타를 판독하는데 사용된다. 선택된 행을 따른 위치(203)의 내용이 메모리 유닛(201a)의 쉬프트 레지스터(211)내로 병렬로 적재된다. 이 데이타는 밖으로 쉬프트되어 예를 들어 시스템(100)의 디스플레이(106)로 쉬프트되어 사용될수 있게 된다. 그런다음 목적지 주소가 메모리 유닛(201d)으로 제공된다. 목적지 주소는, 예를 들면 데이타 윈도우가 디스플레이 스크린상에서 마우스에 의해 새로운 위치로 '드래깅'되고 제어 회로(208)로 래치될 때와 같이, 외부 소스로부터 수신할 수 있다. 목적지 주소는 소스 시작 주소로부터 내부적으로 유도(발생)할 수도 있는데, 예를 들면 대응하는 소스 주소의 최상위 비트를 하나이상 변경함으로써 유도할 수도 있다. 메모리 유닛(201a)의 쉬프트 레지스터(211)의 내용은 내부 버스(212)를 경유하여 메모리 유닛(201d)의 쉬프트 레지스터(211)내로 쉬프트 될 수 있다. 그러면 메모리 유닛(201d)의 열디코더(210), 감지 증폭기(209), 및 행디코더(206)는 전송되는 데이타 행을 유닛(201d)의 메모리 어레이(202)에 기록한다. 유닛 201a 및 201d 의 행디코더(206) 내 카운터는 다음번 소스 및 목적지행을 각각 선택하도록 증가되며 다음번 데이타 행은 블럭 (201a) 에서 (201d)로 대응 쉬프트 레지스터(211)를 경유하여 전송된다. 이러한 과정 전체는 메모리 유닛(201a)중 지정된 원하는 데이타 블럭 전체가 유닛(201d)의 어레이에 이동 또는 복사될때까지 반복된다(이는 유닛(201a)의 전체 어레이에 저장된 모든 데이타일수도 있고 그중 선택된 일부분 일수도 있다).

시스템(200)의 몇몇 실시예에서, 쉬프트 레지스터(211)는 대응하는 메모리 셀 어레이(202)내의 열의 갯수보다 상당히 길수도 있다. 긴 쉬프트 레지스터는 한 데이타행이 셀 어레이(202)로부터 다운로드되더라도 데이타의 연속적인 출력을 하는데 유리하다. 이러한 실시예는 특히 주어진 메모리 유닛(201) 또는 유닛들로부터의 직렬 데이타가, 시스템(100) 내 디스플레이 유닛(106)상의 스크린과 같은 디스플레이 스크린을 리프레시하는데 사용될때 유용하다. 이를 설명하기 위해, 예를 들어, 주어진 메모리 유닉(201)의 셀 어레이(202)가 4096 행 X 4096 열로 구성된 2 메가바이트 어레이라 가정하자. 또한 대응 쉬프트 레지스터(211)로부터의 쉬프트 클럭 클러킹 데이타가 15 나노초의 주기를 가진다고 가정하자. 그러면 주어진 쉬프트 레지스터(211)로부터 4096 비트의 전체 행을 직렬로 액세스하는데는 대략 60 마이크로초(4096 비트 곱하기 15 나노초/비트)를 필요로한다. 따라서, 만약 각 행 액세스마다 100㎲를 필요로한다면, 4096 비트의 데이타행 전체를 쉬프트시키는 시간동안 대략 600개의 행이 액세스될 수 있다. 그러나 주어진 쉬프트 레지스터(211)의 길이가 길이면에 있어 복수의 행이며 복수개의 탭을 가져, 새로운 데이타 행이 그 뒤의 메모리 어레이(202)로부터 적재되는 동안 데이타가 계속 쉬프트될 수 있다. 예를 들어, 주어진 쉬프트 레지스터(211)의 길이가 2.4 메가비트 길이이고 그 쉬프트 레지스터가 각각 4096 비트 폭인 600개의 탭을 포함한다면, 302 킬로바이트의 데이타 블럭이 한번에 저장되고 쉬프트된다. 각 쉬프트 레지스터(201)는 반드시 단일의 장치일 필요는 없으며, 직렬 연결된 하나이상의 쉬프트 레지스터 및/또는 다중 위상 쉬프트 레지스터일 수 있다.

어떤 실시예에 있어서는, 각 쉬프트 레지스터(211)는 도 3a 및 도 3b에 보인바와 같이 일련의 병렬 쉬프트 레지스터에 의해 구현될 수 있다. 도 3a 에서, 1024 비트 쉬프트 레지스터(211)가 16개의 64 비트 병렬 레지스터와 함께 도시된다(관련된 메모리 어레이(202)내 1024 비트행을 지원함). 바람직한 일실시예에서는 단일의 1024 비트 쉬프트 레지스터 및 병렬 64 비트 레지스터 양자가 제공되었지만, 다른 실시예에서는 64비트 병렬 레지스터만 사용될 수도 있다. 도 3a 에 보인 실시예에서, 64비트 레지스터 각각은 1024비트 쉬프트 레지스터의 적재와 동시에 대응 메모리 어레이(202)로부터 판독된 각 1024 비트 데이타 행의 대응 64 비트로 적재된다. 64 비트 레지스터(300)는 데이타를 나란히 밖으로 쉬프트시킬수 있다. 각 레지스터(300)는, 예를 들어, 대응하는 64 비트 버스 도선을 지원할 수 있다.

도 3b 에서도 16개의 64비트 레지스터가 제공되지만, 이 경우 각 레지스터의 시작 비트는 단지 하나의 비트만큼만 오프셋되어있다. 각 쉬프트 레지스터(301b-301q)에 대한 다수개의 탭들은 첫 비트 위치에서 시작하여 16 비트내에 균일하게 떨어져있다. 도 3a 에 보인 실시예에서, 각 비트는 좀더 신속하게 액세스될 수 있다.

본 발명의 실시예들은 종래의 메모리 장치에 비교하여 상당한 장점을 가지고 있다. 무엇보다도, 메모리 시스템(200)으로의 액세스는 각 개별적인 메모리 유닛(201)에 의해 인터리브되는 방식으로 제공될 수 있다는 것이 장점이다. 이 경우, 하나의 메모리 유닛(201)은 다른 메모리 유닛들이 리프레시 모드에 있거나 사전충전중이거나 또는 대응하는 쉬프트 레지스터(211)를 적재하고 있는 동안에 데이타를 출력(바람직하기로는 직렬 방식 또는 랜덤한 방식으로)시킬 수 있다. 이러한 인터리브된 모드에서, 주소 버스상의 주소는 외부 소스로부터 각자 수신되거나, 각 메모리 유닛(201)에 대한 액세스를 인터리브되게 하는 일련의 주소를 제공하기위해, 수신된 한 주소를 증가시켜 내부적으로 발생된다. 전술된 바와 같이, 예시된 실시예에서 보여진 4 개의 메모리 유닛(201)을 위한 주소 공간은 주소버스(207)상에 제공되는 두개의 최상위 유효비트를 사용하여 구분될 수 있다. 따라서, 각 유닛(201)을 개별적으로 주소 지정(인터리브 모드 또는 비인터리브 모드중 어느쪽이건)하는 목적을 위해서는 단지 하나 또는 두개의 비트만이 변화하면 된다.

전술된 바와 같이, 본 발명의 윈리를 구현하는 시스템(200)과 같은 메모리 시스템은 또한 데이타 블럭을 행단위로 이동 또는 복사시키는 것도 허용한다. 더 나아가, 각 메모리 어레이(202)의 크기에 따라, 각 개별 블럭(201)은 본 발명이 프레임 버퍼 시스템에 구현되는 경우 디스플레이 스크린을 구동하는데 사용될 수 있다(바람직한 실시예에서, 각 개별 어레이(202)는 그 자체만으로도 필요한 프레임 버퍼 메모리 공간을 제공할 수 있을 만큼 충분히 크다). 따라서, 메모리 유닛(201)과 '디스플레이 프레임'단위로 인터리브가 행해져 현재 생성된 디스플레이 프레임을 위한 데이타를 교대로 제공한다. 또한, 각 유닛(201)은 디스플레이 프레임상에 발생되는 대응 윈도우마다 별도의 프레임 버퍼를 제공하는데 사용될 수도 있다. 공유되는(단일화된) 프레임 버퍼에 있어서, 하나 이상의 유닛(201)이 비디오 처리에 사용되고 하나 이상의 유닛(201)이 그래픽 처리에 사용될 수 있다. 끝으로, 각 개별 메모리 어레이(202)의 크기에 따라, 시스템 프레임 버퍼 및 디스플레이 처리기(103)에 의해 요구되는 다른 메모리는 개별적인 유닛(201)에 의해 지원될 수 있다. 예를 들어, 하나 또는 그 이상의 메모리 유닛(201)은 프레임 버퍼 기능을 하며, 나머지 다른 유닛(201)은 스크래치패드 메모리, 명령 저장 등 다른 기능을 위해 사용될 수 있다.

비록 본 발명 및 그 장점이 상세히 설명되기는 하였으나, 첨부된 청구범위에 정의된 본 발명의 정신 및 범위를 벗어나지않고도 여러가지 변화 및 대체가 가능함을 이해할 것이다.

Claims (28)

1. 메모리로서,

   데이타를 저장하는 복수의 독립형 메모리 유닛과,

   상기 독립형 메모리 유닛중 대응하는 한 유닛의 데이타 포트에 연결되는 제 1 의 병렬 데이타 포트와 직렬포트를 각각 포함하는 복수의 쉬프트 레지스터와,

   상기 메모리 유닛 사이에 블록 데이터전송을 실행하는 상기 각 쉬프트 레지스터의 제 2 병렬 데이터 포트에 연결된 상호접속회로와,

   상기 선택된 메모리 유닛에 연결된 대응하는 상기 쉬프트 레지스터의 상기 병렬 포트를 통하여 상기 메모리 유닛들중 선택된 하나와 상기 상호접속회로 사이의 데이타 교환을 제어하고 대응하는 상기 쉬프트 레지스터의 상기 직렬포트를 통하여 상기 선택된 메모리 유닛과 메모리 입력/출력 회로 사이의 데이터 교환을 제어하도록 동작하는 제어 회로를 포함하는 것을 특징으로하는 메모리.
2. 제 1 항에 있어서,

   상기 제어회로는 상기 복수의 메모리 유닛 중 제 1의 메모리 유닛으로부터 상기 복수의 메모리 유닛 중 제 2의 메모리 유닛으로, 상기 제 1 및 제 2 메모리 유닛에 각각 연결된 상기 상호접속회로 및 상기 쉬프트 레지스터를 경유하여 한 블럭의 데이타를 전송하도록 동작하는 것을 특징으로하는 메모리.
3. 제 1 항에 있어서,

   상기 각 쉬프트 레지스터는 직렬 포트를 포함하며, 상기 제어회로는 상기 대응 쉬프트 레지스터의 상기 직렬 포트를 통하여 상기 메모리 유닛과의 데이타 교환을 제어하도록 동작하는 것을 특징으로하는 메모리.
4. 제 3 항에 있어서,

   상기 제어회로는 상기 대응 쉬프트 레지스터의 상기 직렬 포트를 통하여, 다수의 상기 메모리 유닛과의 인터리브된 데이타 교환을 제어하도록 동작하는 것을 특징으로하는 메모리.
5. 제 1 항에 있어서,

   상기 메모리 유닛 각각은 랜덤 액세스 데이타 포트를 포함하며, 상기 제어회로는 상기 대응하는 랜덤 액세스 데이타 포트를 통해 상기 다수의 메모리 유닛과의 인터리브된 데이타 교환을 제어하도록 동작하는 것을 특징으로하는 메모리.
6. 제 1 항에 있어서,

   각각의 메모리 유닛은

   행 및 열로 배열된 메모리 셀 어레이와,

   상기 어레이내의 선택된 행을 주소지정하는 회로와,

   상기 열들중 적어도 하나를 주소지정하는 회로와,

   상기 셀의 열과의 데이타 교환을 제어하는 감지 증폭기 회로를 포함하는 것을 특징으로하는 메모리.
7. 제 6 항에 있어서,

   상기 메모리 유닛 각각의 상기 데이타 포트는 상기 열들중 적어도 하나를 어드레스 지정하는 상기 회로에 연결된 것을 특징으로하는 메모리.
8. 제 1 항에 있어서,

   상기 메모리 유닛 각각은

   워드라인과 각각 연관되는 행 및 비트라인과 각각 연관되는 열로 배열된 동적 랜덤 메모리 셀의 어레이와,

   상기 워드라인에 연결된 행디코더 회로와,

   상기 비트라인에 연결된 감지 증폭기 회로와,

   상기 감지 증폭기 회로에 연결되며, 상기 메모리 유닛의 상기 출력 포트를 제공하는 열디코더 회로를 포함하는 것을 특징으로하는 메모리.
9. 제 1 항에 있어서,

   상기 상호접속회로는 버스를 포함하는 것을 특징으로하는 메모리.
10. 메모리 시스템으로서,

    메모리 셀의 행 및 열로 이루어진 어레이와,

    행주소에 응답하여 셀중 한 행을 선택하는 행디코더 회로와,

    열주소에 응답하여 셀중 상기 열을 선택하는 열 디코더와,

    상기 선택된 행 및 상기 선택된 열의 상기 셀로부터 데이타를 판독하고 상기 셀로 데이타를 기록하는 감지 증폭기 회로를 각각 포함하는 복수의 메모리 서브시스템과;

    각각의 상기 서브시스템과의 데이타 교환을 각각 제어하고, 상기 각각의 서브시스템과의 교환을 위한 데이터를 입력 및 출력하기 위한 직렬포트와 상기 메모리 서브시스템중 선택된 것들 사이에 블록전송을 실시하기 위한 병렬포트를 포함하는 복수의 쉬프트 레지스터와;

    선택된 상기 쉬프트 레지스터의 상기 직렬포트와 외부장치를 선택적으로 연결하는 입력/출력 회로와;

    각각의 상기 쉬프트 레지스터의 상기 병렬포트에 연결되어 상기 블록전송을 지지하는 버스와;

    상기 버스를 통한 상기 서브시스템중 선택된 것들 사이의 블록전송을 제어하는 회로를 포함하는 것을 특징으로하는 메모리 시스템.
11. 제 10 항에 있어서,

    상기 쉬프트 레지스터 각각은 연관된 상호접속회로 및 대응하는 상기 서브시스템과의 사이에 병렬 데이타 비트를 교환하는 병렬 포트를 포함하는 것을 특징으로하는 메모리 시스템.
12. 제 10 항에 있어서,

    상기 서브시스템 각각은, 열 주소에 응답하여 상기 서브시스템의 상기 어레이의 상기 열중 선택된 열과 상기 대응하는 쉬프트 레지스터를 연결시키는 열디코더를 더 포함하는 것을 특징으로하는 메모리 시스템.
13. 제 11 항에 있어서,

    상기 대응 쉬프트 레지스터를 통과한 제 1 서브시스템으로부터의 데이타를 상기 대응 쉬프트 레지스터를 통과하여 제 2 서브시스템으로 전송하는 것을 제어하도록 동작하는 제어회로를 더 포함하는 것을 특징으로하는 메모리 시스템.
14. 제 13 항에 있어서,

    상기 제어 회로는 상기 제 1 서브시스템의 상기 어레이 내에 있는 하나의 행 전체로부터 상기 제 2 서브시스템의 상기 어레이내에 있는 한 행으로 데이타를 전송하는 것을 제어하도록 동작하는 것을 특징으로하는 메모리 시스템.
15. 제 11 항에 있어서,

    상기 제어 회로는 상기 제 1 서브시스템의 상기 어레이내에 있는 상기 행들중 다수의 행으로부터, 상기 제 2 서브시스템의 상기 어레이내에 있는 상기 행들중 다수개의 행으로 한 블럭의 데이타를 전송하는 것을 제어하도록 동작하는 것을 특징으로하는 메모리 시스템.
16. 제 15 항에 있어서,

    상기 제어회로는, 상기 제 1 및 제 2 서브시스템의 상기 다수의 행을 선택하기위해 상기 제 1 및 제 2 서브시스템의 상기 행디코더에 제공하기 위한 적어도 몇개의 주소를 발생하는 주소발생회로를 포함하는 것을 특징으로하는 메모리 시스템.
17. 제 16 항에 있어서,

    상기 제어회로는 상기 제 1 서브시스템내의 상기 다수의 행들중 적어도 하나를 선택하기위해 외부 소스로부터 적어도 하나의 주소를 수신하는 것을 특징으로하는 메모리 시스템.
18. 제 10 항에 있어서,

    상기 제어회로는 상기 쉬프트 레지스터들중 대응하는 것의 직렬포트를 통해, 외부 장치와 상기 복수의 서브시스템 각각과의 사이에서 인터리브 방식의 데이타 교환을 제어하도록 동작하는 것을 특징으로하는 메모리 시스템.
19. 제 12 항에 있어서,

    상기 열디코더 각각은 상기 서브시스템들중 대응하는 하나의 상기 어레이로의 랜덤 액세스를 제공하기위한 랜덤 액세스 포트를 제공하는 것을 특징으로하는 메모리 시스템.
20. 메모리 장치에 있어서,

    행과 열로 배열된 동적 랜덤 액세스 메모리 셀과, 상기 셀중 선택되는 셀을 주소지정하기위한 회로 및, 상기 선택된 셀로의 데이타 판독 및 기록을 위한 감지회로를 각자 구비하는 복수개의 독립형 메모리 유닛과,

    상기 독립형 메모리 유닛들중 대응하는 하나에 연결되는 제 1 의 병렬 데이타 포트와, 장치 입력/출력 회로에 연결된 직렬 포트를 각각 포함하는 복수개의 쉬프트 레지스터와,

    상기 각 쉬프트 레지스터의 제 2 병렬 데이타 포트에 연결된 상호접속회로와,

    상기 대응 쉬프트 레지스터의 병렬 포트를 통하여 상기 메모리 유닛들중 선택된 하나의 상기 선택된 셀과 상기 상호접속회로 사이의 데이타 교환을 제어하고, 상기 대응 쉬프트 레지스터의 상기 직렬 포트를 통하여 상기 선택된 셀과 상기 장치 입력/출력 회로 사이의 데이타 교환을 제어하도록 동작하는 제어회로를 포함하는 것을 특징으로하는 메모리 장치.
21. 제 20 항에 있어서,

    상기 메모리 유닛 각각은 상기 메모리 유닛내에 있는 상기 동적 메모리 셀의 어레이에 저장되어 있는 데이타를 독립적으로 리프레시시키는 회로를 포함하는 것을 특징으로하는 메모리 장치.
22. 제 20 항에 있어서,

    상기 복수의 메모리 유닛은 단일의 집적회로로 제조되는 것을 특징으로하는 메모리 장치.
23. 제 20 항에 있어서,

    상기 상호접속회로는 버스를 포함하는 것을 특징으로하는 메모리 장치.
24. 제 20 항에 있어서,

    상기 어레이 각각은 n개의 열을 포함하며 상기 데이타 포트는 n 개의 비트폭인 것을 특징으로하는 메모리 장치.
25. 제 24 항에 있어서,

    상기 레지스터는 n 개 비트폭인 것을 특징으로하는 메모리 장치.
26. 제 24 항에 있어서,

    상기 쉬프트 레지스터 각각은 그 길이가 n개 비트보다 큰 것을 특징으로하는 메모리 장치.
27. 행 및 열로 배열된 메모리 셀의 어레이 및 관련 주소지정 회로를 각각 구비하는 복수개의 독립형 메모리 유닛과, 각 메모리 유닛을 상호접속회로와 연결시키는 복수개의 쉬프트 레지스터를 포함하는 메모리에서 데이타 전송을 수행하는 방법으로서,

    제 1 메모리 유닛의 선택된 한 행의 셀들로부터 복수개의 비트를 판독하는 단계와,

    상기 제 1 메모리 유닛에 연결된 쉬프트 레지스터를 통하여, 상기 복수개의 비트를 상기 상호접속회로로 전달하는 단계와,

    제 2 메모리 유닛에 연결된 쉬프트 레지스터를 통하여 상기 복수개의 비트를 전달하는 단계와,

    상기 복수개의 비트를 상기 제 2 메모리 유닛내의 한 행에 기록하는 단계를 포함하는 것을 특징으로하는 데이타 전송 방법.
28. 제 27 항에 있어서,

    상기 복수개의 비트를 판독하는 단계는 상기 선택된 행의 모든 메모리 셀에 저장된 복수개 비트를 판독하는 단계를 포함하는 것을 특징으로하는 데이타 전송방법.