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KR100304882B1 - 데이터슬라이서 - Google Patents

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KR100304882B1
KR100304882B1 KR1019980043216A KR19980043216A KR100304882B1 KR 100304882 B1 KR100304882 B1 KR 100304882B1 KR 1019980043216 A KR1019980043216 A KR 1019980043216A KR 19980043216 A KR19980043216 A KR 19980043216A KR 100304882 B1 KR100304882 B1 KR 100304882B1
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Abstract

본 발명은 NTSC VBI 어드/이븐필드(odd/even field) 라인21중 클럭타임의 7사이클 정현파의 일부 구간을 레퍼런스 레벨(level)인 업퍼-레벨(Upper-level)/로우어-레벨(Lower-level)의 산출구간으로 이용하므로 H/W의 크기가 작아지면서 가격이 감소하며 잡음으로부터의 오동작을 방지하여 데이터 검출에 따른 신뢰성을 향상시키기 위한 데이터 슬라이서에 관한 것이다.
본 발명의 데이터 슬라이서는 아날로그 신호를 입력받아 샘플링시키는 ADC, 상기 ADC 출력신호의 잡음 성분을 감쇄시키는 전처리부, 상기 NTSC VBI 라인21 및 NTSC VBI 라인21의 좌우 두 라인을 감지하는 라인 검출부, 상기 라인 검출부의 출력신호가 NTSC VBI 라인21의 신호인지의 여부를 판단하며 업퍼/로우어 레벨을 출력하는 레퍼런스 레벨 결정부, 연속 하이/로우 검출 방식이 적용된 정현파 감지부와, 시작비트 감지부로 구성된 자막 신호 판독부, 상기 전처리부의 출력신호와 상기 레퍼런스 레벨 결정부의 업퍼/로우어 레벨을 각각 비교하여 이들의 크기 비교 결과를 산출하는 비교부, 상기 자막 신호 판독부에서 자막 신호로 인식된 테이터에 한해 프로세싱하고 실질적인 코드 데이터를 출력하는 데이터 판독부, 상기 자막 신호 판독부와 데이터 판독부를 제어하는 제어부를 포함하여 구성됨을 특징으로 한다.

Description

데이터 슬라이서{DATA SLICER}
본 발명은 데이터 슬라이서(Data Slicer)에 관한 것으로, 특히 데이터 검출에 따른 신뢰성을 향상시키는 데이터 슬라이서에 관한 것이다.
일반적으로 자막(캡션:Caption)티브이(TV)는 방송국으로 부터 부가정보 또는 청각장애인을 위해 음성과 동기되는 문자정보를 포함한 CVBS(Composite Video Blanking Signal) 즉, 복합영상신호를 일련의 신호처리를 거쳐 디스플레이하는 티브이이다.
상기 자막티브이에서 자막 데이터는 상기 CVBS로부터 VBI(Vertical Blanking Interval)구간의 어드/이븐필드(odd/even field)의 각각 21번째 라인에 삽입된다.
상기 NTSC VBI 라인21은 일반적으로 도 1에서와 같이, 수평동기, 컬러버스터(Color Burster), 클럭타임(Clock Time), 시작비트(Bit)와, 문자부로 구성된 신호 특성을 갖는다.
또한, 상기 NTSC VBI 라인21은 비디오 테이프(Video Tape), 티브이 공중파, 케이블(Cable) 등을 매개로 전송되지만 상기 비디오 테이프의 경우 잦은카피(Copy)로 인한 이완현상과 온도변화에 의해 그리고 상기 티브이 공중파와 케이블의 경우 채널(Channel)상의 여러 가지 잡음에 의해 상당한 왜곡이 있어 신호에 글리치(Glitch) 또는 위상 에러(Error) 등이 발생된다는 문제점이 있었다.
상기 왜곡된 NTSC VBI 라인21로부터 원하는 자막 데이터를 검출하는 데이터 슬라이서는 NTSC 클로즈드 캡션 디코더(closed caption decoder)의 성능을 결정하는 핵심요인으로 고성능의 데이터 슬라이서를 개발하기 위한 연구가 진행되고 있다.
그의 일예로서, 상기 NTSC VBI 라인21중 7사이클(Cycle) 정현파를 PLL(Phase Locked Loop)의 주파수/위상락킹(Locking)에 이용하여 상기 NTSC VBI 라인21에 삽입된 자막 데이터를 503㎑에 락킹되는 별도의 동기 신호에 의해 검출하는 방법과(공개특허 92-17480), 상기 NTSC VBI 라인21중 7사이클 정현파를 하이(High)/로우(Low) 결정을 위한 레퍼런스(Reference) 전압을 검출하는 샘플(Sample)/홀드(Hold) 구간으로 이용하여 오버-샘플링(Over-sampling)된 데이터 영역의 값과 상기 레퍼런스 전압과의 비교 후, 1/0갯수에 의해 상기 NTSC VBI 라인21에 삽입된 자막 데이터를 검출하는 방법(공개특허 94-8251)으로 상기 문제점을 해결하려고 시도 되었다.
그러나 이러한 방법들은 다음과 같은 문제점이 있었다.
첫째, 상기 NTSC VBI 라인21중 7사이클 정현파를 PLL의 주파수/위상락킹에 이용하는 데이터 슬라이서는 별도의 PLL이 필요하므로 H/W(Hardware)의 크기가 커지고 7사이클의 짧은 구간에서 락킹이 이루어지므로 상대적으로 고성능의 PLL이 필요하게 되어 H/W의 가격이 증가하며 7사이클 정현파 자체가 열화될 경우에는 오동작이 발생된다.
둘째, 상기 NTSC VBI 라인21중 7사이클 정현파를 하이/로우 결정을 위한 레퍼런스 전압을 검출하는 샘플/홀드 구간으로 이용하는 데이터 슬라이서는 1/0 카운트(Count) 및 비교 방식이기 때문에 잡음 대처 능력이 적어 NTSC 자막 신호와 비슷한 형태로 왜곡된 파형을 자막 신호로 오인하여 오동작을 발생시킨다.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로 NTSC VBI 라인21중 7사이클 정현파의 일부 구간을 레퍼런스 레벨(level)인 업퍼-레벨(Upper-level)/로우어-레벨(Lower-level)의 산출구간으로 이용하여 데이터를 검출 함으로써 H/W의 크기를 작게 하면서도 오동작을 방지하는 데이터 슬라이서를 제공하는데 그 목적이 있다.
도 1은 일반적인 NTSC VBI 라인21을 나타낸 파형도
도 2는 본 발명의 실시예에 따른 데이터 슬라이서를 나타낸 블록도
도 3은 본 발명의 실시예에 따른 데이터 슬라이서의 레퍼런스 레벨 결정부를 나타낸 블록도
도 4는 본 발명의 실시예에 따른 데이터 슬라이서의 정현파 감지부를 나타낸 블록도
도 5는 본 발명의 실시예에 따른 데이터 슬라이서의 시작비트 감지부를 나타낸 블록도
도 6은 본 발명의 실시예에 따른 데이터 슬라이서의 데이터 판독부를 나타낸 블록도
도 7a 내지 도 7d는 정상적인 NTSC VBI 라인21의 자막 신호 및 왜곡된 신호와 그 주변의 잡음 신호들을 나타낸 파형도
도 8은 본 발명의 실시예에 따른 데이터 슬라이서의 데이터 결정부의 데이터 결정 방법을 나타낸 표
도면의 주요부분에 대한 부호의 설명
31: ADC 32: 전처리부
33: 라인 검출부 34: 자막 신호 판독부
35: 비교부 36: 데이터 판독부
37: 제 1 제어부 38: 레퍼런스 레벨 결정부
39: 정현파 감지부 40: 시작비트 감지부
본 발명의 데이터 슬라이서는 아날로그 신호를 입력받아 샘플링시키는 ADC, 상기 ADC 출력신호의 잡음 성분을 감쇄시키는 전처리부, 상기 NTSC VBI 라인21 및 NTSC VBI 라인21의 좌우 두 라인을 감지하는 라인 검출부, 상기 라인 검출부의 출력신호가 NTSC VBI 라인21의 신호인지의 여부를 판단하며 업퍼/로우어 레벨을 출력하는 레퍼런스 레벨 결정부, 연속 하이/로우 검출 방식이 적용된 정현파 감지부와, 시작비트 감지부로 구성된 자막 신호 판독부, 상기 전처리부의 출력신호와 상기 레퍼런스 레벨 결정부의 업퍼/로우어 레벨을 각각 비교하여 이들의 크기 비교 결과를산출하는 비교부, 상기 자막 신호 판독부에서 자막 신호로 인식된 테이터에 한해 프로세싱하고 실질적인 코드 데이터를 출력하는 데이터 판독부, 상기 자막 신호 판독부와 데이터 판독부를 제어하는 제어부를 포함하여 구성됨을 특징으로 한다.
상기와 같은 본 발명에 따른 데이터 슬라이서의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
도 2는 본 발명의 실시예에 따른 데이터 슬라이서를 나타낸 블록도이다.
그리고, 도 3은 본 발명의 실시예에 따른 데이터 슬라이서의 레퍼런스 레벨 결정부를 나타낸 블록도이고, 도 4는 본 발명의 실시예에 따른 데이터 슬라이서의 정현파 감지부를 나타낸 블록도이고, 도 5는 본 발명의 실시예에 따른 데이터 슬라이서의 시작비트 감지부를 나타낸 블록도이며, 도 6은 본 발명의 실시예에 따른 데이터 슬라이서의 데이터 판독부를 나타낸 블록도이다.
이어, 도 7a 내지 도 7d는 정상적인 NTSC VBI 라인21의 자막 신호 및 왜곡된 신호와 그 주변의 잡음 신호들을 나타낸 파형도이고, 도 8은 본 발명의 실시예에 따른 데이터 슬라이서의 데이터 결정부의 데이터 결정 방법을 나타낸 표이다.
본 발명의 실시예에 따른 데이터 슬라이서는 도 2에서와 같이, 입력신호인 아날로그 신호를 스튜디오(Studio) 주파수인 14.32㎒의 샘플링 주파수로 샘플링시키는 ADC(Analog to Digital Converter)(31), 상기 ADC(31) 출력신호의 잡음 성분을 감쇄시키는 로우 패스 필터(Low Pass Filter)를 포함하여 구성된 전처리부(32), 수직/수평 동기 신호를 입력받아 NTSC VBI 라인21 및 NTSC VBI 라인21의 좌우 두 라인을 감지하는 라인 검출부(33), 레퍼런스 레벨(Reference Level) 결정부(38)를포함하여 구성되며 상기 라인 검출부(33)의 출력신호가 NTSC VBI 라인21의 신호인지의 여부를 판단하는 자막 신호 판독부(34), 상기 전처리부(32)의 출력신호와 상기 레퍼런스 레벨 결정부(38)의 출력신호인 업퍼-레벨/로우어-레벨을 각각 비교하여 그 비교 결과인 UHL(Upper high level)/LHL(Lower high level)를 출력하는 비교부(35)와, 상기 자막 신호 판독부(34)에서 자막 신호로 인식된 데이터에 한해 프로세싱(Processing)하고 연속 하이/로우 검출 방식이 적용되어 실질적인 코드(Code) 데이터를 출력하는 데이터 판독부(36) 그리고 상기 자막 신호 판독부(34)와 데이터 판독부(36)를 제어하는 제 1 제어부(37)로 구성된다.
여기서, 상기 자막 신호 판독부(34)는 업퍼-레벨/로우어-레벨을 출력하는 레퍼런스 레벨 결정부(38) 그리고 연속 하이/로우 검출 방식이 적용되며 현재 샘플링된 라인이 NTSC VBI 라인21인지를 판단하는 근거를 제공하기 위해 자막 신호의 고유특성인 7사이클(Cycle)의 일정구간을 감지하는 정현파 감지부(39)와 연속 하이/로우 검출 방식이 적용되는 시작비트 감지부(40)로 구성된다.
상기 레퍼런스 레벨 결정부(38)는 도 3에서와 같이, 상기 전처리부(32)의 출력 신호중의 하이 피크(Peak)와 로우 피크를 각각 계산하여 출력하는 하이 피크 계산기(41)와 로우 피크 계산기(42), 상기 하이 피크 계산기(41)의 출력값과 상기 로우 피크 계산기(42)의 출력값의 차이를 계산하는 디퍼런스(Difference) 계산기(43), 상기 디퍼런스 계산기(43)의 결과값을 4로 나누어 오프셋(Offset)값으로 출력하는 분배기(44), 상기 하이 피크 계산기(41)의 출력값과 상기 로우 피크 계산기(42)의 출력값의 평균치를 출력하는 평균값 계산기(45), 상기 평균값계산기(45)의 출력값에 분배기(44)의 오프셋값을 더하여 상기 비교부(35)에 업퍼-레벨을 출력하는 덧셈기(46)와, 상기 평균값 계산기(45)의 출력값에 상기 분배기(44)의 오프셋값을 뺄셈하여 상기 비교부(35)에 로우어-레벨을 출력하는 뺄셈기(47)로 구성된다.
그리고, 상기 정현파 감지부(39)는 도 4에서와 같이, 상기 전처리부(32)의 출력신호와 상기 레퍼런스 레벨 결정부(38)의 업퍼-레벨의 비교 결과값 즉 UHL 1비트(Bit)를 저장하고 쉬프트(Shift)시키며 3등분된 제 1 쉬프트 레지스터(Register)(48), 상기 전처리부(32)의 출력신호와 상기 레퍼런스 레벨 결정부(38)의 로우어-레벨의 비교 결과값 즉 LHL 1비트를 저장하고 쉬프트시키며 3등분된 제 2 쉬프트 레지스터(49), 상기 등분된 각 제 1 쉬프트 레지스터(48)의 특정구간이 모두 “0”인가를 판단하는 연속 로우 판단부(50), 상기 등분된 각 제 2 쉬프트 레지스터(49)의 특정구간이 모두 “1”인가를 판단하는 연속 하이 판단부(51), 상기 제 1 제어부(37)의 결정 인에이블(Enable) 신호를 입력받아 동작하며 상기 연속 로우 판단부(50)와 연속 하이 판단부(51)의 출력을 입력받은 데이터 결정부(52), 상기 데이터 결정부(52)의 출력을 저장하며 3비트인 제 1 레지스터(53)와, 상기 제 1 레지스터(53)에 저장된 값이 “101”인지를 감지하는 101감지부(54)로 구성되어 상기 101감지부(54)가 “101”을 감지할 때 런-인(Run-in)신호를 상기 데이터 판독부(36)와 시작비트 감지부(40)에 출력한다.
여기서, 상기 제 1, 제 2 쉬프트 레지스터(48,49)는 정현파를 감지하기 위해서 1.5데이터사이클 구간동안의 샘플링 데이터를 저장할 수 있는 크기로 설계되고,상기 특정구간의 크기는 등분된 레지스터 자체의 크기보다 작고 등분된 레지스터의 1/3보다 큰 1/6n＜특정구간＜1/2n이다.
이어, 상기 시작비트 감지부(40)는 도 5에서와 같이, 그 구성이 상기 101감지부(54) 대신에 001감지부(55)로 그리고 상기 특정구간의 크기를 레지스터 자체의 크기보다 작고 레지스터의 3/5보다는 큰 2/3n＜특정구간＜n으로 바꾸고 나머지 구성은 상기 정현파 감지부(39)와 동일하게 구성되어 상기 001감지부(55)가 “001”을 감지할 때 시작비트를 상기 데이터 판독부(36)에 출력하도록 구성되며, 따라서, 도 4에서와 동일 기능의 구성 부재는 동일 부호를 사용하며 그의 구체적인 설명은 생략한다.
그리고, 상기 데이터 판독부(36)는 도 6에서와 같이, 그 구성이 상기 시작비트 감지부(40)에서 상기 3비트인 제 1 레지스터(53) 대신에 8비트인 제 2 레지스터(56)로 바꾸고 상기 001감지부(55)가 없으며 상기 제 2 레지스터(56)를 제어하는 출력 플래그(Flag) 신호를 출력하는 제 2 제어부(57)가 첨가된 구성으로, 이 도 6에서도 도 4와 동일 기능을 가진 구성 부재는 동일 부호를 사용하며 그 구체적인 설명은 생략한다. 그리고 상기 제 2 레지스터(56)에 저장된 데이터는 상기 제 2 제어부(57)의 출력 플래그 신호에 의해 1프레임(Frame)당 2바이트(Byte)의 코드 데이터를 외부에 출력한다.
상기와 같이 구성된 본 발명의 실시예에 따른 데이터 슬라이서의 동작을 설명하면 다음과 같다.
먼저, 상기 ADC(31)에 아날로그 신호가 입력되면 상기 ADC(31)는 입력 신호를 스튜디오 주파수인 14.32㎒의 샘플링 주파수에 의해 샘플링시킨다.
그리고, 상기 전처리부(32)는 로우 패스 필터에 의해 상기 샘플링된 신호의 잡음 성분을 감쇄시킨 후, 상기 비교부(35)와 레퍼런스 레벨 결정부(39)에 각각 출력한다.
또한, 신호의 변형에 따른 동기화의 지연에 의한 오동작을 방지하기 위하여 상기 라인 검출부(33)는 수직/수평 동기 신호를 입력받아 NTSC VBI 라인21의 신호 및 NTSC VBI 라인21의 좌우 두 라인을 감지한 후, 상기 자막 신호 판독부(34)에 출력한다.
이어, 상기 레퍼런스 레벨 감지부(38)는 NTSC VBI 라인21 신호의 7사이클 정현파 일부구간을 이용하여 NTSC VBI 라인21 신호의 나머지 구간 데이터의 하이/로우를 결정하는 기준이 되는 업퍼-레벨/로우어-레벨의 레퍼런스 레벨을 상기 비교부(35)에 출력한다.
즉, 상기 레페런스 레벨감지부(38)는 도 3에 도시된 바와 같이, 하이피크 계산기(41)에서 상기 전처리부(32)의 신호(FCVBS)중의 하이피크를 계산하여 출력하고 로우 피크중 계산기(42)에서는 상기 전처리부(32)의 신호(FCVBS)중의 로우 피크를 계산하여 출력한다. 그리고 디퍼런스 계산기(43)는 상기 하이피크 계산기(41)의 출력값과 상기 로우피크 계산기(42)의 출력값의 차이를 계산하여 출력하며, 상기 평균값 계산기(45)는 상기 하이피크 계산기(41)의 출력값과 상기 로우피크 계산기(42)의 출력값의 평균치를 계산하여 출력한다.
또한 분배기(44)는 상기 디퍼런스 계산기(43)의 결과값을 4로 나누어 오프셋값을 출력하며, 상기 덧셈기(46)는 상기 평균값 계산기(45)의 출력값에 분배기(44)의 오프셋값을 더하여 업퍼-레벨을 구하고 이를 상기 비교부(35)에 출력하며, 상기 뺄셈기(47)는 상기 평균값 계산기(45)의 출력값에 상기 분배기(44)의 오프셋값을 감산하여 로우어-레벨을 구하고 이를 상기 비교부(35)에 출력한다.
여기서, 상기 레퍼런스 레벨 결정 방식의 가장 큰 특징은 연속 하이/로우 결정 방식을 적용하기 위해 입력 데이터의 최상값과 최하값의 차이를 이용하여 이 값의 일정비율 오프셋을 갖는 업퍼-레벨과 로우어-레벨의 두 레벨을 산출한다.
그리고, 상기 비교부(35)는 상기 전처리부(32)의 출력신호와 상기 레퍼런스 레벨 결정부(38)의 출력신호인 업퍼-레벨/로우어-레벨 크기를 각각 비교하여 그 비교 결과인 UHL/LHL를 상기 데이터 판독부(36), 정현파 감지부(39)와, 시작비트 감지부(40)에 출력한다.
이어, 상기 정현파 감지부(39)는 도 4에 도시된 바와 같이, 상기 UHL을 상기 3등분된 제 1 쉬프트 레지스터(48)에 저장하고 상기 LHL을 상기 3등분된 제 2 쉬프트 레지스터(49)에 저장시킨후, 상기 연속 로우 판단부(50)가 상기 등분된 각 제 1 쉬프트 레지스터(48)의 특정구간이 모두 “0”인가를 판단하고 상기 연속 하이 판단부(51)가 상기 등분된 각 제 2 쉬프트 레지스터(49)의 특정구간 모두 “1”인가를 판단하여 도 8과 같은 결과 값을 얻는다.
이때, 상기 정현파 감지부(39)의 특정구간의 크기는 등분된 레지스터 자체의 크기보다 작고 등분된 레지스터의 1/3보다 큰 1/6n＜특정구간＜1/2n이다.
계속해서 상기 데이터 결정부(52)는 상기 제 1 제어부(37)의 결정 인에이블신호를 입력받아 동작하여 상기 연속 로우 판단부(50)와 연속 하이 판단부(51)의 출력을 입력받아 상기 3비트인 제 1 레지스터(53)에 저장시키고 상기 101감지부(54)에서 상기 제 1 레지스터(53)에 저장된 값이 “101”인지를 감지한다.
이때, 상기 101감지부(54)가 “101”을 감지할 때 런-인 신호를 상기 데이터 판독부(36)와 시작비트 감지부(40)에 출력한다.
그리고, 상기 시작비트 감지부(40)는 도 5에 도시된바와 같이 상기 정현파 감지부(39)로부터 런-인 신호를 입력받으면 상기 연속 로우 판단부(50)가 상기 등분된 각 제 1 쉬프트 레지스터(48)의 특정구간이 모두 “0”인가를 판단하고 상기 연속 하이 판단부(51)가 상기 등분된 각 제 2 쉬프트 레지스터(49)의 특정구간이 모두 “1”인가를 판단하여 도 8과 같은 결과 값을 얻는다.
이때, 상기 시작비트 감지부(40)의 특정구간의 크기는 레지스터 자체의 크기보다 작고 레지스터의 3/5보다는 큰 2/3n＜특정구간＜n이다.
계속해서 상기 데이터 결정부(52)는 상기 연속 로우 판단부(50)와 연속 하이 판단부(51)의 출력을 입력받아 상기 3비트인 제 1 레지스터(53)에 저장시키고 상기 001감지부(55)에서 상기 제 1 레지스터(53)에 저장된 값이 “001”인지를 감지한다.
이때, 상기 001감지부(54)가 “001”을 감지할 때 시작비트를 상기 데이터 판독부(36)에 출력한다.
이어, 상기 데이터 판독부(36)는 도 6에 도시된 바와 같이 상기 정현파 감지부(39)로부터 런-인 신호를 그리고 상기 시작비트 감지부(40)로부터 시작비트를 입력받으면 상기 연속 로우 판단부(50)가 상기 등분된 각 제 1 쉬프트 레지스터(48)의 특정구간이 모두 “0”인가를 판단하고 상기 연속 하이 판단부(51)가 상기 등분된 각 제 2 쉬프트 레지스터(49)의 특정구간이 모두 “1”인가를 판단하여 도 8과 같은 결과 값을 얻는다.
이때, 상기 데이터 판독부(36)의 특정구간의 크기는 레지스터 자체의 크기보다 작고 레지스터의 3/5보다는 큰 2/3n＜특정구간＜n이다.
계속해서 상기 데이터 결정부(52)는 상기 연속 로우 판단부(50)와 연속 하이 판단부(51)의 출력을 입력받아 상기 8비트인 제 2 레지스터(56)에 저장시키고 상기 제 2 레지스터(56)에 저장된 데이터는 상기 제 2 제어부(57)의 출력 플래그 신호에 의해 1프레임당 2바이트의 코드 데이터를 외부에 출력한다.
결과적으로 상기 NTSC VBI 라인21중 7사이클 정현파를 PLL의 주파수/위상락킹에 이용하는 종래 일예에 따른 데이터 슬라이서는 왜곡된 자막 신호인 도 7b와 같은 신호가 입력되면 PLL기법을 이용하기 때문에 주파수 락킹이 이루어지지 않아 오동작이 발생된다.
그리고 상기 NTSC VBI 라인21중 7사이클 정현파를 하이/로우 결정을 위한 레퍼런스 전압을 검출하는 샘플/홀드 구간으로 이용하는 종래 다른예에 따른 데이터 슬라이서는 상기 NTSC VBI 라인21의 주변 잡음신호인 도 7c와 도 7d와 같은 신호가 입력되면 1/0 카운트(Count) 및 비교 방식이기 때문에 노이즈에 의해 열화된 비디오 신호를 자막신호로 오인하여 캡션 디코더의 오동작을 유발할 수 있다.
그렇지만 상기 NTSC VBI 라인21중 7사이클 정현파의 일부 구간을 레퍼런스 레벨인 업퍼-레벨/로우어-레벨의 산출구간으로 이용하는 본 발명의 실시예에 따른 데이터 슬라이서는 연속 하이/로우 검출 방식이기 때문에 왜곡된 자막 신호 및 상기 NTSC VBI 라인21의 주변 잡음신호를 자막 신호로 인식하지 않고 도 7a와 같은 정상적인 자막 신호만 인식하므로 오동작이 발생되지 않는다.
본 발명의 데이터 슬라이서는 NTSC VBI 라인21중 7사이클 정현파의 일부 구간을 레퍼런스 레벨인 업퍼-레벨/로우어-레벨의 산출구간으로 이용한 연속 하이/로우 검출 방식이므로, 별도의 PLL이 필요하지 않아 H/W의 크기가 작아지면서 가격이 감소하며 7사이클 정현파 자체가 열화 또는 NTSC 자막 신호와 비슷한 형태로 왜곡된 파형 등의 잡음으로부터의 오동작을 방지하여 캡션 데이터 검출에 신뢰성을 향상시키는 효과가 있다.

Claims (8)

  1. 아날로그 신호를 입력받아 샘플링시키는 ADC;
    상기 ADC 출력신호의 잡음 성분을 감쇄시키는 전처리부;
    상기 NTSC VBI 라인21 및 NTSC VBI 라인21의 좌우 두 라인을 감지하는 라인 검출부;
    상기 라인 검출부의 출력신호가 NTSC VBI 라인21의 신호인지의 여부를 판단하며 업퍼/로우어 레벨을 출력하는 레퍼런스 레벨 결정부, 연속 하이/로우 검출 방식이 적용된 정현파 감지부와, 시작비트 감지부로 구성된 자막 신호 판독부;
    상기 전처리부의 출력신호와 상기 레퍼런스 레벨 결정부의 업퍼/로우어 레벨을 각각 비교하여 이들의 크기 비교 결과를 산출하는 비교부;
    상기 자막 신호 판독부에서 자막 신호로 인식된 테이터를 프로세싱하고 실질적인 코드 데이터를 출력하는 데이터 판독부;
    상기 자막 신호 판독부와 데이터 판독부를 제어하는 제어부를 포함하여 구성됨을 특징으로 하는 데이터 슬라이서.
  2. 제 1 항에 있어서,
    상기 레퍼런스 레벨 결정부는, 상기 전처리부의 출력 신호중의 하이 피크와 로우 피크를 각각 계산하여 출력하는 하이 피크 계산기와 로우 피크 계산기 , 상기 하이 피크 계산기의 출력값과 상기 로우 피크 계산기의 출력값의 차이를 계산하는 디퍼런스 계산기, 상기 디퍼런스 계산기의 결과값을 4로 나누어 오프셋 값을 출력하는 분배기, 상기 하이 피크 계산기의 출력값과 상기 로우 피크 계산기의 출력값의 평균치를 출력하는 평균값 계산기, 상기 평균값 계산기의 출력값에 분배기의 오프셋값을 더하여 상기 비교부와 정현파 감지부에 업퍼-레벨을 출력하는 덧셈기와, 상기 평균값 계산기의 출력값에 분배기의 오프셋값을 뺄셈하여 상기 비교부와 정현파 감지부에 로우어-레벨을 출력하는 뺄셈기로 구성됨을 특징으로 하는 데이터 슬라이서.
  3. 제 1 항에 있어서,
    상기 정현파 감지부는 상기 전처리부의 출력신호와 상기 레퍼런스 레벨 결정부의 업퍼-레벨의 비교 결과값 즉 UHL 1비트를 저장하고 쉬프트시키며 3등분된 제 1 쉬프트 레지스터, 상기 전처리부의 출력신호와 상기 레퍼런스 레벨 결정부의 로우어-레벨의 비교 결과값 즉 LHL 1비트를 저장하고 쉬프트시키며 3등분된 제 2 쉬프트 레지스터, 상기 등분된 각 제 1 쉬프트 레지스터의 제 1 특정구간이 모두 “0”인가를 판단하는 연속 로우 판단부, 상기 등분된 각 제 2 쉬프트 레지스터의 제 1 특정구간이 모두 “1”인가를 판단하는 연속 하이 판단부, 상기 연속 로우 판단부와 연속 하이 판단부의 출력을 입력받은 데이터 결정부, 상기 데이터 결정부의 출력을 저장하며 3비트인 제 1 레지스터와, 상기 제 1 레지스터에 저장된 값이 “101”인지를 감지하는 101감지부로 구성됨을 특징으로 하는 데이터 슬라이서.
  4. 제 3 항에 있어서,
    상기 제 1, 제 2 시프트 레지스터는 1.5데이터사이클 구간동안의 샘플링 데이터를 저장하는 크기로 설계됨을 특징으로 하는 데이터 슬라이서.
  5. 제 3 항에 있어서,
    상기 제 1 특정구간의 크기는 등분된 레지스터 자체의 크기보다 작고 등분된 레지스터의 1/3보다 큰 것을 특징으로 하는 데이터 슬라이서.
  6. 제 1 항 또는 제 3 항에 있어서,
    상기 시작비트 감지부는 상기 3등분된 제 1, 제 2 쉬프트 레지스터, 상기 등분된 각 제 1 쉬프트 레지스터의 제 2 특정구간이 모두 “0”인가를 판단하는 연속 로우 판단부, 상기 등분된 각 제 2 쉬프트 레지스터의 제 2 특정구간이 모두 “1”인가를 판단하는 연속 하이 판단부, 상기 데이터 결정부, 상기 제 1 레지스터와, 상기 제 1 레지스터에 저장된 값이 “001”인지를 감지하는 001감지부로 구성됨을 특징으로 하는 데이터 슬라이서.
  7. 제 6 항에 있어서,
    상기 제 2 특정구간의 크기는 레지스터 자체의 크기보다 작고 레지스터의 3/5보다는 큰 것을 특징으로 하는 데이터 슬라이서.
  8. 제 6 항에 있어서,
    상기 데이터 판독부는 상기 3등분된 제 1, 제 2 쉬프트 레지스터, 상기 등분된 각 제 1 쉬프트 레지스터의 제 2 특정구간이 모두 “0”인가를 판단하는 연속 로우 판단부, 상기 등분된 각 제 2 쉬프트 레지스터의 제 2 특정구간이 모두 “1”인가를 판단하는 연속 하이 판단부, 상기 데이터 결정부, 상기 데이터 결정부의 출력을 저장하며 8비트인 제 2 레지스터와, 상기 제 2 레지스터를 제어하는 출력 플래그 신호를 출력하는 제 2 제어부로 구성됨을 특징으로 하는 데이터 슬라이서.
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