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KR100307082B1 - 집적회로의연결구조체및그제조방법 - Google Patents

집적회로의연결구조체및그제조방법 Download PDF

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KR100307082B1 KR1019950701387A KR19950701387A KR100307082B1 KR 100307082 B1 KR100307082 B1 KR 100307082B1 KR 1019950701387 A KR1019950701387 A KR 1019950701387A KR 19950701387 A KR19950701387 A KR 19950701387A KR 100307082 B1 KR100307082 B1 KR 100307082B1
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Abstract

집적회로(IC)의 회로 패드와 일시적 또는 영구적으로 전기적인 연결을 형성하기 위한 장치가 통상의 반도체 제조공정으로 제작된다. 그 장치는 지지 기판과 그로부터 돌출한 다수의 삽입구조체(10)를 가지며, 이러한 삽입구조체는 IC의 대응하는 회로 패드(30)과 짝을 이루면서 정렬된다. 각각의 삽입구조체는 대응하는 회로패드와 전기적인 접촉을 형성하기 위하여 금속으로 만들어진다. 전기적인 접촉은 금속배선의 선택과 접촉 표면에 가해지는 압력에 따라 일시적이거나 영구적일 수 있다. 삽입 구조는 전 웨이퍼 또는 하나의 개별 다이(die) 상태로 IC의 기능시험, 전기적인 번-인, 그리고 패키징에 대하여 특별히 적용된다.

Description

[발명의 명칭]
집적회로의 연결구조체 및 그 제조방법
[발명의 상세한 설명]
다음의 설명에 있어서, 특정적이고 자세한 내용은 본 발명의 완전한 이해를 도모하기 위한 것으로, 본 발명의 범위를 한정하기 위한 것이 아니라 본 발명을 설명하기 위한 목적이다 그러나, 본 발명이 이들 특정적이고 자세한 내용으로부터 벗어난 다른 실시예의 형태로 실시가 가능하다는 사실은 당 분야에서 통상의 지식을 가진자라면 누구나 알 수 있는 명백한 사실이다. 다른 예로, 이미 잘 알려진 방법, 장치, 및 회로의 자세한 설명은 이로 인하여 본 발명의 요지가 모호해지는 것을 방지하기 위하여 생략된다.
[기본 삽입구조체]
먼저 제1(a)도를 참조하면, 본 발명에 의해 형성된 하나의 기본 삽입구조체(10)가 단면으로 보여진다. 삽입구조체(10)는 협각 α로 경사지게 이루어지는 대향하는 양 측벽과 함께 전체적으로 피라미드 모양을 갖는다. 도전층(20)은 삽입구조체(10)의 표면에 증착되거나 또는 달리 형성된다. 아래에 더욱 자세히 설명되어진 대로 이미 확립된 통상의 반도체 공정기술과 미세 기계 공정기술 및 그 방법들이 삽입구조체(10)와 도전층(20)을 형성하기 위하여 이용된다.
종래의 반도체 공정을 이용하여, 삽입구조체(10)는 연장된 길이 1 및 최대 직경 크기에 있어서 크게는 각각 100㎛ 및 250㎛이상, 작게는 각각 1㎛ 및 0.5㎛이하의 크기로 형성될 수 있다. 삽입구조체의 기하학적인 모양은 이용가능한 반도체 공정장비의 능력에 의해서만 제약을 받는다. 계속되는 반도체 공정장비의 성능 향상은 100㎚보다 더 작은 최소의 크기로 삽입구조체를 형성하는것을 가능하게 할 것으로 기대된다.
제1(b)를 참조하면, 삽입구조체(10)가 IC의 본딩(bonding) 패드와 같은 금속 패드(30)과 접촉된 상태를 보여준다. 삽입구조체가 가해지는 힘에 의해서 패드(30) 안으로 눌려질때, 삽입구조체(10)는 금속 패드의 표면에 형성된 자연 산화층(32)을 포함하는 금속 패드의 표면을 뚫고 들어가므로 낮은 저항의 전기적 접촉을 형성한다. 이러한 낮은 접촉 저항은 삽입구조제가 금속 패드 표면의 자연 산화층 또는 다른 오염층을 관통하여 금속 패드를 변형시키고, 이로 인하여 삽입구조체의 표면 접촉을 증가시키는 결과에 기인한다.
도전층(20)을 구비하는 삽입구조체(10)의 뾰족한 끝 부분(18)은 금속 패드(30) 내부로 정해진 깊이만큼 침투한다. 그 침투깊이는 주로 가해지는 힘과 삽입구조체의 끝 부분의 협각 α에 의해 결정된다. 이에 더하여 삽입구조체 상의 도전층(20)에 대한 물질의 선택, 삽입구조체의 협각 α의 크기, 및 가하는 힘의 크기는 삽입구조체(10)과 금속 패드(30) 사이의 연결이 일시적인 것일지 또는 영구적인 것일지를 결정하는 인자들이다. 한 예로, 70°의 협각을 가지면서 약 2000Å의 알루미늄으로 도포되고 약 1gm의 힘이 가해진 삽입구조체는 알루미늄 접촉 패드의 약 5000Å 깊이까지 침투하며 영구적인 본드(bond), 즉 금속 확산 본드(bond)를 형성한다. 이와 대조적으로 상기와 비슷한 조건하에서 구리 또는 이리듐(iridium)으로 도포된 삽입구조체는 영구적인 본드(bond)를 형성하지 않을 것이다. 그러나 힘이 가해지는 한 일시적이면서 낮은 저항의 전기적인 접촉을 유지할 것이다.
본 발명의 중요한 점은 삽입구조체의 연장된 길이 1의 조절에 있다. 삽입구조체의 연장된 길이는 삽입구조체가 형성된 최초의 기판 표면으로부터 측정되어진다. 일반적으로 삽입구조체의 끝 부분은 삽입구조체가 접촉될 금속으로 형성된 회로 패드의 표면으로부터 1㎛보다 적은 깊이까지 침투한다 대응되는 복수의 IC 패드와 접촉될 복수의 삽입구조체를 갖는 전형적인 기판의 경우에 있어서, 삽입구조체의 연장된 길이의 편차는 유연하면서 얇은 기판(박막)을 사용함으로써 비록 그보다 더욱 큰 편차가 허용된다 할지라도 요구되는 침투 깊이의 50-75%보다 작아야 한다. 최초의 기판 표면의 평탄도 편차는 수 평방 ㎝의 면적 상에서 양질의 실리콘 웨이퍼에 대해 100Å보다 작아야 한다. 기판에 조절된 식각 편차는 전형적으로, 수 평방 ㎝의 면적 상에 위치한 삽입구조체에 대해 어스펙트(aspect) 비율이 4:1 또는 그보다 작은 삽입구조체의 연장된 길이의 0.5%보다 작다.
여러가지의 금속막이 삽입구조체 상에 도전층을 형성하기 위하여 사용될 수 있다. 이러한 금속막들로는 알루미늄, 구리, 이리듐(iridium), 또는 이리듐(iridium) : 구리, 주석-납 구리, 또는 인듐(indium) : 알루미늄과 같은 다층의 박막들을 예로 들 수 있다 주석-납, 인듐(indium), 인듐(indium) 합금 또는 다른 저융점 금속 땜납, 또는 금속 합금의 사용은 금속 합금의 융점 보다 높은 온도를 가함으로써, 본드(bond)를 녹여 영구적인 본드(bond)의 형성을 가능하게 한다. IC상에 금속 접촉 패드를 형성하기 위하여 사용된 것과 같은 물질의 금속 도전층을 삽입구조체 상에 사용할 경우에는 적절히 선택된 부하와 삽입구조제의 협각 조건 하에서 영구적인 금속 확산 본드(bond)가 형성되는 것을 가능하게 할 것이다. 제IC도는 주석-납 박막(21)이 IC패드(30) 뿐만 아니라 삽입구조체(10) 상에 적용되는 그러한 영구적인 본드(bond)가 형성된 예를 설명하는 것이다. IC 상의 알루미늄 접촉 패드에 대한 삽입구조체를 형성함에 있어서 알루미늄과 다른 이리듐(iridium), 로듐(rhodium) 또는 구리와 같은 금속을 사용할 경우, 일반적으로 삽입구조체에 적절한 힘이 가해지는 한 유지되는 일시적이면서 낮은 저항 접촉이 형성된다.
[제조방법]
본 발명에 의한 삽입구조체는 희생 기판에 돌출된 구조의 원하는 패턴을 식감함으로써 형성된다. <100> 결정방위를 갖는 단결정의 실리콘이 기판으로서 바람직한 재료이다. 그러나, 본 발명은 특정의 결정방위 또는 기판으로서 실리콘을 사용하는 것에 한정되지 않는다. 갈륨 비소(GaAs), 인듐 포스파이드(InP),또는 다이아몬드와 같은 물질 또한 사용될 수도 있다. 희생 기판이 반드시 갖추어야 할 주된 조건은: (ⅰ)원하는 삽입구조체의 형상으로 식각될 수 있어야 하고, (ⅱ)충분한 평판도의 허용오차 이내로 연마될 수 있어야 하고, (ⅲ)후속 공정에 견딜 수 있어야 하고, 마지막으로 (ⅳ)부분적으로 또는 전체적으로 균일하게 선택적으로 식각 제거되어질 수 있어야 한다.
제1(a)도 및 제1(b)도를 다시 참조하면, 마스크층(12)는 기판(도시되지 않음) 상에 맨 처음 증착된다. 본 발명의 바람직한 실시예에서, 마스크층(12)는 1000Å 내지 2500Å의 두께와 대략 1.0E8 dynes/㎠의 인장 응력(tensile stress)을 갖는 이산화 실리콘 또는 질화 실리콘과 같은 그러한 절연체로 증착된 것이다. 그러한 증착 공정은 본 발명자의 명의로 출원하여 일련번호 07/865,412를 부여받고 출원중에 있는 출원서에 개시되어 있으며, 그에 대한 설명은 당해 명세서로 대치하기로 한다. 2500Å 이상의 두께를 가진 두꺼운 절연층이 이산화 실리콘으로 이루어진 단일 절연층 또는 두 종류의 물질, 예컨대 1000Å의 질화물질(nitride), 4㎛의 산화물질(oxide), 그리고 또다른 1000Å의 질화물질(nitride)로써 가장 잘 형성된다.
이러한 절연체의 주된 기능은 그 하부의 기판을 식각할때 마스크 역할을 하는 것이므로, 다른 적절한 마스크 물질 역시 바람직한 절연물질 대신에 사용될 수 있다. 다음에, 층(12)는 삽입구조체의 위치를 한정해주는 창(window)의 패턴을 형성하면서 그 하부의 기판이 노출되도록 식각된다. 이어서, 기판은 삽입구조체용 우물을 형성하기 위하여 식각된다.
각 창(window)의 형상은 결과로 생기는 삽입구조제의 절단면의 형상을 한정하는 반면 삽입구조체의 우물 형성시 사용되는 식각공정이 그 측벽의 경사도를 결정한다. 예를 들어, 정방형의 창(window)에 전형적인 습식 식각공정을 진행할 경우에는 정방형의 절단면을 갖는 피라미드형의 삽입구조체가 형성될 것이다. 직사각형의 창(window)은 뽀족한 끝부분보다는 오히려 칼날같은 모양의 끝 부분을 갖는 길다란 프리즘 모양의 삽입구조체를 제공할 것이다(제8도 참조). 마찬가지로 원형, 타원형 또는 다른 형상의 창(window)은 원하는 거의 모든 형상의 삽입구조체를 형성하기 위해서 채택될 수 있다(제9도 참조).
삽입구조제의 식각공정으로는 습식 식각기술, 건식 식각기술 또는 이들을 조합한 기술이 사용될 수 있다. 실리콘의 습식 식각공정으로는 <100> 단결정방위의 실리콘 기판에서 이방성 식각에 의한 모양을 얻기 위하여, 일반적으로 수산화칼륨(KOH) 또는 테트라 메틸 암모니아 하이드록사이드(tetra methyl ammonia hydroxide; 이하 “TMAH”라 한다)가 널리 사용된다. 수산화칼륨(KOH) 또는 TMAH를 사용하여 식각할 경우 약 70°의 협각을 갖는 삽입구조체가 형성된다. 건식 식각공정은 원하는 형상의 삽입구조체를 형성함에 있어서, 70°보다 더 크거나 또는 더 작은 협각을 얻기 위하여 사용될 수 있다. 따라서, 건식 식각공정은 아래에 설명된 바와 같이 여러가지 다양한 형상의 삽입구조체를 제조하는데 사용될 수 있다.
기판을 식각하여 삽입구조체의 형상을 형성한 후에, 도전충(20)이 예컨대 알루미늄, 이리듐(iridium)-구리, 또는 SnPb-구리를 사용하여 증착된다. 증착된 금속의 두께는 원하는 전기적인 접촉결과물 및 형성될 접촉 부분의 구조적인 요건에 의해 선택된다. 예컨대, 절연물질층이 금속층 위에 계속해서 증착되지 않거나 맨처음 증착된 금속충의 경도(硬度)가 적절한 경도(硬度)의 제2 금속층 및/또는 절연충의 적층을 요구한다면 좀더 두꺼운 금속의 증착이 요구된다. 증착된 금속막 두께는 전형적으로 1000Å과 4㎛ 사이의 값을 갖는다. 증착된 금속은 개개의 삽입구조체에 따라 패터닝된다. 선택적으로, 삽입구조체들끼리 서로 연결시키거나 이들과 다른 회로 요소들을 연결시키기 위하여 절연막과 금속막이 추가로 증착되고 패터닝될 수 있다. 이때 예로서 제2도와 제8도에서 보여진 바와 같이, 금속의 삽입구조체가 반도체 기판의 남은 부분과 격리되도록 주의하여야 한다.
도전층(20)과 추가의 금속/절연충의 증착에 이어서, 절연물질로 이루어진 구조층(14)이 삽입구조체의 끝 부분(18)의 내구성을 향상시키고 인접한 삽입구조체 또는 회로 요소들 사이에 원하는 전기적인 신호의 임피던스 특성을 얻기 위하여 증착됨이 바람직하다. 구조충(14) 및 다른 모든 절연충의 두께 및 스트레스(stress) 특성은 유연한 박막이나 얇은 기판 상에 대한 삽입구조제의 후속 사용에 적합하도록 선택된다. 그러한 물질로는 다이아몬드, 폴리실리콘, 탄화실리콘, 질화실리콘, 또는 질화알루미늄과 같은 구조적인 무기물, 또는 폴리이마이드 또는 파릴렌(parylene)과 같은 유기 중합체(organic polymeric material)가 증착될 수 있다. 앞에서 언급된 바와 같이, 바람직한 물질로는 약 1.0E8 dynes/㎠의 인장 웅력을 가지면서 증착된 이산화실리콘 또는 질화실리콘을 들 수 있다.
유연한 박막이나 얇은 기판의 두께는 원하는 용도에 따라 일반적으로 1000Å 부터 10㎛ 또는 그 이상의 크기를 갖는다. 선택적으로, 삽입구조체를 갖는 기판의 표면은 제2의 단단한 기판 또는 지지 기판과 본딩될 수 있다. 이러한 본딩 공정은 예로서 금속 확산 또는 이산화실리콘의 양극 본딩 기술에 의해 이루어질 수 있다. 이어서, 삽입구조체가 형성된 최초의 기판은 매우 균일하면서 선택적인 식각 공정 또는 연마 공정과 선택 식각공정의 조합에 의해 (제2도 및 제1(a)도에 보여진 바와 같이 각각) 부분적으로 또는 완전히 제거된다. 이는 연장된 길이의 일 부분에 노출된 삽입구조체를 형성한다.
노출된 삽입구조체를 갖는 유연하거나 단단한 기판측에는 추가 공정단계가 실시된다. 이들 공정단계는 추가되는 금속 연결배선과 절연막 그리고 보호막을 포함할 수 있다. 이는 제2도에서 예컨대 참조번호 46으로 표시된 금속 연결배선 구조를 IC의 뒷면에 추가적으로 형성하는 것을 가능하게 한다.
[실시예]
앞에서 서술된 기본 삽입구조체는 IC의 시험, 번-인, 그리고 패키징에 대하여 많은 변형과 응용을 가지며, 이들중 몇가지가 제2도 내지 제9도를 참조하여 아래에 설명된다.
제2도는 IC의 유일한 금속접촉부 또는 본딩 패드와 함께 접촉부의 표면적을 최대화 하도록 두 개의 삽입구조체(10)로 구성된 접촉부를 설명하는 것이다. 이들 두 개의 삽입구조체는 절연층(14)와 본딩(bonding)된 단단한 지지 기판(40)에 의해 지지된다. 평탄화시키는 절연층(42)는 평평한 본딩(bonding) 표면을 제공하기 위하여 삽입구조체 상부에 있는 층(14)의 요부를 채우면서 형성된다. 하나 또는 그 이상의 추가 금속층(46)은 도전층(20)과 회로의 연결을 제공하기 위하여 증착될 수 있다.
제2도 및 제3도에서 희생 기판의 일 부분(44)은 삽입구조체들과 일체로 형성되는 IC의 제조를 위하여 쓰일 수 있는 절연막(12) 아래에 남는다. 기판의 남은 부분은 게르마늄-붕소(GeB)로 도우핑된 에피택시얼층을 덮어 형성된 회로장치 수준의 에피택시얼층이거나 이산화실리콘층 또는 질화실리콘층의 이온주입된 층과 같은 식각 저지수단이며, 이는 최초의 실리콘 기판을 제거함에 있어서 매우 균일한(선택적인) 식각 저지수단으로 사용된다. 약 2.0E2O boron atoms/㎤의 농도로 도우핑된 GeB 에피택시얼층은 수산화칼륨(KOH) 또는 TMAH에 대해 특별히 효과적인 식각 저지층을 제공하며, 실리콘에 대한 식각 선택비는 도우핑 농도에 따라 약 1000:1 내지 5000:1의 범위를 갖는다. 이때 약 1 내지 1/2%의 게르마늄을 함께 도우핑할 경우 에피택시얼층의 스트레스(stress)가 완화된다. GeB 에피택시얼 식각 저지층의 두께는 통상 1.5㎛보다 얇다. 이러한 GeB 에피택시얼 식각 저지층은 (선택적으로) 차후에 추가의 IC 제조단계를 위하여 회로장치 수준의 에피택시얼층이 노출되도록 제거된다. 제2도에서 추가로 형성된 절연막(13)이 에피택시얼층(44)의 노출된 표면을 덮어 증착된 것을 주목하기 바란다. 이것은 부분적으로는 금속층(46)을 위한 절연을 제공하는 역할을 한다.
IC 장치는 삽입구조체의 형성전에 회로 장치급의 에피택시얼층 내에 선택적으로 제조될 수 있다. 위에서 설명한 방법에 의해 형성된 이러한 회로 장치급의 에피택시얼층은 얇아진 반도체 기판(에피택시얼층)의 바닥으로부터 연장된 IC(die)의 기판에 일체적인 삽입구조체와 함께 IC가 제조되는 것을 가능하도록 한다. 그러한 장치들이 제5(b)도 및 제7도와 관련하여 아래에 설명되어진다. 일체적인 삽입구조체는 IC의 시험, 번-인, 그리고 패키징을 함에 있어서 물리적인 정렬과 힘의 인가로 구성되는 2단계 공정으로 기계적인 취급을 단순화시킨다. 일체적인 삽입구조체를 갖는 IC는 또한 제7도에서 보여진 대로 3차원적인 IC구조체로 조립되는 것을 가능하게 한다.
제3도는 건식 식각과 습식 식각의 조합에 의해 형성될 수 있는 오벨리스크(obelisk)와 같은 전체적인 형상을 갖는 삽입구조체(10′)를 도시한다. 삽입구조체(10′)의 거의 수직인 측벽(50)은 먼저 기판(44)를 건식 식각함으로써 형성된다. 다음에, 상술한 바와 같이 측벽(50)은 끝 부분(18)을 습식 식각하기 전에 보호막으로 덮여진다.
제4(a)도는 기능적인 회로 시험 또는 전기적인 번-인이 진행되는 동안 IC(62)에 대한 회로의 탐침으로 사용되는 삽입구조장치(60)를 도시한다. 여전히 웨이퍼 형태일 수 있는 IC(62)는 지지대(64) 위에 놓여진다. 장치(60)는 유연하고 얇은 박막(66) 상에 형성되며, 박막(66)은 주변부에서 링 형태의 고정구(67)에 의해 지지된다. 회로(62)는 장치(60)의 삽입구조체가 회로의 해당 접촉 패드의 위에 배열되도록 수평인 평면상에 장치(60)와 정렬된다. 적당한 힘을 가하는 수단(68)은 장치(60)의 삽입구조제가 해당 회로 패드와 전기적인 접촉을 형성하도록 유연한 막(66)의 뒷쪽에 적용된다. 힘을 가하는 기계적인 수단이 제4(a)도에 나타내진다; 그러나, 유압과 같은 다른 어떤 수단 또한 사용될 수 있다. 전형적으로, 하나의 삽입구조물당 5gm보다 작은 힘은 신뢰성 있는 접촉을 형성하기에 충분하다.
전형적으로, 회로장치의 번-인은 스트레스를 주는 온도와 전기적인 조건하에서 많은 시간의 테스트를 요구한다 이러한 테스팅에 합격한 다이(die)는 그 다음 어떤 방법으로 패키징 되어지므로, 번-인이 진행되는 동안 다이(die)의 접촉 패드에 형성된 전기적 접촉이 다이(die)의 패드 상에 최소의 또는 눈에 보이지 않는 손상만 주면서 일시적으로 이루어져야함은 중요하다. 본 발명에 의해 형성된 번-인 설치물의 유익한 점은 웨이퍼 형태로 다이의 처리가 가능한 점, 다이(die)의 패드에 손상없이 처리가 가능한 점, (박막의 IC 제조방법으로 인하여)회로의 전속력의 동작 속도에 준하는 빠른 속도로 테스트가 가능한 점, 그리고 주된 장비를 설치함에 있어서 비용을 감소시킬 수 있다는 점이다.
제4(b)도는 전체 웨이퍼로 제조된 반도체(162)의 기능 시험 및/또는 전기적인 번-인에 특히 적합하게 된 삽입구조 장치(160)를 도시한다. 웨이퍼(162)는 고정대 또는 웨이퍼 척(164)에 의해서 지지된다. 장치(160)은 박막(166) 상에 형성되고, 시험 또는 번-인이 진행되어질 웨이퍼(162) 상의 각 IC 다이(die)를 위한 한 세트(set)의 삽입구조물을 포함한다. 각 다이(die)의 접촉 패드에 대응하는 삽입구조체들은 박막(166)을 통하고 그 위에 증착된 금속층으로 형성된 신호, 전원, 그리고 접지 배선과 적절히 연결된다. 이들 배선은 링(167)에 의해 지지되는 얇은 기판(166)의 주면부에 형성된 연결부에서 끝난다. 주변의 연결부들은 웨이퍼(162)의 각 다이(die)에 개별적으로 전원이 공급되고, 신호가 입/출되며, 테스트 되도록 테스트 장비와 통상의 수단에 의해서 전기적으로 연결된다. 장치(160)는 웨이퍼 척(164)과 기계적으로 정렬되는 도구(168)에 의해 잡혀있다. 장치(160)의 삽입구조체는 적절한 힘을 가하는 수단(도시되지 않음)에 의해서 웨이퍼 (162) 상에 형성된 해당 패드와 접촉된다.
제5(a)도는 IC(72)에 대한 회로 시험 또는 번-인 설치물로 사용되는 단단한 지지 기판(71)을 갖는 삽입구조 장치(70)을 도시한다. 회로(72)의 접촉 패드는 장치(70)의 대응되는 삽입구조체와 정렬되고, 영구적인 본드(bond)를 형성하지 않으면서 전기적인 접촉이 이루어지도록 충분한 힘이 (도시되지 않은 수단에 의해서)가해진다. 장치(70)은 바람직하게는 그 동작을 제어하고 장치(70)의 주변부에 배열된 본딩(bonding)패드(76)과 삽입구조체 사이에 전기적인 소통을 제공하는 일체적인 회로소자(74)를 구비한다.
제5(b)도는 제5(a)도에 보여진 것과 비숫한 회로 시험 또는 번-인 설치물(80)을 도시한다. 그러나, 이 경우에 있어서, 회로(82)는 일체적인 삽입구조체와 함께 제조되며, 완성된 삽입구조체와 대응하는 접촉 패드가 설치물(80)의 표면 상에 제조된다. 앞의 예에서와 같이 일체적인 회로소자(84)는 바람직하게 장치(80) 위에 직접 제조된다.
제6도는 IC(92)에 대한 영구적인 장착 구조로 사용되는 삽입구조체 장치(90)를 도시한다. 이 경우에, 영구적인 금속 본드(bond)는 장치(90)의 삽입구조체와 회로(92)의 대응하는 패드 사이에 예컨대 제1(c)도에서 설명된 방법으로 형성된다. 삽입구조체들은 장치(90) 위에 직접 형성된(능동 또는 수동의) 일체적인 회로소자(98)에 의해 패키지(96)의 핀(94)와 전기적으로 연결된다. 이와 비슷한 패키징이 제5(b)도에서 보여진 것과 유사한 방법으로 일체적인 삽입구조체를 갖는 회로와 대응 접촉 패드를 갖는 기판을 사용하여 이루어질 수 있음은 알 수 있다.
제7도는 본 발명의 기술로 제조된 3차원 IC를 도시한다. 각각의 회로장치(100a 내지 100d)는 한 쪽 표면에는 일체적인 삽입구조체의 어레이를 갖고 그 반대편 표면에는 접촉 패드의 어레이를 갖도록 제조된다. 각 장치 상의 접촉 패드의 어레이는 그 상부에 적층된 장치의 삽입구조체의 어레이와 대응하고, 장치들은 서로 영구적으로 본딩(bonding) 된다. 적충된 장치들은 제6도에 도시된 방법으로 패키지가 가능하도록 기판(102) 위에 지지된다. 이러한 기술이 단일의 패키지 내에 초고집적 회로의 내장을 가능하도록 함은 쉽게 알 수 있다.
제8도는 칼날같은 끝 부분(122)을 갖는 길다란 삽입구조체를 제공하기 위하여, 그 방법에 있어서는 제1(a)도의 구조(10)를 형성하는 방법과 같으나 정방형이 아닌 직사각형 모양의 식각 창(window)을 사용하여 형성된 삽입구조체(120)를 도시한다. 끝 부분(122)의 길이는 제한되지 않으나 일반적으로 약 2 mils(50 ㎛)보다 작게 형성한다.
제9도는 도 하나의 다른 형태의 삽입구조체(130)를 도시한다. 이 경우에 있어서, 원 모양의 식각 창(window)은 원 모양의 절단면을 제공하기 위하여 사용된다. 대안으로서, 타원형의 창은 그에 대응하는 타원형의 절단면을 제공하기 위하여 사용된다. 조절된 건식 공정은 경사진(원추형의 ) 측벽(132)과 오목한 끝 부분(134)을 형성하기 위하여 사용된다. 따라서 삽입구조체(130)는 끝 부분(134)의 전 주면부를 둘러싸는 날카롭거나 예리한 끝(136)을 갖는다. 오목한 모양의 끝 부분은 건식 식각공정을 조절함으로써 얻어지는 결과이다. 이러한 형태의 삽입구조체는 삽입구조체와 조절될 회로 패드가 서로 접하는 금속대 금속 접촉 면적을 증가시킨다.
상술한 본 발명이 위의 상세한 설명의 사상이나 본질적인 특성 이내에서 다른 특정의 형태로 구체화될 수 있음은 쉽게 알 수 있다. 따라서, 본 발명은 상술한 구체적이고 자세한 설명에 의해 제한되는 것이 아니라, 오히려 첨부된 청구의 범위에 의해 한정된다.
[발명의 개요]
집적회로(integrated circuits; 이하 “IC”라 한다)의 기능시험, 전기적인 번-인(burn-in), 및 패키징은 IC를 제조하는 과정에 있어서 점차 그 중요성이 더해가고 있다. 이는 이들 각각이 IC의 실제적인 복잡성에 제약을 가하고, 이 IC로 만들어진 전자제품의 가격에 큰 영향을 주기 때문이다. 본 발명은 IC의 기능시험, 번-인(burn-in; 125℃ 정도의 온도에서 IC에 전기적인 스트레스를 가하는 신뢰성 테스트), 및 패키징을 실시하는데 있어서 그 복잡성을 감소시키고 그 수행능력을 증가시키는 새로운 연결장치를 매우 원가절약적인 IC 제조공정에 통합함으로써, IC의 기능시험, 번-인 및 패키징을 하는 현존의 방법에 드는 비용을 감소시킨다.
본 발명은 물리적으로 정렬하는 단계와 기계적으로 힘을 가하는 단계의 두 단계만을 통하여 낮은 비용으로 임의의 크기의 신호, 전원, 및 접지 접촉부위를 IC 다이(die)의 표면에 형성된 금속과 전기적으로 정밀하게 연결시키는 수단을 제공한다. 복수의 삽입구조체와 함께 제조된 견고하거나 유연한 기판은 IC의 전부나 일 부분의 기능을 시험하기 위한 목적 또는 번-인으로 자주 언급되는 광범위한 시험을 하기 위한 목적으로 IC의 신호, 전원, 및 접지 접촉부위와 일시적이면서 신뢰성 있는 전기적인 연결을 구성하는데 사용될 수 있다. IC본드(bond)의 영구적인 연결은 IC를 패키징하기 위한 목적으로 삽입구조체와 함께 형성될 수 있다.
[도면의 간단한 설명]
제1(a)도는 본 발명에 의해 제조된 삽입구조체의 단면도이다.
제1(b)도는 제1(a)도의 삽입구조체가 IC 패드와 일시적인 접촉을 이루고 있는 상태의 단면도이다.
제1(c)도는 본 발명에 의한 삽입구조체가 IC 패드와 영구적인 전기적 접촉을 이루고 있는 상태의 단면도이다.
제2도는 복수의 삽입구조체를 갖는 접촉장치의 단면도이다.
제3도는 일체로 형성된 삽입구조체를 갖는 IC 장치의 단면도이다.
제4(a)도는 IC의 기능시험 또는 전기적인 번-인에 사용되는 본 발명에 의한 회로 탐침을 설명하는 것이다
제4(b)도는 전체 웨이퍼 IC를 기능시험 또는 전기적 번-인을 수행하기 위한 회로의 탐침을 보여주는 단면도이다.
제5(a)도는 다른 회로 탐침 설치물의 단면도이다.
제5(b)도는 한쌍의 시험 설치물과 결합하여 일체의 삽입구조체를 갖는 IC의 단면도이다.
제6도는 본 발명에 따른 IC의 장착 및 패키징을 위한 장치의 단면도이다.
제7도는 본 발명에 따른 3차원 IC 구조의 제조를 설명하는 것이다.
제8도는 길다란 칼날형 끝부분을 갖는 삽입구조체의 단면도이다.
제9도는 오목한 모양의 끝 부분을 갖는 삽입구조체의 단면도이다.

Claims (36)

  1. 적어도 하나의 금속으로 형성된 회로 패드를 가지는 별개의 집적회로(IC)와 전기적인 접촉을 형성하기 위한 장치에 있어서, (a)하나의 지지기판; (b) 상기 기판에 의해 지지되고 그로부터 돌출하여 상기 금속으로 형성된 회로 패드의 표면에 침투하여 전기적인 접촉을 이루기 위한 적어도 하나의 패드 삽입구조체로, 상기 기판에 가까운 기저부분과 말단부에 상기 회로 패드와 접촉하기 위한 끝 부분을 가지는 적어도 하나의 패드 삽입구조체; (c)상기 패드 삽입구조체의 끝 부분에 배치된 도전물질층; 및 (d)상기 패드 삽입구조체의 끝 부분에 전기적인 도전성 통로를 제공하기 위하여 상기 도전물질층과 연결된 전도 수단을 구비하여 구성된 장치.
  2. 제1항에 있어서, 상기 패드 삽입구조체의 측벽이 절연물질층을 구비하는 장치.
  3. 제2항에 있어서, 상기 절연물질은 질화실리콘과 이산화실리콘으로 이루어지는 일군중에 선택된 어느 하나인 장치.
  4. 제1항에 있어서, 복수의 패드 삽입구조체가 IC상에 대응하는 복수의 회로 패드와 대응되게 정렬되어지지 기판 상에 배치된 장치.
  5. IC와 전기적인 접촉을 형성하기 위한 장치의 제조방법에 있어서, (a)희생 기판의 표면에 마스크층을 증착하는 단계; (b)상기 마스크층을 통해 개구 패턴을 식각하는 단계; (c)경사진 측벽을 갖는 우물 패턴을 형성하기 위하여 개구 패턴에 의해 노출된 희생 기판을 식각하는 단계; (d)각각의 우물내에 도전물질층을 증착하는 단계; (e) (d)단계에서 형성된 구조체 위에 절연물질층을 증착하는 단계; 및 (f)각각의 우물 내에 증착된 적어도 하나의 도전물질의 끝 부분을 노출시키기 위하여 희생 기판을 식각/제거하여 돌출하는 삽입구조체의 패턴을 형성하는 단계를 구비하는 제조방법.
  6. 제5항에 있어서, 상기 희생 기판은 실리콘인 제조방법.
  7. 제6항에 있어서, 실리콘은 <100> 결정방위를 갖는 제조방법.
  8. 제5항에 있어서, 절연물질은 이산화실리콘과 질화실리콘으로 이루어진 일군중 선택된 어느 하나인 제조방법.
  9. 제8항에 있어서, 상기 절연물질은 약 1.0E8 dynes/㎠의 인장 응력을 갖는 제조방법.
  10. 제9항에 있어서, 상기 절연물질은 마스크층을 형성하기 위하여 증착되는 제조방방법.
  11. 제5항에 있어서, 상기 희생기판은 (f)단계에서 완전희 제거되는 제조방법.
  12. 제5항에 있어서, 희생기판 상에 식각저지층을 형성하는 단계에 이어서 식각저지층 위에 반도체를 형성하는 단계와 그 다음에 (f)단계에서 식각저지층까지 희생기판을 제거하는 단계를 더 구비하는 제조방법.
  13. 제12항에 있어서, 식각저지층을 제거하는 단계를 더 구비하는 제조방법.
  14. 제13항에 있어서, 상기 반도체층 상에 IC를 제조하는 단계를 더 구비하는 제조방법.
  15. 제12항에 있어서, 상기 식각저지층은 에피택시얼층인 제조방법.
  16. 제15항에 있어서, 식각저지층은 게르마늄-붕소로 도우핑된 실리콘인 제조방법.
  17. 제16항에 있어서, 식각저지층은 약2.0E20 boron atoms/㎤의 붕소 불순물 농도를 갖는 제조방법.
  18. 제15항에 있어서, 반도체층은 에피택시얼층인 제조방법.
  19. 일체적인 완성된 삽입구조체를 갖는 IC의 제조방법에 있어서, (a)반도체기판 상에 식각저지층을 형성하는 단계; (b)식각저지층 위에 회로급 반도체층을 형성하는 단계; (c)회로급 반도체층의 노출된 표면에 마스크층을 증착하는 단계; (d)상기 마스크층을 통하여 개구 패턴을 식각하는 단계; (e)상기 개구 패턴 아래의 반도체기판에 경사진 측벽을 갖는 우물 패턴을 형성하는 단계; (f)각각의 우물 내에 도전물질층을 증착하는 단계; (g)(f)단계에서 형성된 구조체 위에 절연물질층을 증착하는 단계; (h)각각의 우물 내에 증착된 도전물질의 적어도 하나의 끝 부분을 노출시키기 위하여 식각저지층까지 반도체기판을 식각/제거하여 돌출한 삽입구조체의 패턴을 형성하는 단계; 및 (i)회로급 반도체층을 노출시키기 위하여 식각저지층을 제거하는 단계를 구비하는 제조방법.
  20. 제19항에 있어서, 반도체기판은 실리콘인 제조방법.
  21. 제20항에 있어서, 실리콘은 <100> 결정방위를 갖는 제조방법.
  22. 제18항에 있어서, 절연물질은 질화실리콘과 이산화실리콘으로 이루어진 일군에서 선택된 어느 하나인 제조방법.
  23. 제22항에 있어서, 절연물질은 약 1.0E8 dynes/㎠의 인장 응력을 갖는 제조방법.
  24. 제23항에 있어서, 상기 절연물질은 마스크층을 형성하기 위하여 증착되는 제조방법.
  25. 제19항에 있어서, 상기 식각저지층은 에피택시얼층인 제조방법.
  26. 제25항에 있어서, 상기 식각저지층은 게르마늄-붕소로 도우핑된 실리콘인 제조방법.
  27. 제26항에 있어서, 상기 식각저지층은 약 2.0E20 boron atoms/㎤의 붕소 불순물 농도를 갖는 제조방법.
  28. 제19항에 있어서, 상기 회로급 반도체층은 에피택시얼층인 제조방법.
  29. 제28항에 있어서, 상기 회로급 반도체층 상에 IC를 제조하는 단계를 더 구비하는 제조방법.
  30. 복수의 금속으로 형성된 접촉 패드를 갖는 별개의 IC를 전기적으로 활성화시키는 장치에 있어서, (a)하나의 지지기판; (b)상기 IC상의 복수의 접촉패드 중 대응되는 패드와 짝을 이루어 정렬되도록 기판에 의해 지지되면서 기판으로부터 돌출한 복수의 패드 삽입구조체로, 각각이 기판에 가까운 기저부분, 상기 대응되는 패드의 표면에 침투하여 전기적인 접촉을 이룩하기 위한 말단부의 끝 부분, 그리고 기저부분으로부터 끝 부분쪽으로 경사진 측벽을 가지는 복수개의 패드 삽입구조체; (c)상기 패드 삽입구조체의 각각 끝 부분에 배치된 도전물질층; (d)상기 패드 삽입구조체의 끝 부분에 전기적인 도전성 통로를 제공하기 위하여 각 패드 삽입 구조체의 도전물질층과 연결된 도전수단; 및 (e)복수의 패드 삽입구조체를 대응하는 복수의 접촉 패드와 밀접한 접촉을 형성하도록 밀쳐서 상호 전기적인 소통이 가능하도록 하기 위하여 지지 기판에 연결된 힘을 인가하는 수단을 구비하는 장치.
  31. 제30항에 있어서, 상기 IC는 복수의 IC 다이스(dice)를 갖는 웨이퍼 전체를 구비하고, 웨이퍼 전체의 각 다이(die)와 접촉시키기 위한 패드 삽입구조체를 포함하는 장치.
  32. 복수의 금속 접촉 패드를 갖는 IC를 장착하기 위한 장치에 있어서, (a)하나의 지지 기판; (b)상기 기판에 의해 지지되면서 상기 기판으로부터 돌출하여, 상기 IC상의 복수의 접촉패드 중 대응되는 패드와 짝을 이루어 정렬되고 본딩되는 복수의 패드 삽입구조체로, 각각의 기판에 가까운 기저부분, 대응하는 상기 접촉 패드를 침투하는 말단부의 끝 부분, 그리고 기저 부분으로부터 끝 부분쪽으로 경사진 측벽을 가지는 복수개의 패드 삽입구조체; (c)각각의 패드 삽입구조체의 끝 부분에 배치된 도전물질층; 및 (d)대응하는 접촉 패드와 전기적인 소통이 가능하도록 상기 패드 삽입구조체의 끝 부분에 전기적인 도전성 통로를 제공하기 위하여 각 패드 삽입구조체의 도전물질층과 연결된 도전 수단을 구비하여 구성된 장치.
  33. (a)복수의 개구 부분을 가지는 반도체기판 상에 형성된 IC; (b)상기 복수의 개구 부분의 각 개구 부분내에 배치되고 그로부터 돌출하여 개별적인 회로의 금속으로 형성된 접촉 패드의 표면에 침투하여 전기적인 접촉을 이루기 위한 복수의 패드 삽입구조체로, 각각이 기판에 가까운 기저부분과 말단부에 뾰족한 끝 부분을 가지는 복수의 패드 삽입구조체; (c)각 패드 삽입구조체의 끝 부분에 배치된 도전물질층; 및 (d)패드 삽입구조체의 끝부분과 IC의 대응하는 노우드 사이에 전기적인 도전성 통로를 제공하기 위하여 각 삽입구조의 도전물질층과 연결된 도전 수단을 구비하여 구성된 IC장치.
  34. 각각 제1표면 및 제2표면을 갖는 복수의 IC장치를 구비하는 전자장치는, (a)복수의 개구부분을 가지면서 반도체기판 상에 형성된 IC; (b)상기 복수의 개구 부분의 각 개구 부분내에 배치되고 상기 IC장치의 제1표면으로부터 돌출하여 개별적인 회로의 금속으로 형성된 접촉 패드의 표면에 침투하여 전기적인 접촉을 이루기 위한 복수의 패드 삽입구조체로, 각각의 기판에 가까운 기저부분과 말단부에 뾰족한 끝부분을 가지는 복수의 패드 삽입구조체; (c)상기 패드 삽입구조체의 끝 부분에 배치된 도전물질층; (d)상기 패드 삽입구조체의 끝 부분과 IC의 대응하는 노우드 사이에 전기적인 도전성 통로를 제공하기 위하여 각 패드 삽입구조체의 도전물질층과 연결된 제1도전 수단; (e)IC장치의 제2표면 상에 배치된 복수의 접촉 패드; 및 (f)접촉 패드와 이에 대응하는 IC의 노우드 사이에 전기적인 도전성 통로를 제공하기 위하여 각 접촉 패드와 연결된 제2도전 수단을 구비하고, 상기 복수의 IC장치는 하나의 IC장치의 패드 삽입구조체의 끝 부분이 인접한 IC장치의 해당 접촉 패드와 짝을 이루면서 접촉하도록 적층된 것을 특징으로 하는 전자장치.
  35. 제5항에 있어서, 상기 (d)단계의 도전물질을 증착하기 전에 산화막을 형성하는 단계를 더 구비하는 것을 특징으로 하는 장치의 제조방법.
  36. 제19항에 있어서, 상기 (f)단계의 도전물질을 증착하기 전에 산화막을 형성하는 단계를 더 구비하는 것을 특징으로 하는 장치의 제조방법.
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