KR100335771B1 - Alignment mark for a semiconductor device and alignment method of using the same - Google Patents
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Abstract
본 발명은 반도체 소자의 정렬 마크 및 이를 이용한 정렬 방법에 관한 것으로, 정렬 마크 패턴의 일측부로부터 다른 일측부로 진행함에 따라 점차 연속적 또는 불연속적으로 증가하거나 감소하는 듀티 비율을 갖는 정렬 마크를 이용하며, 상기 정렬 마크 패턴은 다수의 주사선을 이용하여 다중 스캐닝되며, 스캐닝된 정렬 신호 중 해당 공정 단계에서 예상한 듀티 비율에 따른 정렬 신호와 가장 근접한 신호를 검출하여 정렬 마크의 위치를 결정하므로써, 소자의 정렬 정확도를 향상시킬 수 있는 반도체 소자의 정렬 마크 및 이를 이용한 정렬 방법이 개시된다.The present invention relates to an alignment mark of a semiconductor device and an alignment method using the same, using an alignment mark having a duty ratio that gradually increases or decreases continuously or discontinuously from one side of the alignment mark pattern to another side. The alignment mark pattern is multi-scanned using a plurality of scan lines, and the alignment of the device is determined by detecting a signal closest to the alignment signal according to the duty ratio expected in the process step among the scanned alignment signals to determine the position of the alignment mark. Disclosed are an alignment mark of a semiconductor device and an alignment method using the same, which can improve accuracy.
Description
본 발명은 반도체 소자의 정렬 마크 및 이를 이용한 정렬 방법에 관한 것으로, 특히 여러가지 듀티 비율(duty ratio)을 갖는 정렬 마크를 이용하여 가장 최적의 정렬 신호를 검출하므로써 소자의 정렬 정확도를 향상시킬 수 있는 반도체 소자의 정렬 마크 및 이를 이용한 정렬 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an alignment mark of a semiconductor device and an alignment method using the same. In particular, a semiconductor capable of improving alignment accuracy of a device by detecting an optimal alignment signal using an alignment mark having various duty ratios. An alignment mark of an element and an alignment method using the same.
반도체 소자의 제조공정 중 리소그라피 공정은 노광시 웨이퍼에 형성된 패턴을 이용하여 정렬하며, 노광 후 정렬 정확도를 측정하기 위해 임의의 정렬 마크를 형성한다.The lithography process in the manufacturing process of the semiconductor device aligns using the pattern formed on the wafer during exposure, and forms any alignment mark to measure the alignment accuracy after exposure.
도 1은 일반적인 반도체 소자의 정렬 마크를 나타내는 도면이다.1 is a view showing an alignment mark of a general semiconductor element.
도시된 것과 같이 정렬 마크의 패턴(11)은 일정한 크기(size)를 가지고 있으며, 정렬 마크 패턴 간에도 일정한 피치(pitch)를 갖는다. 이러한 정렬 마크 패턴의 크기와 피치와의 비율을 듀티 비율(duty ratio)이라 하며, 듀티 비율은 노광장비와 공정 변수에 의해 결정된다. 공정 변수에는 증착되는 물질의 종류(불투명층, 투명층, 반투명층 등), 공정 흐름(방법), 증착 두께 등이 있다.As shown, the alignment mark pattern 11 has a constant size, and has a constant pitch between alignment mark patterns. The ratio between the size of the alignment mark pattern and the pitch is called a duty ratio, and the duty ratio is determined by the exposure equipment and process variables. Process variables include the type of material deposited (opaque layer, transparent layer, translucent layer, etc.), process flow (method), deposition thickness, and the like.
도 2a 및 2b는 정렬 마크 상에 증착되는 물질의 종류 및 증착 방법에 따른 정렬 신호의 차이를 설명하기 위한 도면이다.2A and 2B are diagrams for explaining the difference between alignment signals according to the type of material deposited on the alignment mark and the deposition method.
도 2a는 정렬 마크(21) 상에 불투명층(22)을 증착한 경우를 나타내고, 도 2b는 정렬 마크(21) 상에 대머신(damascene)층(23)을 증착한 하여 단차 없이 반사율차이가 존재하는 경우를 나타낸다. 두 가지 경우에서 정렬 마크(21)는 동일한 형태를 갖지만 정렬 마크(21) 상에 증착되는 물질의 특성에 따라 검출되는 신호가 달라지는 것을 알 수 있다. 즉, 정렬 마크 상에 형성되는 물질의 특성에 따라 정렬 마크의 듀티 비율이 달라지게 되는 것이다. 도 2a의 경우에서 처럼, 반도체 소자의 배선층으로는 주로 금속층을 사용하고 있는데, 대부분의 금속은 정렬 광원에 불투명하여 정렬 신호가 정확히 검출되지 않아 정렬 불균일성이 증가된다. 또한, 다층 배선을 형성하는 경우 하부배선, 상부배선 및 플러그 형성 등 각각의 단계에서 듀티 비율이 서로 다르기 때문에 정확한 정렬 신호를 검출할 수 없게 된다.FIG. 2A shows a case where the opaque layer 22 is deposited on the alignment mark 21, and FIG. 2B shows a difference in reflectivity without a step by depositing a damascene layer 23 on the alignment mark 21. Indicates if present. In both cases, the alignment marks 21 have the same shape, but it can be seen that the detected signal varies depending on the properties of the material deposited on the alignment marks 21. That is, the duty ratio of the alignment mark is changed according to the properties of the material formed on the alignment mark. As in the case of FIG. 2A, a metal layer is mainly used as a wiring layer of a semiconductor device. Most metals are opaque to an alignment light source, so that alignment signals are not accurately detected, thereby increasing alignment nonuniformity. In addition, in the case of forming the multi-layered wiring, since the duty ratio is different at each step such as the lower wiring, the upper wiring, and the plug formation, the accurate alignment signal cannot be detected.
종래에는 이러한 문제점을 정렬 마크의 크기를 조절하므로써 해결하고자 하였으나, 정렬 마크의 피치 자체는 장비 의존성이 강하여 변경이 불가능한 요인이므로 정렬 마크의 듀티 비율을 변경하고자 하는 연구가 진행되고 있다.Conventionally, this problem has been solved by adjusting the size of the alignment mark. However, since the pitch itself of the alignment mark is a factor that cannot be changed due to strong equipment dependence, research has been conducted to change the duty ratio of the alignment mark.
정렬 마크는 각각의 공정 변수에 따라 최적의 듀티 비율을 가지고 있으며, 공정 변수가 공정 과정이 최적화된 방향으로 변경됨에 따라 변화되고 또한 시간 의존성을 갖기 때문에 정렬 마크의 듀티 비율은 계속 변화되게 된다. 이와 같이, 정렬 마크의 듀티 비율이 공정 진행 과정에 의존하여 변화되기 때문에 정렬 정확도의 측정이 최적화된 상태에서 이루어질 수 없게 된다. 즉, 정렬 마크의 패턴이 동일한 크기로 형성되어 있다고 할지라도 공정 진행 과정에서 패턴의 크기가 변경될 수 있는 등 여러가지 공정 변수의 변화가 발생하게 되며, 특정 공정에서는 일정 크기 이하 또는 이상의 마크를 원하기 때문에, 정렬 마크가 비대칭하게 되는 현상이 발생하여, 웨이퍼 상에 형성된 패턴의 정렬 불균일성이 증가하게 되는 문제점이 있다.The alignment mark has an optimal duty ratio for each process variable, and the duty ratio of the alignment mark is constantly changing as the process variable changes as the process process is changed in the optimized direction and also has time dependency. As such, since the duty ratio of the alignment mark is changed depending on the process progress, the measurement of the alignment accuracy cannot be made in an optimized state. In other words, even if the alignment mark pattern is formed in the same size, various process variables such as the size of the pattern may be changed in the process progress, and in a specific process, it is desired to mark the mark below or above a certain size. Therefore, the phenomenon that the alignment marks become asymmetric occurs, which causes a problem that the alignment nonuniformity of the pattern formed on the wafer is increased.
따라서, 본 발명은 여러가지 듀티 비율을 갖는 정렬 마크를 사용하며, 각 공정 단계에서 다수의 주사선으로 정렬 마크를 스캐닝하여 얻어진 신호를 평균하여 정렬 마크의 위치를 결정하므로써, 공정 변수에 독립적인 최적화된 듀티 비율을 얻을 수 있어 소자의 정렬 정확도를 향상시킬 수 있는 반도체 소자의 정렬 마크 및 이를 이용한 정렬 방법을 제공하는데 그 목적이 있다.Accordingly, the present invention uses an alignment mark having various duty ratios, and in each process step, an optimized duty independent of process variables by determining the position of the alignment mark by averaging a signal obtained by scanning the alignment mark with a plurality of scan lines. An object of the present invention is to provide an alignment mark of a semiconductor device and an alignment method using the same, which can obtain a ratio and improve the alignment accuracy of the device.
상술한 목적을 달성하기 위한 본 발명의 제 1 실시 예에 따른 반도체 소자의 정렬 마크는 여러가지 값의 듀티 비율을 갖는 다수의 정렬 마크 패턴을 구비하되, 상기 정렬 마크 패턴은 패턴의 일측부로부터 다른 일측부로 진행함에 따라 점차 불연속적으로 증가 또는 감소하는 듀티 비율을 갖도록 구성된 것을 특징으로 한다.The alignment mark of the semiconductor device according to the first embodiment of the present invention for achieving the above object comprises a plurality of alignment mark patterns having a duty ratio of various values, the alignment mark pattern is one side from the other side of the pattern It is characterized in that it is configured to have a duty ratio that gradually increases or decreases discontinuously as it proceeds to negative.
또한, 본 발명의 제 2 실시 예에 따른 반도체 소자의 정렬 마크는 여러가지 값의 듀티 비율을 갖는 다수의 정렬 마크 패턴을 구비하되, 상기 정렬 마크 패턴은 패턴의 일측부로부터 다른 일측부로 진행함에 따라 점차 연속적으로 증가 또는 감소하는 듀티비율을 갖도록 구성된 것을 특징으로 한다.In addition, the alignment mark of the semiconductor device according to the second embodiment of the present invention includes a plurality of alignment mark patterns having a duty ratio of various values, and the alignment mark pattern gradually progresses from one side of the pattern to the other side. And configured to have a duty ratio that continuously increases or decreases.
또한, 상술한 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 정렬 방법은 정렬 마크 패턴의 일측부로부터 다른 일측부로 진행함에 따라 점차 연속적 또는 불연속적으로 증가하거나 감소하는 듀티 비율을 갖는 정렬 마크를 이용한 반도체 소자의 정렬 방법에 있어서, 상기 정렬 마크 패턴은 다수의 주사선을 이용하여 다중 스캐닝되며, 스캐닝된 정렬 신호 중 해당 공정 단계에서 예상한 듀티 비율에따른 정렬 신호와 가장 근접한 신호를 검출하여 정렬 마크의 위치를 결정하는 것을 특징으로 한다.In addition, the alignment method of the semiconductor device according to the present invention for achieving the above object is using an alignment mark having a duty ratio gradually increasing or decreasing continuously or discontinuously as it progresses from one side of the alignment mark pattern to the other side. In the method of aligning a semiconductor device, the alignment mark pattern is multi-scanned using a plurality of scan lines, and detects a signal that is closest to the alignment signal according to the duty ratio expected in the corresponding process step among the scanned alignment signals. It is characterized by determining the position.
도 1은 일반적인 반도체 소자의 정렬 마크를 나타내는 도면.1 is a view showing an alignment mark of a general semiconductor element.
도 2a 및 2b는 정렬 마크 상에 증착되는 물질의 종류 및 증착 방법에 따른 정렬 신호의 차이를 설명하기 위한 도면.2A and 2B are diagrams for explaining differences in alignment signals depending on the type of material deposited on the alignment mark and the deposition method.
도 3은 본 발명의 제 1 실시예에 따른 반도체 소자의 정렬 마크를 나타내는 도면.3 is a view showing an alignment mark of a semiconductor device according to the first embodiment of the present invention.
도 4는 본 발명의 제 2 실시예에 따른 반도체 소자의 정렬 마크를 나타내는 도면.4 is a view showing an alignment mark of a semiconductor device according to a second embodiment of the present invention.
<도면의 주요 부분에 대한 부호 설명><Description of the symbols for the main parts of the drawings>
10 : 정렬 마크 11 : 바아 패턴10: alignment mark 11: bar pattern
21 : 정렬 마크 22 : 불투명층21: alignment mark 22: opaque layer
23 : 대머신층23: Greater Mothers
30, 40 : 정렬 마크 31, 42 : 정렬 마크 패턴30, 40: alignment mark 31, 42: alignment mark pattern
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다,Hereinafter, with reference to the accompanying drawings will be described in detail the present invention,
도 3은 본 발명의 제 1 실시예에 따른 반도체 소자의 정렬 마크를 나타내는 도면이다.3 is a diagram illustrating alignment marks of the semiconductor device according to the first exemplary embodiment of the present invention.
도시된 것과 같이, 제 1 실시예에 따른 정렬 마크(30)는 여러가지 값의 듀티 비율을 가지되, 정렬 마크 패턴(31)은 패턴의 일측부로부터 다른 일측부로 진행함에 따라 점차 불연속적으로 증가 또는 감소하는 듀티 비율을 갖도록 구성한다.As shown, the alignment mark 30 according to the first embodiment has a duty ratio of various values, but the alignment mark pattern 31 gradually increases or discontinuously as it progresses from one side of the pattern to the other side. Configure to have a decreasing duty ratio.
도 4는 본 발명의 제 2 실시예에 따른 반도체 소자의 정렬 마크를 나타내는 도면이다.4 is a diagram illustrating alignment marks of a semiconductor device in accordance with a second embodiment of the present invention.
도시된 것과 값이, 제 2 실시예에 따른 정렬 마크(40)는 여러가지 값의 듀티 비율을 가지되, 정렬 마크 패턴(41)은 패턴의 일측부로부터 다른 일측부로 진행함에 따라 점차 연속적으로 증가 또는 감소하는 듀티비율을 갖도록 구성한다.As shown, the alignment mark 40 according to the second embodiment has a duty ratio of various values, but the alignment mark pattern 41 gradually increases or continues as it progresses from one side of the pattern to the other. It is configured to have a decreasing duty ratio.
도 3 및 도 4에 도시된 것과 같은 정렬 마크는 공정 변수 및 그 변화에 따라 여러가지 듀티 비율을 가질 수 있다.Alignment marks such as those shown in FIGS. 3 and 4 may have various duty ratios depending on process variables and variations thereof.
일반적으로, 정렬 마크의 신호 검출은 다수의 주사선을 이용한 다중 스캐닝에 의하여 이루어진다. 각각의 주사선은 다른 신호를 가지고 있으며, 이러한 신호들을 평균하여 정렬 마크의 위치를 결정한다. 본 발명에서 다수의 주사선은 각기 다른 듀티 비율을 갖는 정렬 마크를 스캐닝하며, 이 경우 가장 최적화된 마크의 신호를 찾아야 한다. 즉, 스캐닝된 정렬 신호 중 해당 공정 단계에서 예상한 듀티 비율에 따른 정렬 신호화 가장 근접한 신호를 검출하여 정렬 마크의 위치를 결정하는 것이다. 정렬 마크 스캐닝시에는 300nm ∼ 350nm의 파장을 갖는 단파장 레이저를 이용한다. 예를 들어, 금속층의 경우 하부금속층, 상부금속층 및 플러그 형성 등 정렬 마크의 형태를 결정하는 각 공정마다 원하는 각각의 듀티 비율을 가지고 있는데, 이 경우 여러 듀티 비율을 가지는 마크 중 가장 최적의 듀티 비율을 선택할 수 있다. 공정 변수들은 시간 의존성 뿐만 아니라 웨이퍼 상에서의 변화 또한 가지고 있기 때문에 이러한 경우에도 여러가지 듀티 비율을 갖는 정렬 마크를 사용하게 되면 정렬 정확도를 향상시킬 수 있다.In general, signal detection of alignment marks is made by multiple scanning using a plurality of scan lines. Each scan line has a different signal and averages these signals to determine the position of the alignment mark. In the present invention, a plurality of scan lines scan alignment marks having different duty ratios, in which case it is necessary to find the signal of the most optimized mark. That is, the position of the alignment mark is determined by detecting the closest signal of the alignment signal according to the duty ratio expected in the corresponding process step among the scanned alignment signals. When scanning the alignment mark, a short wavelength laser having a wavelength of 300 nm to 350 nm is used. For example, in the case of the metal layer, each process of determining the shape of the alignment mark such as the bottom metal layer, the top metal layer, and the plug formation has a desired duty ratio. In this case, the most optimal duty ratio among the marks having multiple duty ratios is determined. You can choose. Process variables not only have time dependence but also changes on the wafer, so even in this case, using alignment marks with varying duty ratios can improve alignment accuracy.
상술한 바와 같이 본 발명에 의하면, 여러가지 듀티 비율을 갖는 정렬 마크를 사용하고 이를 스캐닝하여 가장 최적화된 마크의 신호를 검출하므로써, 정렬 불균일성 및 증착 비대칭성이 증가하는 것을 방지할 수 있다. 또한, 증착 비대칭성이 방지됨에 따라 소자 제조 공정시 정렬 마크에 가해지는 스트레스를 방지할 수 있어 정렬 정확도를 향상시킬 수 있는 효과가 있다.As described above, according to the present invention, by using alignment marks having various duty ratios and scanning them to detect the signal of the most optimized mark, it is possible to prevent an increase in alignment nonuniformity and deposition asymmetry. In addition, since the deposition asymmetry is prevented, the stress applied to the alignment mark during the device manufacturing process can be prevented, thereby improving the alignment accuracy.
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