KR100349686B1 - A method for forming storage node of inner capacitor - Google Patents
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Abstract
본 발명은 캐패시터의 용량을 증가시키고, 전하저장 전극 콘택과 콘택 플러그의 오정렬에 의한 콘택 저항 증가를 방지할 수 있으며, 공정 단순화 및 공정 시간 단축을 이룰 수 있는 이너 캐패시터(inner capacitor)의 전하저장 전극 형성방법을 제공하는데 그 목적이 있다. 본 발명의 특징적인 이너 캐패시터의 전하저장 전극 형성방법은, 소정의 도전 구조 및 절연 구조가 형성된 하부층 상에 층간절연막을 형성하는 제1 단계; 상기 층간절연막을 선택 식각하여 상기 도전 구조를 노출시키는 전하저장 전극 콘택홀을 형성하는 제2 단계; 상기 제2 단계를 마친 전체 구조 표면을 따라 식각정지막을 형성하는 제3 단계; 상기 제3 단계를 마친 전체 구조 상부에 희생막을 형성하되, 상기 전하저장 전극 콘택홀 영역에서 보이드가 유발되도록 하는 제4 단계; 상기 희생막을 선택 식각하여 이너 실린더 영역을 디파인하고 상기 전하저장 전극 콘택홀 영역을 오픈시키는 제5 단계; 상기 전하저장 전극 콘택홀의 상부 모서리 부분을 라운딩시키고 상기 도전 구조를 노출시키는 제6 단계; 상기 제6 단계를 마친 전체 구조 표면을 따라 전하저장 전극용 전도막을 형성하는 제7 단계; 상기 희생막 상부의 상기 전하저장 전극용 전도막을 제거하여 상기 희생막을 노출시키는 제8 단계; 및 상기 희생막을 제거하는 제9 단계를 포함하여 이루어진다.The present invention increases the capacitance of the capacitor, prevents the increase in contact resistance due to misalignment of the charge storage electrode contacts and the contact plugs, and the charge storage electrode of the inner capacitor which can simplify the process and shorten the process time. The purpose is to provide a formation method. A method of forming a charge storage electrode of an inner capacitor of the present invention includes a first step of forming an interlayer insulating film on a lower layer on which a predetermined conductive structure and an insulating structure are formed; Selectively etching the interlayer insulating layer to form a charge storage electrode contact hole exposing the conductive structure; A third step of forming an etch stop layer along the entire structure surface of the second step; Forming a sacrificial layer on the entire structure after the third step, wherein a void is caused in the charge storage electrode contact hole region; A fifth step of selectively etching the sacrificial layer to define an inner cylinder region and to open the charge storage electrode contact hole region; A sixth step of rounding an upper edge portion of the charge storage electrode contact hole and exposing the conductive structure; A seventh step of forming a conductive film for a charge storage electrode along the entire structure surface of the sixth step; An eighth step of exposing the sacrificial layer by removing the conductive film for the charge storage electrode on the sacrificial layer; And a ninth step of removing the sacrificial layer.
Description
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자 제조 공정 중 캐패시터 형성 공정에 관한 것이며, 더 자세히는 이너 캐패시터(inner capacitor)의 전하저장 전극 형성 공정에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor manufacturing technology, and more particularly, to a capacitor forming process in a semiconductor device manufacturing process, and more particularly, to a charge storage electrode forming process of an inner capacitor.
이너 캐패시터는 초고집적 반도체 메모리 소자의 캐패시터로 주목받고 있다.Inner capacitors are attracting attention as capacitors of ultra-high density semiconductor memory devices.
첨부된 도면 도 1은 종래기술에 따라 형성된 이너 캐패시터의 전하저장 전극의 단면을 도시한 것으로, 이하 이를 참조하여 설명한다.1 is a cross-sectional view of a charge storage electrode of an inner capacitor formed according to the prior art, which will be described below.
종래의 이너 캐패시터의 전하저장 전극 형성 공정은, 우선 실리콘 기판(10)에 대해 소자분리막(11), 워드라인(12), 접합(14) 및 비트라인(17) 형성 공정을 마치고, 층간절연막인 BPSG막(19) 및 식각정지막인 질화막(20)을 증착한 다음, 전하저장 전극 콘택 마스크를 사용한 마스크 공정 및 식각 공정을 통해 콘택홀을 형성하고, 콘택홀 내에 전하저장 전극 콘택 플러그(21)를 형성한다. 미설명 도면 부호 '13'은 워드라인 측벽 스페이서, '15'는 층간절연막, '16'은 콘택 플러그, '18'은 비트라인 측벽 스페이서를 각각 나타낸 것으로, 통상의 공정에 따른 것이므로 그 형성 공정은 설명하지 않기로 한다.In the conventional charge capacitor forming process of the inner capacitor, the process of forming the device isolation film 11, the word line 12, the junction 14, and the bit line 17 with respect to the silicon substrate 10 is completed. After depositing the BPSG film 19 and the nitride film 20 as an etch stop film, a contact hole is formed through a mask process and an etching process using a charge storage electrode contact mask, and the charge storage electrode contact plug 21 is formed in the contact hole. To form. Reference numeral '13' represents a word line sidewall spacer, '15' an interlayer insulating film, '16' represents a contact plug, and '18' represents a bitline sidewall spacer. I will not explain.
이어서, 전체 구조 상부에 희생막인 PSG(phosphosilicate glass)막(22)을 증착하고, 전하저장 전극 마스크를 사용한 마스크 및 식각 공정을 통해 PSG막(22)을 선택 식각한다.Subsequently, a PSG (phosphosilicate glass) film 22, which is a sacrificial film, is deposited on the entire structure, and the PSG film 22 is selectively etched through a mask and an etching process using a charge storage electrode mask.
다음으로, 전체 구조 표면을 따라 전하저장 전극용 폴리실리콘막(23)을 증착하고, CMP 공정을 통해 폴리실리콘막(23)을 연마하여 단위 전하저장 전극을 디파인한다.Next, the polysilicon film 23 for the charge storage electrode is deposited along the entire structure surface, and the polysilicon film 23 is polished through the CMP process to define the unit charge storage electrode.
이후, PSG막(22)을 제거한다.Thereafter, the PSG film 22 is removed.
상기와 같은 종래의 이너 캐패시터의 전하저장 전극 형성 공정은 전하저장 전극 콘택 플러그를 기반으로 하여 진행하기 때문에 콘택 플러그 형성을 위한 플러그 물질 증착 및 에치백 공정을 반드시 거쳐야 했다. 그리고, 반도체 소자의 집적도 증가에 따라 전하저장 전극의 높이가 증가하는데, 이에 따라 희생막의 두께 또한 증가하게 된다. 이러한 희생막의 두께 증가는 희생막의 식각 타겟을 증가시켜 공정 시간(turn arround time)을 증가시키고 공정 단가를 상승시키는 문제점이 있었다.Since the charge storage electrode forming process of the conventional inner capacitor is performed based on the charge storage electrode contact plug, the plug material deposition and etch back process for forming the contact plug must be performed. The height of the charge storage electrode increases as the degree of integration of the semiconductor device increases, thereby increasing the thickness of the sacrificial layer. The increase in the thickness of the sacrificial layer has a problem of increasing the etching target of the sacrificial layer, thereby increasing the turn arround time and increasing the unit cost.
한편, 소자의 집적도가 증대될수록 사진 공정시 정렬 마진의 확보 문제가 이슈가 되고 있는데, 특히 전하저장 전극 콘택과 콘택 플러그의 오정렬에 의해 콘택 저항이 증가하는 문제점이 있었다.On the other hand, as the degree of integration of the device increases, a problem of securing alignment margins becomes an issue. In particular, there is a problem in that contact resistance increases due to misalignment of the charge storage electrode contact and the contact plug.
또한, 소자의 집적도 증가 추세에 맞추어 희생막의 두께 증가나 레이아웃 면적의 증대 없이 캐패시터의 용량을 증가시킬 필요성이 있다.In addition, there is a need to increase the capacitance of the capacitor without increasing the thickness of the sacrificial film or increasing the layout area in accordance with the trend of increasing the integration degree of the device.
상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 본 발명은, 캐패시터의 용량을 증가시키고, 전하저장 전극 콘택과 콘택 플러그의 오정렬에 의한 콘택 저항 증가를 방지할 수 있으며, 공정 단순화 및 공정 시간 단축을 이룰 수 있는 이너 캐패시터의 전하저장 전극 형성방법을 제공하는데 그 목적이 있다.The present invention proposed to solve the above problems of the prior art, can increase the capacitance of the capacitor, prevent the increase in contact resistance due to misalignment of the charge storage electrode contact and the contact plug, simplify the process and shorten the process time It is an object of the present invention to provide a method for forming a charge storage electrode of an inner capacitor which can achieve the above.
도 1은 종래기술에 따라 형성된 이너 캐패시터의 전하저장 전극의 단면도.1 is a cross-sectional view of a charge storage electrode of an inner capacitor formed according to the prior art.
도 2a 내지 도 2d는 본 발명의 일 실시예에 따른 이너 캐패시터의 전하저장 전극 형성 공정도.2A to 2D are diagrams illustrating a process of forming a charge storage electrode of an inner capacitor according to an exemplary embodiment of the present invention.
* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings
30 : 실리콘 기판 31 : 콘택 패드30 silicon substrate 31 contact pad
32 : 층간절연막 33 : 고밀도플라즈마(HDP) 산화막32: interlayer insulating film 33: high density plasma (HDP) oxide film
34 : 베리어 질화막 35 : USG막34: barrier nitride film 35: USG film
36 : 반사방지막 37 : 포토레지스트 패턴36: antireflection film 37: photoresist pattern
A : 보이드A: Boyd
상기의 기술적 과제를 달성하기 위한 본 발명의 특징적인 이너 캐패시터의 전하저장 전극 형성방법은, 소정의 도전 구조 및 절연 구조가 형성된 하부층 상에 층간절연막을 형성하는 제1 단계; 상기 층간절연막을 선택 식각하여 상기 도전 구조를 노출시키는 전하저장 전극 콘택홀을 형성하는 제2 단계; 상기 제2 단계를 마친 전체 구조 표면을 따라 식각정지막을 형성하는 제3 단계; 상기 제3 단계를 마친 전체 구조 상부에 희생막을 형성하되, 상기 전하저장 전극 콘택홀 영역에서 보이드가 유발되도록 하는 제4 단계; 상기 희생막을 선택 식각하여 이너 실린더 영역을 디파인하고 상기 전하저장 전극 콘택홀 영역을 오픈시키는 제5 단계; 상기 전하저장 전극 콘택홀의 상부 모서리 부분을 라운딩시키고 상기 도전 구조를 노출시키는 제6 단계; 상기 제6 단계를 마친 전체 구조 표면을 따라 전하저장 전극용 전도막을 형성하는 제7 단계; 상기 희생막 상부의 상기 전하저장 전극용 전도막을 제거하여 상기 희생막을 노출시키는 제8 단계; 및 상기 희생막을 제거하는 제9 단계를 포함하여 이루어진다.According to another aspect of the present invention, there is provided a method of forming a charge storage electrode of an inner capacitor, the method including: forming an interlayer insulating film on a lower layer on which a predetermined conductive structure and an insulating structure are formed; Selectively etching the interlayer insulating layer to form a charge storage electrode contact hole exposing the conductive structure; A third step of forming an etch stop layer along the entire structure surface of the second step; Forming a sacrificial layer on the entire structure after the third step, wherein a void is caused in the charge storage electrode contact hole region; A fifth step of selectively etching the sacrificial layer to define an inner cylinder region and to open the charge storage electrode contact hole region; A sixth step of rounding an upper edge portion of the charge storage electrode contact hole and exposing the conductive structure; A seventh step of forming a conductive film for a charge storage electrode along the entire structure surface of the sixth step; An eighth step of exposing the sacrificial layer by removing the conductive film for the charge storage electrode on the sacrificial layer; And a ninth step of removing the sacrificial layer.
바람직하게, 상기 희생막으로 USG(undoped silica-glass)막 또는 플라즈마 TEOS(plasma enhanced tetraethyl ortho silicate)막을 사용한다.Preferably, an undoped silica-glass (USG) film or a plasma enhanced tetraethyl ortho silicate (TEOS) film is used as the sacrificial film.
바람직하게, 상기 층간절연막으로 고밀도플라즈마 산화막을 사용한다.Preferably, a high density plasma oxide film is used as the interlayer insulating film.
바람직하게, 상기 식각정지막으로 질화막을 사용한다.Preferably, a nitride film is used as the etch stop film.
바람직하게, 상기 제6 단계에서, 적어도 상기 질화막에 대해 경사 식각 레시피를 적용한다.Preferably, in the sixth step, an oblique etching recipe is applied to at least the nitride film.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.Hereinafter, preferred embodiments of the present invention will be introduced in order to enable those skilled in the art to more easily carry out the present invention.
첨부된 도면 도 2a 내지 도 2d는 본 발명의 일 실시예에 따른 이너 캐패시터의 전하저장 전극 형성 공정(캐패시터의 창축 방향 단면)을 도시한 것으로, 이하 이를 참조하여 설명한다.2A through 2D illustrate a process of forming a charge storage electrode of an inner capacitor according to an embodiment of the present invention (a cross section in a window axis direction of a capacitor), which will be described below.
본 발명의 일 실시예에 따른 이너 캐패시터의 전하저장 전극 형성 공정은, 우선 도 2a에 도시된 바와 같이 실리콘 기판(30)에 대해 소자분리막, 접합, 워드라인(이상, 도시되지 않음) 형성 공정을 마치고, 층간절연막(32)을 증착한 다음, 콘택 패드(31)를 형성하고, 비트라인(도시되지 않음)을 형성한다. 콘택 패드(31)는 비트라인 콘택용과 전하저장 전극의 1차 콘택 플러그용으로 형성하는데, 도면에서는 전하저장 전극의 1차 콘택 플러그용으로 형성된 콘택 패드(31)만을 도시하였다. 이어서, 전체 구조 상부에 층간절연막으로 고밀도플라즈마(HDP) 산화막(33)을 증착하고 평탄화를 이룬 다음, 이를 선택 식각하여 전하저장 전극 콘택홀을 형성하고, 전체 구조 표면을 따라 베리어 질화막(34)을 100∼1000Å 두께로 증착한다.In the process of forming the charge storage electrode of the inner capacitor according to the exemplary embodiment of the present invention, as shown in FIG. 2A, a process of forming an isolation layer, a junction, and a word line (not shown) is performed on the silicon substrate 30. After completion, the interlayer insulating film 32 is deposited, and then contact pads 31 are formed, and bit lines (not shown) are formed. The contact pads 31 are formed for the bit line contacts and the primary contact plugs of the charge storage electrodes. In the drawing, only the contact pads 31 formed for the primary contact plugs of the charge storage electrodes are shown. Subsequently, a high density plasma (HDP) oxide layer 33 is deposited and planarized over the entire structure, and then selectively etched to form a charge storage electrode contact hole, and the barrier nitride layer 34 is formed along the entire structure surface. It is deposited to a thickness of 100 to 1000 mm 3.
다음으로, 도 2b에 도시된 바와 같이 전체 구조 상부에 희생막으로 USG(undoped silica-glass)막(35)을 증착하고, 그 상부에 반사방지막(36)을 100∼1000Å 두께로 증착한 다음, 전하저장 전극 콘택 마스크를 사용하여 포토레지스트 패턴(37)을 형성한다. USG막(35)은 TEOS(tetraethyl ortho silicate) 또는 Si-H계 소오스를 사용하여 10000∼20000Å 정도의 범위에서 원하는 전하저장 전극의 높이에 따라 그 두께를 조절하며, USG막(35)을 대신하여 스텝 커버리지(step coverage)가 좋지 않은 PE-TOES(plasma enhanced TEOS)막을 사용할 수 있다. USG막(35)이나 PE-TEOS막은 스텝 커버리지가 나쁘기 때문에 좁은 전하저장 콘택홀 내에 매립되지 않고 보이드(A)를 유발하게 된다.Next, as shown in FIG. 2B, a USG (undoped silica-glass) film 35 is deposited on the entire structure as a sacrificial film, and then an antireflection film 36 is deposited to a thickness of 100 to 1000 Å. The photoresist pattern 37 is formed using the charge storage electrode contact mask. USG film 35 adjusts its thickness according to the desired charge storage electrode height in the range of about 10000 to 20000 하여 using TEOS (tetraethyl ortho silicate) or Si-H-based source, and instead of USG film 35 PE-TOES (plasma enhanced TEOS) film having poor step coverage may be used. Since the USG film 35 or the PE-TEOS film has poor step coverage, the USG film 35 and the PE-TEOS film are not buried in the narrow charge storage contact hole and cause the void A. FIG.
이어서, 도 2c에 도시된 바와 같이 포토레지스트 패턴(37)을 사용하여 반사방지막(36) 및 USG막(35)을 차례로 식각하여 이너 실린더를 디파인한다. 이때, 산화막과 질화막의 식각 선택비를 5∼20 : 1 정도로 하여 베리어 질화막(34)이 식각 정지막으로 사용되도록 하며, 10∼100% 정도의 과도 식각 타겟을 적용한다.Next, as illustrated in FIG. 2C, the anti-reflection film 36 and the USG film 35 are sequentially etched using the photoresist pattern 37 to define the inner cylinder. At this time, the etching selectivity between the oxide film and the nitride film is about 5 to 20: 1 so that the barrier nitride film 34 is used as an etch stop film, and a transient etching target of about 10 to 100% is applied.
계속하여, 도 2d에 도시된 바와 같이 포토레지스트 패턴(37)을 제거하고, 경사 식각 레시피를 적용하여 베리어 질화막(34) 및 고밀도플라즈마 산화막(33)을 식각하여 전하저장 전극 콘택홀의 상부가 라운딩되도록 한다. 이때, 경사 식각은 수평 및 수직 방향으로 100∼500Å 정도의 식각이 진행되도록 하며, 경사 식각에 의해 콘택 영역 하부의 베리어 질화막(34)이 제거되어 하부의 콘택 패드(31)가 노출되도록 한다.Subsequently, as shown in FIG. 2D, the photoresist pattern 37 is removed, and the barrier nitride layer 34 and the high density plasma oxide layer 33 are etched by applying an oblique etching recipe so that the upper portion of the charge storage electrode contact hole is rounded. do. At this time, the inclined etching is performed to etch about 100 ~ 500Å in the horizontal and vertical direction, and the barrier nitride film 34 below the contact region is removed by the inclined etching so that the lower contact pad 31 is exposed.
이후, 전체 구조 표면을 따라 전하저장 전극용 전도막(도시되지 않음)을 200∼2000Å 두께로 증착하고, 이너 실린더 내부의 손상을 방지하고 주변회로 영역의 전하저장 전극용 전도막을 제거하기 위하여 셀 영역을 차폐하고 주변회로 영역을 오픈시키는 포토레지스트 패턴(도시되지 않음)을 형성한 후 주변회로 영역의 전하저장 전극용 전도막을 제거한다(50∼500%의 과도 식각 타겟). 이어서, CMP 공정(전하저장 전극용 전도막 두께의 0∼20%의 과도 연마 타겟)을 실시하여 USG막(35) 상부의 전하저장 전극용 전도막을 제거하여 단위 전하저장 전극을 디파인하고 노출된 USG막(35)을 습식 제거한다(50∼500%의 과도 식각 타겟). 이때, USG막(35)과 고밀도플라즈마 산화막(33)의 선택비가 4 : 1 정도를 유지할 수 있기 때문에 오정렬 등에 의해 베리어 질화막(34)이 없는 부분에서도 큰 문제를 유발하지 않게 된다.Thereafter, a conductive film for a charge storage electrode (not shown) is deposited to a thickness of 200 to 2000 microns along the entire structure surface, to prevent damage inside the inner cylinder, and to remove the conductive film for the charge storage electrode in the peripheral circuit area. After forming a photoresist pattern (not shown) for shielding and opening the peripheral circuit region, the conductive film for the charge storage electrode of the peripheral circuit region is removed (over-etching target of 50 to 500%). Subsequently, a CMP process (transient polishing target of 0 to 20% of the thickness of the conductive film for the charge storage electrode) is performed to remove the conductive film for the charge storage electrode on the USG film 35 to define the unit charge storage electrode and expose the exposed USG. The film 35 is wet removed (over-etch target of 50-500%). At this time, since the selectivity ratio between the USG film 35 and the high-density plasma oxide film 33 can be maintained at about 4: 1, a large problem is not caused even in a portion without the barrier nitride film 34 due to misalignment or the like.
상기와 같은 본 발명은, 희생막 증착시 의도적으로 보이드를 유발함으로써 후속 희생막 식각 공정시 전하저장 전극 콘택 영역을 동시에 오픈시키면서도 식각 타겟은 종전과 비슷하게 가져갈 수 있으며, 전하저장 전극 콘택 플러그를 형성하지 않기 때문에 그에 따르는 폴리실리콘 증착 공정, 에치백 공정 및 식각 후 세정공정을 생략하여 공정 단순화를 이루고 공정 시간을 단축시킬 수 있게 된다. 한편, 본 발명은 희생막 식각 후 경사 식각 공정을 도입하여 전하저장 전극 콘택홀의 상부를 라운딩시킴으로써 콘택의 오픈 영역을 증대시킴으로써 콘택 플러그 공정의 생략에 따라 유발될 수 있는 전하저장 전극용 전도막 증착시 증착 특성의 악화를 방지하고, 캐패시터의 용량 증가에 기여할 수 있다. 또한, 전하저장 전극 콘택과 이너 실린더를 이루는 전도막이 한 번의 증착에 의해 형성되기 때문에 이너 실린더 구조를 물리적으로 강하게 지지해주어 캐패시터의 구조적 안정성을 확보할 수 있도록 한다.The present invention as described above, by intentionally inducing voids during the deposition of the sacrificial layer, while simultaneously opening the charge storage electrode contact region in the subsequent sacrificial film etching process while bringing the etching target similar to the previous, do not form a charge storage electrode contact plug As a result, the polysilicon deposition process, the etch back process, and the post-etch cleaning process can be omitted, thereby simplifying the process and shortening the process time. Meanwhile, the present invention increases the open area of the contact by introducing an inclined etching process after the sacrificial film etching to round the upper portion of the charge storage electrode contact hole, thereby depositing the conductive film for the charge storage electrode, which may be caused by the omission of the contact plug process. It is possible to prevent deterioration of the deposition characteristics and to increase the capacity of the capacitor. In addition, since the conductive film forming the inner cylinder with the charge storage electrode contact is formed by one deposition, the inner cylinder structure is strongly supported to secure the structural stability of the capacitor.
첨부된 도면 도 3은 본 발명의 일 실시예에 따라 형성된 이너 캐패시터의 전하저장 전극의 주사전자 현미경(SEM) 사진으로, 캐패시터의 단축 방향 단면을 도시하고 있다.3 is a scanning electron microscope (SEM) photograph of a charge storage electrode of an inner capacitor formed according to an embodiment of the present invention, and shows a uniaxial direction cross section of the capacitor.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes can be made in the art without departing from the technical spirit of the present invention. It will be clear to those of ordinary knowledge.
전술한 본 발명은 공정을 단순화하고 공정 시간을 단축시키는 효과와 캐패시터의 용량을 증대시키고, 캐패시터의 구조적 안정성을 확보할 수 있는 효과가 있으며, 이로 인하여 소자의 집적도를 더욱 높일 수 있는 기술적 토대를 마련할 수 있다.The present invention described above has the effect of simplifying the process, shortening the process time, increasing the capacity of the capacitor, and ensuring the structural stability of the capacitor, thereby providing a technical foundation for further increasing the device integration. can do.
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