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KR100354442B1 - 반도체 장치의 스핀 온 글래스 절연막 형성 방법 - Google Patents

반도체 장치의 스핀 온 글래스 절연막 형성 방법 Download PDF

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KR100354442B1
KR100354442B1 KR1020000075179A KR20000075179A KR100354442B1 KR 100354442 B1 KR100354442 B1 KR 100354442B1 KR 1020000075179 A KR1020000075179 A KR 1020000075179A KR 20000075179 A KR20000075179 A KR 20000075179A KR 100354442 B1 KR100354442 B1 KR 100354442B1
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Abstract

본 발명은 반도체 장치의 SOG막 절연막 형성 방법에 관한 것으로, 본 발명의 방법은, 복수의 단차진 패턴을 가지는 기판에 폴리실라제인을 이용하여 SOG 절연막을 도포하고, 상기 절연막의 용매성분을 제거하기 위한 50 내지 350℃ 온도 범위의 프리 베이크와, 파티클 생성 억제를 위한 350 내지 500℃ 온도 범위의 하드 베이크와, 600 내지 1200℃ 온도 범위의 바람직하게는 700 내지 900℃ 온도 범위의 어닐링을 실시하는 단계를 구비하는 것을 특징으로 한다. 하드 베이크를 하지 않고, 혹은 하드 베이크와 어닐링 사이에 CMP를 통한 평탄화 단계가 더 구비되거나 될 수 있다.

Description

반도체 장치의 스핀 온 글래스 절연막 형성 방법 {METHOD OF FORMING SPIN ON GLASS TYPE INSULATION LAYER}
본 발명은 반도체 장치의 절연막 형성방법에 관한 것으로, 보다 상세하게는 SOG(Spin On Glass)막을 사용하는 반도체 장치의 절연막 형성방법에 관한 것이다.
반도체 장치의 소자 고집적화에 따라 반도체 장치의 소자의 미세화 및 장치의 다층화가 이루어지고 있다. 이런 고집적화된 반도체 장치에서는 상하층의 소자 및 배선을 연결하는 콘택홀이나 비아홀의 가로세로비(aspect ratio)가 증가하고, 단차가 커지는 문제가 심화된다. 하부의 심한 단차는 상부의 배선이나 소자 형성시 노광에 의한 패터닝에 문제를 야기시키므로 영역에 따른 단차를 줄이는 방법이 요구되고 있으며, 좁은 홀을 형성하고, 좁은 홀에 물질을 채워넣는 방법이 요구된다. 가령, 기판에 형성된 게이트 라인 사이에 층간절연막을 채워넣고, 층간절연막 상면을 평탄화하는 방법이 요구된다.
단차를 줄이는 문제와 좁은 틈에 물질을 채워넣는 방법으로 제시된 것에 BPSG(boro-phosphor silicate glass)막을 형성하고 830℃ 이상의 온도에서 리플로우 시키는 방법이다. 그러나 소자 고집적화가 진행되어 디자인 룰이 엄격해지면서 갭필도 어려워지고, 작아진 트랜지스터에 층간절연막 형성을 위한 830℃ 이상의 열처리는 소자에 손상을 미칠 수 있다는 문제가 발생한다.
고온 열처리의 문제를 없애기 위해 대안으로 선택될 수 있는 것이 갭필(gap fill) 능력이 우수한 오존 TEOS(Tetra Ethyl Ortho Silicate) USG(Undoped Silicate Glass)나 HDP CVD(High Density Plasma Enhanced Chemical Vapor Deposition)이다. 그러나 이들 막질 역시 CD(critical demension) 0.18micro meter 이하의 디자인 룰에서 보이드(void)나 심(seam)을 발생시키기 쉽다.
이러한 문제들을 방지하기 위해 절연막으로 사용되는 것에 SOG막이 있다. SOG는 도포방식으로 기판에 적층되며, 처음 액상 혹은 졸(sol) 상태를 가지므로 갭 필(gap fill)특성이 좋고, 단차를 줄이는 효과를 가질 수 있다.
SOG막의 하나인 HSQ(hydro silsesquioxane)막이 도포되면, 100 내지 300℃ 정도의 저온에서 온도를 올리면서 소프트 베이크를 실시하여 용매 성분을 제거하고, 400℃ 정도의 하드 베이크를 수십분 실시하여 막을 경화시켜 사용한다. 그런데, HSQ막은 비록 산화성 분위기에서 하드 베이크를 하는 경우에도 산소와 실리콘 외의 원소를 산소와 치환시켜 이산화 실리콘 결정 구조를 이루는 큐어링(curing)이 잘 이루어지지 않는다. 특히, SOG막이 요구되는 환경에서는, 즉, 패턴 사이의 좁고 깊은 틈새를 메우기 위해 사용될 경우에는 산소 및 산소와 결합된 성분이 확산되기 어렵다. 또한, 막 표면부터 큐어링이 이루어져 산소의 확산을 방해하게 되므로 비교적 저온에서 큐어링이 이루어지는 HSQ막은 큐어링이 잘 이루어지지 않는다.
그리고, 큐어링이 잘 이루어지지 않을 경우, HSQ SOG막 내에 미처 제거되지 못한 수소 성분 등이 막의 다공화(porus) 등의 문제를 발생시킬 수 있다. 이들 잔류 성분이 있는 다공화 상태에서 패터닝을 위한 식각이 이루어지고, 세정이 이루어지는 경우 다공화된 부위는 타 부위에 비해 식각량이 급속히 증가한다.
가령, 기판에 MOS(metal oxide silicon) 트렌지스터 구조를 형성하고 층간 절연막으로 HSQ를 사용할 경우 게이트 라인 사이의 깊은 부분에는 다공성의 막이 생기기 쉽다. 따라서, 스토리지 노드 콘택이나 비트라인 콘택을 위한 패드를 자기 정렬 방식으로 형성하는 과정에서 다공성의 하부 SOG막이 드러나게 되고, 드러난 하부 SOG막은 침식에 매우 민감하여 세정과정에 SC1(H2O2, H20, NH4OH의 혼합물)이나BOE(buffered oxide etcher) 같은 세정액에 소량 사용된 에천트에도 쉽게 침식된다. 그리고, 침식의 결과, 드러난 SOG막의 하부를 통해 인근의 패드 사이에 파이프 라인 형태의 연결(bridge)이 형성될 수 있다. 이런 연결은 배선 사이의 단락(short)을 일으켜 소자의 정상적인 작동을 불가능하게 한다.
또한, 치유 상태가 완전한 부분과 비교할 때 열팽창 등에 따른 장력(stress)의 차이가 발생하므로 불량 발생의 가능성을 높이고 소자 신뢰성을 떨어뜨리는 원인이 된다.
한편, SOG 물질 가운데 실라제인(silazane) 계열은 -(SiR1R2NR3)n-로 표시될 수 있는 평균 분자량 1000 내지 10000 정도의 물질로 R1,R2및 R3가 모두 수소로 된 퍼하이드로 폴리실라제인이나 R1,R2및 R3가 각각 탄소 1 내지 8개의 알킬기나 기타 아릴기, 알콕실기로 이루어진 유기 폴리실라제인 같은 물질로, 디부틸 에테르(dibuthyl ether), 톨루엔, 크실렌 같은 유기 용매에 일정 중량%로 포함된 상태로 도포에 사용된다. 통상 폴리실라제인으로 불리는 이런 SOG 도포 물질은 실리케이트(silicate)나 실록산(siloxane) 계열에 비해 높은 온도에서 열처리가 이루어지고 보다 완전한 큐어링이 가능하여 습식 식각에 대한 저항성이 높다. 따라서 HSQ와 같은 막에 비해 공정 적용이 용이하다. 또한, 폴리실라제인 막이 두껍게 형성될 수 있으면 기판 전반에 대한 평탄화 상태가 개선되어 상부에 캡핑 산화막을 형성하지 않고도 CMP(chemical mechanical polishing)와 같은 후속 공정을 진행할 수 있다.
폴리실라제인을 도포하면 베이크를 통해 용매성분만 제거한 뒤 통상 600℃ 이상의 고온에서 가령 700℃ 정도의 고온 어닐링으로 큐어링을 실시한다. 이러한 베이크 및 큐어링 방법은 닛폰 덴키 주식회사에서 출원한 발명(일본국 특허출원번호 97-044132)의 상세한 설명 중에 개시되어 있으며, 도1은 종래의 반도체 장치의 SOG 절연막 형성 단계를 나타내는 흐름도이다. 패턴이 기판에 형성되는 단계(10), SOG막을 도포하는 단계(20), 프리 베이크를 실시하는 단계(30), 고온 어닐링을 실시하는 단계(40) 및 후속 공정을 실시하는 단계(50)가 순차적으로 이루어진다.
그런데, 도포막으로부터 400℃를 전후한 온도에서 발생 배출되기 시작하는 사일렌(SiH4) 가스가 고온 어닐링 과정에서 다량 배출되면서 질소와 같은 다른 배출 성분 및 분위기 가스인 산소 등과 쉽게 결합한다. 그 결과, 기판 표면과 설비 내부에 실리콘 질화막 혹은 실리콘 산화막으로 이루어진 크기 수백 옹스트롬의 다수의 파티클을 형성한다. 그리고 파티클은 해당 기판과 설비 내에서 진행될 다른 런(run)의 기판에 파티클 불량을 유발시키는 문제가 발생한다.
또한, 폴리실라제인을 도포하기 전에 기판 표면에 파티클이 존재하는 경우 도2에 나타난 바와 같이 파티클(21) 주변에서 SOG막(23)의 두께가 두꺼워져 고온의 어닐링이 이루어진 뒤 전체적으로 강화되고, 부분적으로 불균일하게 된 장력(tension)으로 인해 이 부분에 크랙(crack:25)이 발생하는 문제가 있다. 파티클이나 크랙이 공정중 발생하면 공정 수율을 떨어뜨리고, 제품의 신뢰성에 영향을 미치게 된다.
본 발명은 폴리실라제인을 이용하여 SOG 절연막을 형성할 때의 문제점을 해결하기 위한 것으로, 반도체 장치에서 실라제인 계열의 SOG막을 절연막으로 사용하는 경우에 고온 어닐링 단계에서 기판 표면에 발생하는 파티클을 억제할 수 있는 반도체 장치의 SOG 절연막 형성방법을 제공하는 것을 목적으로 한다.
또한, 본 발명은 반도체 장치에서 실라제인 계열의 SOG막을 절연막으로 사용하는 경우에 SOG막 형성전의 기판 파티클의 영향으로 인한 크랙을 방지할 수 있는 반도체 장치의 SOG 절연막 형성방법을 제공하는 것을 목적으로 한다.
도1은 종래의 반도체 장치의 SOG 절연막 형성 단계를 나타내는 흐름도이다.
도2는 종래의 반도체 장치 SOG 절연막 형성시의 문제를 나타내는 단면도이다.
도3 내지 도6은 본 발명의 일 실시예에서 SOG 절연막의 형성 중요 단계를 나타내는 공정 단면도들이다.
※도면의 주요 부분에 대한 부호의 설명
21: 파티클 23: SOG막
25: 크랙(Crack) 51: 기판
53: 도전체 패턴 55,55',55": SOG막
상기 목적을 달성하기 위한 본 발명 구성의 제 1 측면에 따르면, 본 발명의 방법은, 복수의 단차진 패턴을 가지는 기판에 폴리실라제인을 이용하여 SOG 절연막을 도포하고, 상기 절연막의 용매성분을 제거하기 위한 50 내지 350℃ 온도 범위의 프리 베이크와, 파티클 생성 억제를 위한 350 내지 500℃ 온도 범위의 하드 베이크와, 600 내지 1200℃ 온도 범위의 바람직하게는 700 내지 900℃ 온도 범위의 어닐링을 실시하는 단계를 구비하는 것을 특징으로 한다.
본 발명의 제 1 측면에서 용매성분 제거를 위한 프리 베이크 단계는 계속적으로 2 내지 7분 동안 온도를 상승시키는 방법, 상온에서 350℃까지 몇 개의 포인트로 나뉜 특정 온도에서, 가령, 75℃, 150℃ 및 250℃에서, 각각 1 내지 2 분 정도씩 가열하는 방법을 사용할 수 있으며, 이런 공정들은 모두 동일한 위치에서 인시튜 방식으로 이루어질 수 있다.
또한, 본 발명의 제 1 측면에서 하드 베이크 단계는 통상 사일렌 가스가 발생되는 400℃를 기준으로 이루어지는 것이 바람직하며 공정시간은 10분 내지 100분 정도로 이루어질 수 있으나 400 내지 450℃에서 30 내지 60분 정도가 바람직하다. 공정은 질소나 진공 분위기에서도 가능하지만 수증기나 산소가 많은 산화성 분위기도 장점이 있다. 즉, 진공 분위기나 비활성 가스 분위기에서는 비록 SOG막에서 발생하는 가스가 있는 경우에도 파티클을 형성하는 화학반응이 활발하지 않을 것이며, 산화성 분위기의 경우 하드 베이크 단계의 온도에서는 발생 가스의 농도가 낮아 파티클 형성이 큰 문제가 되지 않는 가운데 SOG막 표면에 가스 발생을 저지하는 큐어링된 막이 형성될 수 있다. 온도가 기준보다 낮을 경우 예비적으로 SOG막에서 가스를 발생시키는 작용이 충분히 이루어지지 않고, 가스 발생을 억제할 표면 경화나 치유가 잘 이루어지지 않아 공정 시간이 길어지거나 후속 어닐링 공정에서의 가스 발생을 억제하기 어렵다. 또한, 온도가 기준보다 높은 경우 SOG막으로부터 발생되는 가스량이 많아 하드 베이크 단계에서 이미 파티클이 형성될 가능성이 크다.
본 발명 제1 측면에서 어닐링 단계의 주된 역할은 큐어링이며 따라서 산화 분위기에서 이루어지는 것이 바람직하다. 온도와 시간은 600 내지 1200℃까지, 10분 내지 120분까지 공정이 이루어질 수 있으며, 온도가 높으면 시간이 줄어들게 된다. 바람직하게는 트랜지스터 소자에 영향을 미치지 않는 700 내지 900℃ 정도에서 30분 내지 1시간 정도 어닐링을 실시한다.
상기 목적을 달성하기 위한 본 발명 구성의 제 2 측면에 따르면, 본 발명 방법은, 복수의 단차진 패턴을 가지는 기판에 폴리실라제인을 이용하여 SOG 절연막을도포하고, 상기 절연막의 용매성분을 제거하기 위한 500℃ 이하의 베이크 공정과 600 내지 1200℃ 온도 범위의 바람직하게는 700 내지 900℃ 온도 범위의 어닐링 공정 사이에 기판 표면의 평탄화 공정을 구비하여 이루어진다.
본 발명의 제 2 측면에서 평탄화 공정은 통상 CMP(chemical mechanical polishing)로 이루어지나, 전면 건식 혹은 습식 식각으로 이루어지는 것도 가능하다.
또한 본 발명의 제 2 측면은 본 발명의 제 1 측면에 포함되어 평탄화 공정이 하드 베이크 단계와 어닐링 단계 사이에 부가될 수 있다.
이하 도면을 참조하면서 실시예를 통해 본 발명을 상세히 설명하기로 한다.
(실시예)
도3을 참조하면, 평탄한 기판(51)에 도전체 패턴(53)이 형성되어 있다. 도전체 패턴(53)사이의 공간은 좁고 깊게 이루어져 가로세로비가 가령 5 이상으로 형성된다. 이러한 도전체 패턴(53) 사이의 공간은 경우에 따라 소자 분리를 위해 형성한 트렌치나, 디램의 게이트 라인, 비트 라인이 될 수 있다.
도4를 참조하면, 기판(51)에 형성된 도전체 패턴(53) 사이의 좁은 공간을 채우면서 절연막을 형성하기 위해 폴리실라제인을 스핀 코팅 방식으로 도포하여 SOG막(55)을 형성한다. 폴리실라제인은 -(SiH2NH)n-로 표시될 수 있는 물질로, 크실렌이나 디부틸 에테르(dibuthyl ether) 같은 용매에 용해되어 20 내지 24 중량%의 용액을 형성한 것을 통상 사용한다. 폴리실라제인 도포막(55)은 표면이 도전체 패턴(53) 위로 수천 옹스트롬(Å) 위치에 있도록 형성된다. 폴리실라제인 도포전에갭필 능력이 양호한 고밀도 플라즈마 CVD를 이용하여 실리콘 산화막, 실리콘 질화막 등을 버퍼층으로 형성할 수 있다. 버퍼층은 폴리실라제인으로 형성되는 SOG막과 패턴이 형성된 기판 사이의 부착력을 증가시키는 역할을 할 수 있다.
그리고, SOG막(55)이 도포된 기판에 대해 SOG막 내의 용매 성분을 제거하기 위해 프리 베이크를 실시한다. 프리 베이크는 동일한 가열로 혹은 가열 장비의 서셉터에서 기판(51)을 상온부터 단계적으로 온도를 높이는 방식으로 75℃, 150℃, 250℃에서 각각 1 내지 2분 가열하는 방식으로 이루어진다. 이 과정을 통해 대부분의 용매성분이 제거된다. 물론, 프리 베이크의 온도와 시간은 상황에 맞게 변경이 가능하다.
다음으로, 400 내지 450℃도의 온도에서 기판을 30분 내지 60분 정도 가열하는 하드 베이크를 실시한다. 하드 베이크는 산소와 일부 수증기가 공급된 산화성 분위기에서 이루어진다. 이 과정을 통해 SOG막(55)에서 사일렌 가스, 기타 질소, 수소를 포함하는 성분이 가스 형태로 배출된다. 그러나 이 단계에서 처리 온도는 통상의 큐어링 온도인 600도 보다 낮기 때문에 배출 가스의 양이 작으며, 따라서 온도와 함께 배출 가스 농도도 낮기 때문에 파티클을 형성하는 화학 반응도 적게 이루어진다. 그러므로, 하드 베이크 과정에서 상당량의 가스가 배출되나 대부분이 배출 가스는 파티클을 형성하지 않고 외부로 배출된다.
또한, 산화성 분위기에서 SOG막(55) 표면에 일부 큐어링이 이루어져 확산에 대한 저항이 커지므로 외부 산소의 내부로의 확산뿐만 아니라 내부 성분의 배출도 어렵게 된다.
도5를 참조하면, 하드 베이크가 이루어진 기판에 대한 전반적인 평탄화 작업이 이루어진다. 결과적으로, SOG막(55')의 두께가 전반적으로 감소하게 된다. 평탄화 작업은 일반적으로 SOG막에 대한 열처리가 모두 이루어지고 상부에 HDP CVD(high density plasma enhanced chemical vapor deposition)막이 보충된 다음 CMP를 통해 이루어지는 것이 일반적이다. 그러나 본 발명에서는 경우 SOG막(55) 도포 전에 기판(51)에 존재하는 파티클(21)에 의해 고온 어닐링 후 크랙이 발생하는 것을 방지하기 위해 고온 어닐링 전에 기판(51) 상의 SOG막(55)에 두드러진 부분이 없도록 CMP를 통해 평탄화를 실시한다. 통상 SOG막(55)에 대해 크랙이 발생하지 않는 최대 두께는 약 1.5마이크로 메터이므로 이를 감안하여 CMP량을 결정한다. CMP 평탄화의 경우, 슬러리(Slury) 물질로 이산화 실리콘(SiO2), 이산화 세슘(Cs02), 알루미나(Al2O3), 망가니아(Mn2O3) 를 조합하여 포함하는 염기성 슬러리를 사용할 수 있다.
평탄화 작업은 CMP에 한정되는 것은 아니며 전면에 걸친 건식 이방성 식각이나, 습식 식각에 의한 평탄화도 가능할 수 있다. CMP와 마찬가지로 식각은 에치 백과 같이 SOG막(55)을 전반적으로 리세스 시키는 작용을 하여 크랙을 예방하는 작용을 하며, 또한, SOG막(55)이 두드러지 부분에 대해서 식각량이 자연적으로 많아지므로 크랙이 발생하기 쉬운 곳의 막 두께를 집중적으로 줄이는 역할도 한다. 그리고, 막의 두께가 감소하면 고온 어닐 공정에서의 배출 가스의 절대량이 감소하는 측면도 생각할 수 있다.
한편, 기판에 형성된 소자 분리용 트렌치에 소자 분리막을 형성하는 경우에는 평탄화 작업은 하부 실리콘 기판이 드러나도록 진행되어야 한다.
도6을 참조하면, 평탄화 작업에 이어서 기판에 대한 700 내지 900℃의 어닐링을 실시한다. SOG막(55")의 참조번호가 달라진 것은 고온 어닐링의 결과로 SOG막(55)의 성질이 변화됨을 의미한다. 어닐링은 주로 큐어링을 위해 실시되며, 하드 베이크 단계와 같이 산화성 분위기에서 이루어진다. 어닐링은 가열로에서 10분 정도 이루어질 수도 있으나 큐어링의 정도를 높이기 위해 30분 내지 1시간 진행한다. 비록 고온에서 진행되나 이미 하드 베이크를 통해 상당 부분의 배출 성분이 제거되었고, SOG막(55) 표면에 큐어링에 의해 형성된 실리콘 산화막이 점차로 가스의 배출을 억제하는 역할을 하므로 하드 베이크 없이 고온 어닐링을 하는 경우에 비해 배출 가스의 농도가 줄고, 배출 가스와 공급되는 가스의 작용으로 인한 파티클 생성도 억제된다.
기판에 형성된 도전체 패턴이 게이트 라인이나 비트 라인의 경우, 후속 공정으로는 SOG막(57)을 보충할 실리콘 산화막, 실리콘 질화막 혹은 실리콘 질화산화막 등의 절연막을 HDP CVD, PECVD, LPCVD 등 방법으로 형성할 수 있다. 그리고 이미 평탄화를 실시하였으므로 절연막 보충 후의 기판 평탄화 공정은 생략될 수 있다.
본 발명에 따르면, 패턴이 조밀하게 형성된 곳에 SOG막을 절연막으로 사용할 때, SOG막에서 발생하는 가스에 의한 파티클 발생을 억제할 수 있고, SOG막 형성 전에 기판에 존재하는 파티클에 의해 고온 어닐 후에 SOG막에 크랙이 발생하는 것을 방지할 수 있으므로 반도체 장치 제조상의 불량을 방지하고, 제품의 신뢰성을 높일 수 있다.

Claims (12)

  1. 복수의 단차진 패턴을 가지는 기판에 용액 상태의 폴리실라제인을 이용하여 SOG(spin on glass) 절연막을 도포하는 단계,
    상기 절연막의 용매성분을 제거하기 위한 50 내지 350℃ 온도 범위의 프리 베이크를 실시하는 단계,
    상기 프리 베이크에 이어 350 내지 500℃ 온도 범위의 하드 베이크를 실시하는 단계,
    상기 하드 베이크 후에 600 내지 1200℃의 온도에서 어닐링을 실시하는 단계를 구비하여 이루어지는 반도체 장치의 SOG 절연막 형성 방법.
  2. 제 1 항에 있어서,
    상기 프리 베이크 단계는 계속적으로 2 내지 7분 동안 온도를 상승시키는 방법으로 이루어지는 것을 특징으로 하는 반도체 장치의 SOG 절연막 형성 방법.
  3. 제 1 항에 있어서,
    상기 프리 베이크 단계는 인 시튜(in-situ) 방식으로 75℃, 150℃ 및 250℃에서, 각각 1 내지 2 분씩 가열하는 방법으로 이루어지는 것을 특징으로 하는 반도체 장치의 SOG 절연막 형성 방법.
  4. 제 1 항에 있어서,
    상기 하드 베이크 단계는 산화성 분위기에서 400 내지 450℃에서 30 내지 60분 이루어지는 것을 특징으로 하는 반도체 장치의 SOG 절연막 형성 방법.
  5. 제 1 항에 있어서,
    상기 하드 베이크 단계는 비활성 가스나 진공 분위기에서 이루어지는 것을 특징으로 하는 반도체 장치의 SOG 절연막 형성 방법.
  6. 제 1 항에 있어서,
    상기 어닐링 단계는 700 내지 900℃에서 30분 내지 1시간 실시하는 것을 특징으로 하는 반도체 장치의 SOG 절연막 형성 방법.
  7. 제 1 항에 있어서,
    상기 하드 베이크 단계와 상기 어닐링 단계 사이에 상기 절연막에 대한 평탄화 단계가 더 구비되는 것을 특징으로 하는 반도체 장치의 SOG 절연막 형성 방법.
  8. 복수의 단차진 패턴을 가지는 기판에 폴리실라제인을 이용하여 SOG 절연막을 도포하는 단계,
    상기 절연막의 용매 성분을 제거하기 위한 500℃ 이하의 베이크 공정을 실시하는 단계,
    상기 베이크 공정 후에 상기 절연막에 대한 평탄화 공정을 실시하는 단계,
    상기 평탄화 공정 후에 600 내지 1200℃에서 상기 절연막에 대한 어닐링 공정을 실시하는 단계를 구비하여 이루어지는 반도체 장치의 SOG 절연막 형성 방법.
  9. 제 8 항에 있어서,
    상기 평탄화 공정은 CMP(chemical mechanical polishing) 방식으로 이루어지는 것을 특징으로 하는 반도체 장치의 SOG 절연막 형성 방법.
  10. 제 9 항에 있어서,
    상기 CMP 방식에서 사용되는 슬러리는 실리콘(SiO2), 이산화 세슘(Cs02), 알루미나(Al2O3), 망가니아(Mn2O3)를 적어도 하나 조합하여 포함하는 염기성 슬러리인 것을 특징으로 하는 반도체 장치 SOG 절연막 형성 방법.
  11. 제 8 항에 있어서,
    상기 평탄화 공정은 기판 전체에 대한 습식 혹은 건식 식각으로 이루어지는 것을 특징으로 하는 반도체 장치의 SOG 절연막 형성 방법.
  12. 제 8 항에 있어서,
    상기 단차진 패턴을 가지는 기판은 소자 분리를 위해 트렌치가 형성된 상태의 기판이며,
    상기 평탄화 공정은 상기 패턴의 상면인 활성영역이 드러날 때까지 이루어지는 것을 특징으로 하는 반도체 SOG 절연막 형성 방법.
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