KR100356074B1 - 저 소비전력으로 2진 논리신호를 전송하는 인터페이스 회로 및 방법 - Google Patents

Abstract

인터페이스 회로는 2진 논리신호의 각각의 하강 천이에서 제 1 퍼텐셜의 펄스를 전송하고, 2진 논리신호의 각각의 상승 천이에서 게 2 퍼텐셜의 펄스를 전송함으로써, 2진 논리신호를 전송한다. 다른 경우에서는, 구동회로의 출력단자는 고 임피던스 상태로 유지된다. 수신회로는, 제 1 퍼텐셜의 펄스의 수신시에 제 1 로직 레벨을 출력하고, 제 2 퍼텐셜의 펄스의 수신시에 제 2 로직 레벨을 출력한다. 이들 로직 레벨들의 출력은 후속 펄스가 수신될 때까지 유지된다. 전송선은 제 1 퍼텐셜과 제 2 퍼텐셜 중간 사이의 퍼텐셜에서 종지되는 것이 바람직하다.

Description

저 소비전력으로 2진 논리신호를 전송하는 인터페이스 회로 및 방법{INTERFACE CIRCUIT AND METHOD FOR TRANSMITING BINARY LOGIC SIGNALS WITH REDUCED POWER DISSIPATION}

본 발명은 전자회로들간의 2진 논리신호를 전송하는 방법 및 이 방법을 구현하는 인터페이스 회로에 관한 것이다.

반도체 기술의 급속한 진보에도 불구하고, 집적회로 (이하, IC 라함) 에서 트랜지스터의 개수는 한정되어 있어, 종종, 다른 시스템 기능들이 서로 다른 IC들로 잘 구현되고 있다. 따라서, 통상, 컴퓨터와 같은 전자 시스템은 인쇄 기판상에 상호접속된 복수개의 IC 로 이루어진다. 이들 IC 회로의 입출력 회로는 트랜지스터-트랜지스터-논리회로 (TTL) 레벨과 쌍극성 IC 에 사용되는 저전압 TTL (LVTTL) 레벨, 및 보상형 금속산화물 반도체 (이하, CMOS 라 함) 레벨과 CM0S 에 사용되는 저전압 CM0S 레벨 (LVCM0S) 과 같은 여러가지 표준화된 전압 레벨로 신호를 송수신한다. TTL 및 LVTTL 인터페이스 회로 (구동기) 는 대략 2볼트의 출력전압 스윙 (swing) 을 발생한다. CMOS 및 LVCMOS 구동기는 통상 5 볼트 (5V) 또는 3.3V 인 전원전압과 동일한 출력전압스윙을 발생한다.

그러나, 전자시스템의 신호속도가 증가함에 따라서, 신호 반사 및 울림 (ringing) 과 같은 전송선 효과, 및 혼신과 지면반사와 같은 노이즈 효과는 인쇄 배선 회로 기판상의 상호접속 설계시에 심각한 문제들을 발생시킨다. 이러한 문제점들에 대한 하나의 해결책으로는 신호 전송선의 임피던스를 정합하는 종단이 있으며, 이는 반사와 울림을 감소시킨다. 또 다른 해결책으로는 신호의 전압 스윙을 감소시키는 것으로, 혼신과 지면 반사를 감소시킨다.

이들 해결책들은 최근 CTT (Center-Tap-Terminated) 저레벨과 같은 인터페이스 표준으로 채택되었으며, 이하, CTT 표준으로 지칭되는, 디지털 집적회로에 대한 고속 인터페이스 표준이 전자공업회에 의해 1993년 11 월에 발표되었다.

50 오옴의 종단을 갖는 신호라인에 대하여, CTT 표준은 통상의 종단전압 및 1.5 V 의 기준 전압을 1.9 내지 2.1 V 의 고출력 로직 레벨 및 0.9 내지 1.1V 의 저출력 로직 레벨로 규정하고 있다. 이들 출력레벨 및 종단 조건들은 초당1억 비트를 초과하는 비트 속도를 갖는 2 진 논리신호 또는 100 메가헤르츠 (100MHz) 를 초과하는 주파수를 갖는 클럭신호가 방해가 되는 전기 노이즈를 발생시키지 않으면서도 적은 왜곡으로 전송되어지도록 한다.

그러나, 전력소비의 관점에서, CTT 및 유사한 인터페이스 구성이 좀더 요구되고 있다. CTT 인터페이스에서, 고출력 퍼텐셜과 저출력 퍼텐셜 양자가 종단 퍼텐셜과 서로 다르므로, 전류가 줄곧 구동회로와 종단 전압원 사이에 흐르게 되어, 구동회로와 종단 레지스터에서 직류 (DC) 전력을 소비한다. 이 DC 전력은 인터페이스에 의해 소비된 층 전력의 주요부분을 차지한다·

따라서, 본 발명의 목적은 고속 2진 논리신호 인터페이스 회로의 전력소비를 감소시키는데 있다.

본 발명의 다른 목적은 고속 2진 논리신호 인터페이스 회로의 전류소비를 감소시키는데 있다.

또한, 본 발명의 또 다른 목적은 CMOS 고속 2진 논리신호 인터페이스 회로의 래치-업 (latch-up) 을 방지하는데 있다.

본 발명의 인터페이스 회로는, 구동회로, 수신회로 및 전송선에 의해, 2진 논리신호를 제 1 전자회로로부터 제 2 전자회로로 전송한다. 2진 논리신호의 매 상승 천이마다, 구동회로는 전송선에 접속된 출력단으로부터 짧은 펄스를 제 1 퍼텐셜로 출력한다. 2진 논리신호의 매 하강 천이마다, 구동회로는 출력단으로부터 짧은 펄스를 제 2 퍼텐셜로 출력한다. 2진 논리신호의 천이가 발생하지 않는 경우, 구동회로는 출력단을 고 임피던스 상태로 유지시킨다. 따라서, 구동회로에서 전력 소비는 펄스가 출력되어지는 동안의 짧은 시간간격에 한정된다.

전송선으로부터 제 1 퍼텐셜의 펄스를 수신할 때, 수신회로는 제 1 로직 레벨을 제 2 전자회로로 출력한다. 제 1 로직 레벨의 출력은, 제 2 퍼텐셜의 펄스가 수신될 때까지, 유지된다. 제 2 퍼텐셜에서 전송선으로부터 펄스가 수신되는 경우, 수신회로는 제 2 로직 레벨을 제 2 전자회로로 출력한다. 제 2 로직 레벨의 출력은, 제 1 퍼텐셜에서 펄스가 수신될 때까지, 유지된다.

전송선은 제 1 퍼텐셜과 제 2 퍼텐셜의 중간사이에서 종지되는 것이 바람직하다. 따라서, 수신회로는 전송선으로부터 수신된 퍼텐셜과 수신회로의 출력에 응답하여 조정되는 기준 퍼텐셜을 비교할 수 있다. 기준 퍼텐셜은, 제 1 퍼텐셜의 펄스가 수신될 때까지, 종단 퍼텐셜과 제 2 퍼텐셜의 중간사이로 조정되며, 제 2 퍼텐셜의 펄스가 수신될 때까지, 제 1 퍼텐셜과 종단퍼텐셜의 중간사이로 조정된다.

종단 레지스턴스는 전송선의 특성 임피던스에 정합하는 것이 바람직하며, 제 1 및 제 2 퍼텐셜 사이의 전압 스윙은 제 1 전자회로 및 제 2 전자회로를 구동하는 전원 전압 이하가 바람직하다.

도 1 은 본 발명의 실시예 1 을 나타낸 인터페이스 회로의 개요도.

도·2 는 본 발명의 실시예 1 에서의 펄스발생기의 구성을 나타낸 도면.

도 3 은 본 발명의 실시예 1 에서의 차동증폭기의 구성을 나타낸 도면.

도 4 는 본 발명의 실시예 1 에서의 차동증폭기의 기준 퍼텐셜 제어회로를 나타낸 도면.

도 5 는 도 4 의 기준 퍼텐셜 제어회로에서 선택회로의 구성을 나타낸 도면.

도 6 은 본 발명의 실시예 1 에서의 펄스발생기의 동작을 설명하는 타이밍 다이어그램.

도 7 은 본 발명의 실시예 1 에서의 구동회로의 동작을 설명하는 타이밍 다이어그램.

도 8 은 본 발명의 실시예 1 에서의 수신회로의 동작을 설명하는 타이밍 다이어그램.

도 9 는 본 발명의 실시예 1 에 대한 시물레이션 결과를 나타낸 타이밍 다이어그램.

도 10 은 본 발명의 실시예 2 에서의 구동회로의 개략도.

도 11 은 본 발명의 실시예 3 에서의 구동회로의 개략도.

도 12 는 본 발명의 실시예 4 에서의 기준 퍼텐셜 제어회로의 개략도.

※ 도면의 주요부분에 대한 부호의 설명

2: 제 1 로직회로 4 : 제 1 IC

6: 제 2 로직회로 8 : 제 2 IC

10: 구동회로 12 : 수신회로

14: 전송선 16 : 종단 레지스터

18: 입력단자 20 : 펄스발생기

22: CMOS 인버터 24 : CMOS NAND 게이트

26 : CMOS NOR 게이트 28 : NMOS 트랜지스터

30: PMOS 트랜지스터 32 : 출력단자

이하, 예시직인 첨부도면을 참조하여; 본 발명의 실시예를 CM0S 인터페이스 유형에 대해 설명한다. 신호가 서로 전송되어지는 CMOS IC 들은 3.3V 전원 퍼텐셜로 작동하는 것으로 가정하고, 이하, Vdd 로 표기한다.

도 1 을 참조하면, 실시예 1 은 제 1 IC (4) 의 제 1 로직회로 (2) 에서 제 2 IC (8) 의 제 2 로직회로 (6) 로 2진 논리신호 (S1) 를 출력하는 인터페이스 회로 (100) 이다. 이 인터페이스회로는 제 1 IC (4) 에 배치된 구동회로 (10), 제 2 IC (8) 에 배치된 수신회로 (12), 전송 및 수신 회로 (10, 12) 를 상호접속하는 전송선 (14), 및 전송선 (14) 에 의해, 제 2 IC (8) 에 인접한 점에서, 종단 퍼텐셜 (Vt) 에 접속된 종단 레지스터 (16) 를 포함한다.

Vt 는 전원전압 (Vdd) 와 접지전압 (OV) 의 중간사이에 있어야 한다. 이하, 비록 실시예 1 이 이 특정 종단 퍼텐셜에만 한정되지 않더라도, Vt 는 1.5V 로 가정한다.

예를 들면, 전송선 (14) 은 다층 인쇄 배선 회로 기판의 1층에 배치된 인쇄 배선 트레이스 (trace) 를 포함하는 마이그로 스트립 선으로, 또다른 층에 배치된 접지면에 대향한다. 종단 레지스터 (16) 는 전송선 (14) 의 특성 임피던스와 동일한 레지스턴스를 갖는다. 이하, 종단 레지스터 (16) 는 50 오옴 (50Q) 의 레지스턴스를 갖는 것으로 가정한다·

구동회로 (10) 는 입력단자 (18), 펄스발생기 (20), CMOS 인버터 (22), CMOS NAND 게이트 (24), CMOS NOR 게이트 (26), n채널 금속산화물 반도체 전계효과 트랜지스터 (이하, NMOS 트랜지스터라 함) (28), p채널 금속산화물 전계효과 트랜지스터 (이하, PMOS 트랜지스터라 함) (30), 및 출력단자 (32) 를 포함한다·

입력단자 (18) 는 2진 논리신호 (S1) 를 제 1 로직회로 (2) 로부터 수신하고, 이 신호 (S1) 를 펄스발생기 (20), NAND 게이트 (24) 및 NOR 게이트 (26) 로 인가한다. 이 신호 (S1) 는 전원과 동일한 CM0S 논리레벨과 제 1 IC (4) 의 접지레벨을 갖는다. 하이 로직은 3.3 V 이며, 로우 로직은 0V 이다.

펄스발생기 (20) 는 3개의 상태 제어신호 (S2) 를 인버터 (22) 와 NAND 게이트 (24) 에 제공한다· 인버터 (22) 의 출력은 NOR 게이트 (26) 에 공급된다. NOR 게이트 (26) 의 출력 (S3) 은 NMOS 트랜지스터 (28) 의 게이트 전극 (이하, 게이트라 함) 에 접속된다. NAND 게이트 (24) 의 출력 (S4) 은 PMOS 트랜지스터 (30) 의 게이트에 제공된다.

NMOS 트랜지스터 (28) 의 소오스 전극 (이하, 소오스라 함) 은 접지에 접속되며, 그 드레인 전극 (이하, 드레인이라 함) 은 출력단자 (32) 에 접속된다. PMOS 트랜지스터 (30) 의 소오스는 전윈 퍼텐셜 (Vdd) 에 접속되며, 그 드레인은 출력단자 (32) 에 접솝된다. 따라서, NMOS 트랜지스터 (28) 및 PMOS 트랜지스터 (30) 는 전송선 (14) 에 결합된 출력단자 (32) 용 구동소자로서 기능한다. 출력단자 (32) 로부터 전송된 신호는 S5 로 표시된다. 온 상태에서의 NM0S 트랜지스터 (28) 의 레지스턴스 (이하, 온-레지스턴스라 함) 는 100Q 이다. PM0S 의 온-레지스턴스는 130Q 이다.

이하, 펄스발생기 (20) 의 내부 구조를 설명한다.

도 2 를 참조하면, 구동회로 (10) 에서, 펄스발생기 (20) 는 지연소자 (42) 및 배타적 OR 게이트 (44) 를 포함한다. 이 지연소자 (42) 는 입력단자 (18) 로부터 2진 논리신호 (S1) 를 수신한다. 배타적 OR 게이트 (44) 는 이2진 논리신호와 지연소자 (42) 의 출력신호 (S8) 의 양자를 수신하여, 이들 2개의 신호 (S1 및 S8) 의 배타적 OR 논리를 취함으로써, 3개의 상태 제어신호 (S2) 를 발생한다.

지연소자는, 예를 들면, 직렬로 접속된 2개의 CMOS 인버터를 포함한다. 만약, 2개의 CMOS 인버터가 충분한 지연을 발생하지 않으면, 어떠한 짝수개의 직렬로 접속된 CMOS 인버터도 지연소자 (42) 로서 사용될 수 있다.

수신회로 (12) 는 입력단자 (34), 기준 퍼텐셜 제어회로 (36), 차동증폭기 (38), 및 출력단자 (40) 를 포함한다. 입력단자 (34) 는 전송선 (14) 에 접속되어, 전송선 (14) 으로부터 수신된 신호 (S6) 를 차동증폭기 (38) 의 일 입력에 공급한다. 기준 퍼텐셜 제어회로 (36) 는 출력단자 (40) 에 접속되며, 기준 퍼텐셜 (VREF)을 차동증폭기 (38) 의 타 입력에 공급한다· 차동증폭기 (38) 로부터 출력된 신호 (S7) 는 기준 퍼텐셜 제어회로 (36) 와 출력단자(40) 에 제공되어, 출력단자 (40) 로부터 제 2 로직회로 (6) 로 제공된다.

이하, 기준 퍼텐셜 제어회로 (36) 와 차동증폭기 (38) 의 내부구조에 대하여 설명한다.

도 3 을 참조하면, 수신회로에서 차동증폭기 (38) 는 PMOS 트랜지스터 (46, 48, 50 및 52), NMOS 트랜지스터 (54, 56 및 58) 를 포함하며, 이들은 도시된 바와 같이, 상호접속된다. 기준 퍼텐셜 (VREF) 은 PMOS 트랜지스터 (48) 의 게이트에 인가된다. 수신된 신호 (S6) 는 입력단자 (34) 로부터 PMOS 트랜지스터 (50) 의 게이트에 제공된다. PMOS 트랜지스터 (52) 와 NMOS 트랜지스터(58) 의 드레인은 출력신호 (S7) 가 출력되어지는 출력단자 (40) 에 접속된다.

PMOS 트랜지스터 (46, 48 및 50) 및 NMOS 트랜지스터 (54 및 56) 는 차동 전압을 증폭하는 단계가 이루어지도록 공지된 구성으로 접속된다. PM0S 트랜지스터 (50) 의 드레인 퍼텐셜은, 입력신호 (S6) 가 VREF 이상으로 상승함에 따라, 접지레밸로 떨어지며, S6 이 VREF 아래로 하강함에 따라, Vdd 로 상승된다.

PMOS 트랜지스터 (52) 및 NMOS 트랜지스터 (58) 의 소오스는 각각 Vdd 및 접지에 접속되며, 이들의 게이트들은 PMOS 트랜지스터 (50) 의 드례인에 접속된다. PMOS 트랜지스터 (52) 및 NMOS 트랜지스터 (58) 는 역전된 출력단계를 형성하며, 출력신호 (S7) 를, S6 이 VREF 이상일 때에는 하이 레벨 (Vdd) 로 구동하고, S6 이 VREF 이하일 때에는 로우 레벨 (접지) 로 구동한다. 따라서, 차동증폭기 (38) 는 비교기로서 기능한다.

본 발명은 도 3 에 도시된 차동증폭기에만 한정되지 않는다. 여러 가지 다른 공지된 회로구성도 가능하다.

도 4 를 참조하면, 기준 퍼텐셜 제어회로 (36) 는 출력단자 (40) 에서 출력된 신호 (S7) 와 2개의 서로 다른 기준 퍼텐셜 (V1 및 V2) 을 수신하고, S7 의 로직 레벨에 따라서 V1 또는 V2 중의 하나를 선택하고, 그 선택된 퍼텐셜을 기준 퍼텐셜 (VREF) 로서 출력하는 선택회로 (60) 를 포함한다. 비록 실시예 1 이 이들 특정 값에만 한정되지 않지만, 하기 설명에서, V1 은 1.4V 이며, V2 는 1.6V 이다.

도 5 를 참조하면, 선택회로 (60) 는 CMOS 인버터 (62) 와 한 쌍의 NMOS트랜지스터 (64 및 66) 를 포함한다. 수신회로의 출력단자 (40) 는 NMOS 트랜지스터 (64) 의 게이트에 직접 접속되며, 인버터 (62) 를 통하여 NMOS 트랜지스터 (66) 에 접속된다. NMOS 트랜지스터 (64) 의 소오스는 기준 퍼텐셜 (V2) 을 수신하며, NMOS 트랜지스터 (66) 의 소오스는 기준 퍼텐셜 (V2) 을 수신하며, NMOS 트랜지스터 (64 및 66) 양자의 드레인은 기준 퍼텐셜 (VREF) 이 출력되어지는 노드 (67) 에 접속된다.

다음으로, 실시예 1 의 동작을 설명한다. 구동회로 (10) 와 수신회로 (12) 의 동작은 따로 설명한다. 설명에서 용어 "하이 (high)" 와 "로우 (1ow) " 는 Vdd 레벨 (3.3V) 과 접지레벨 (0V) 을 각각 지칭한다·

먼저, 펄스발생기 (20) 의 동작을 설명한다. 도 6 은 제 1 로직회로 (2) 로부터 입력된 2진 논리신호 (S1) 가 사각파일 때 그 동작을 나타낸 것이다.

펄스발생기 (20) 에서 지연소자 (42) 의 출력 (S8) 은 약간의 지연 (D) 을 갖는 입력신호 (S1) 와 동일하다. 이 지연 (D) 은 입력신호 (S1) 의 천이들 사이의 최소간격 이하여야 한다. 바람직하기로는, 지연 (D) 은 S1의 천이들 사이의 최소간격의 절반을 초과하지 않아야 한다.

배타적 OR 게이트 (44) 의 출력 (S2) 은, 배타적 OR 게이트 (44) 의 2개의 입력 (S1 과 S8) 이 동일할 때에는 로우이며, 이들 2개의 입력 (S1 및 S8) 이 서로 다를 때에는 하이이다. 따라서, 입력 (S2) 은, 입력신호 (S1) 의 각 천이에 뒤따르는 간격길이 (D) 에 대해서만 하이이며, 다른 시간에서는 로우이다.그러므로, 3개의 상태 제어신호 (S2) 는 S1 의 각 천이가 뒤이어지는 하나의 비교적 짧은 하이 펄스를 포함하는 펄스신호이다.

다음으로, 구동회로 (10) 의 동작을, 제 1 로직회로 (2), 3개의 상태 제어 신호 (S2), NOR 게이트 (26) 의 출력 (S3) 및 NAND 게이트 (24) 의 출력 (S4) 으로부터 수신된 입력신호 (S1) 의 파형, 및 그 전송된 신호 (S5) 의 파형을 나타낸 도 7 을 참조하여, 설명한다. 또한, 입력신호 (S1) 는 사각파로서 도시되어 있다. 괄호내의 수 (1) 내지 (9) 은 관련 타이밍을 나타낸다.

초기에, 입력신호 (S1) 및 3개의 상태 제어신호 (S2) 는 둘 다 로우이다. NOR 게이트 (26) 는 하나의 로우 입력 (S1) 과 하나의 하이 입력 (인버터 (32) 에 의해 역전된 S2) 을 수신함으로써, 초기에 NOR 게이트 (26) 의 출력 (S3) 은 로우이며, NMOS 트랜지스터 (28) 는 초기에 오프된다. NAND 게이트 (24) 는 2개의 하이 입력 (S1 및 S2) 을 수신함으로써, 그 입력 (S4) 은 초기에 하이이며, PMOS 트랜지스터 (30) 도 또한 초기에 오프된다. 따라서, 출력단자 (32) 는 초기에 고 임피던스 상태에 있으며, 그 전송된 신호 (S5) 는 초기에 종단 퍼텐셜 (Vt, 1.5V) 에 유지된다.

입력신호 (S1) 가 타이밍 (1) 에서 하이인 경우, 3개의 상태 제어신호 (S2) 는 상술한 바와 같은 간격길이 (D) 동안 하이로 진행한다. 이 간격 (2) 동안에, NOR 게이트 (26) 는 하나의 하이 입력 (S1) 을 수신함으로써, NOR 게이트 (26) 의 출력 (S3) 을 로우로 유지한다. NAND 게이트 (24) 는 2개의 하이 입력 (S1 및 S2) 을 수신함으로써, NAND 게이트 (24) 의 출력 (S4) 은 로우로 진행하며, PMOS 트랜지스터 (30) 를 온시킨다.

PMOS 트랜지스터 (30) 및 종단 레지스터 (16) 는 전원 퍼텐셜 (Vdd) 과 종단 퍼텐셜 (Vt) 사이에 전압분배기를 형성하며, 그 출력 단자 (32) 를 Vdd 와 Vt 의 중간 사이의 퍼텐셜에 유지한다. PMOS 트랜지스터 (30) 의 온-레지스턴스 (130Q), 레지스터 (16) 의 레지스턴스 값 (50Q), 및 Vdd 의 값 (3.3V) 과 Vt 의 값 (1.5V) 으로부터, 전송된 신호 (S5) 의 파형에서 도시된 바와 같이, 출력단자 (32) 가 3.2V의 퍼텐셜이 되도록 계산될 수 있다.

3개의 상태 제어신호 (S2) 가 타이밍 (3) 에서 로우로 진행하는 경우, MAND 게이트 (24) 는 하나의 로우 입력 (S2) 을 수신함으로써, NAND 게이트 (24) 의 출력 (S4) 은 하이 레벨로 복귀되어, PMOS 트랜지스터 (30) 를 오프시킨다. NOR 게이트 (26) 는 하이 입력 (S1) 을 연속적으로 수신함으로써, 그 출력 (S3) 은 로우로 유지되며, NMOS 트랜지스터 (28) 는 오프상태로 유지된다· 따라서, 출력단자 (32) 는 고 임피던스 상태로 되돌아가며, 그 전송된 신호 (S5) 는 1.5V 의 종단 퍼텐셜 (Vt) 로 되돌아 간다. 이 상태는 뒤이은 간격 (4) 동안에 유지된다.

입력신호 (S1) 가 타이밍 (5) 에서 로우로 진행하는 경우, 3개의 상태 제어신호 (S2) 는 간격길이 (D) 동안에 다시 하이로 진행한다. 이 간격 (6) 동안, NOR 게이트 (26) 는 2개의 로우 입력 (S1 및 S2 를 역전하는 인버터 (22) 의 출력) 을 수신함으로써, NOR 게이트 (26) 의 출력 (S3) 은 하이로 진행하고, NMOS 트랜지스터 (28) 를 온시킨다. NAND 게이트 (24) 는 하나의 로우입력(S1) 을 수신함으로써, NAND 게이트 (24) 의 출력 (S4) 이 하이로 유지되며, PMOS 트랜지스터 (30) 는 오프상태로 유지된다.

NMOS 트랜지스터 (28) 및 종단 레지스터 (16) 는 종단 퍼텐셜 (Vt) 과 접지사이에 전압분배기를 형성하며, Vt 와 접지의 중간 사이의 퍼텐셜에서 출력단자 (32) 를 유지시킨다. NM0S 트랜지스터 (28) 의 온-레지스턴스 (100Q), 레지스터 (16) 의 레지스턴스 값 (50Q) 및 Vt의 값 (1.5V) 와 접지값 (0V) 으로부터 출력단자 (32) 는, 전송된 신호 (S5) 의 파형에서 나타낸 바와 같이, 1.0V 의 퍼텐셜로 유지되도록 계산될 수 있다.

3개의 상태 제어신호 (S2) 가 타이밍 (7) 에서 로우로 진행하는 경우, NOR 게이트 (26) 는 하나의 하이 입력 (인버터 (22) 의 출력) 을 수신함으로써, NOR 게이트 (26) 의 출력 (S3) 은 로우 레벨로 복귀되며, NMOS 트랜지스터 (28) 를 오프시킨다. PMOS 트랜지스터 (30) 는 오프상태로 유지함으로써, 출력단자 (32) 는 다시 하이 임피던스 상대로 복귀하며, 전송된 신호 (S5) 는 다시 한번 더 1.5V 의 중단 퍼텐셜 (Vt) 로 된다. 이 상태는 입력 신호 (S1) 가 타이밍 (9) 에서 다시 하이로 진행할 때까지 후속 주기 (8) 동안에 유지되며, 상기 동작이 반복된다.

구동회로 (10) 의 동작을 요약하면, 입력 논리신호 (S1) 의 각 상승 천이는 전송된 신호 (S5) 에서 Vt보다는 더 높으나 Vdd 보다는 더 작은 퍼텐셜까지 상승하는 정의 진행 펄스를 발생한다. 입력 논리신호 (S1) 의 각 하강 천이는 그 전송된 신호 (S5) 에서 접지보다는 더 높으나 Vt보다는 더 작은 퍼텐셜까지하강하는 부의 진행 펄스를 발생한다. 전송 신호 (S5) 에서 이들 펄스의 펄스폭 (D) 은 S1 의 천이들 사이의 주기 이하이다.

다음으로, 수신회로 (12) 의 동작을, 기준 전압 (VREF), 수신신호 (S6) 및 출력신호 (S7) 의 타이밍 파형을 나타낸 도 8 을 참조하여, 설명한다. 타이밍은 다시 괄호내의 수 (1) 내지 (9) 로 표시된다.

초기에, 수신된 신호 (S6) 는 1.5 V 의 종단 퍼텐셜 (Vt) 에 있다. 도면에서, 출력신호 (S7) 는 초기에 로우이며, 기준전압 (VREF) 은 1.6V 이다. 이 상태는 안정적이다. 즉, 출력신호 (S7) 의 로우레벨은 기준 퍼텐셜 제어회로 (36) 에서 선택회로 (60) 가 VREF 로서 출력에 대한 V2 (1.6V) 를 선택하도록 하며, S6 퍼텐셜이 VREF 이하이므로, 차동증폭기 (38) 는 출력신호 (S7) 를 로우 레벨에서 유지한다.

타이밍 (1) 에서, 수신된 신호 (S6) 가 1.5V 에서 2.0V 까지 상승하는 경우, 차동증폭기 (38) 에 제공된 기준 퍼텐셜 (VREF) 1.6V) 을 통과한다.

S6 퍼텐셜이 VREF 퍼텐셜보다 더 높게 될 때, 차동증폭기 (38) 의 출력 (S7) 은 도시된 바와 같이, 로우레벨에서 하이레벨로 변화된다. 실제로, S6 의 상승과 S7 의 상승 사이에는 약간의 지연이 있으나, 이는 도면을 간결하게 하기 위하여 생략되었다.

주기 (2) 동안에, 수신된 신호 (S6) 는 2.0V에서 유지하는 반면, 출력신호 (S7) 는 하이로 유지되며, S7 의 하이레벨은 기준 퍼텐셜 제어회로 (36) 에서 선택회로 (36) 가 출력을 위한 기준 퍼텐셜 (VREF) 로서 V1 (1.4V) 을 선택하도록 한다. 나타낸 바와같이, S7의 상승과 VREF 의 하강 사이에는 약간의 지연이 있다. 수신된 신호 (S6) 에서 VREF 의 하강까지의 총 지연은 펄스폭 (D) 이하여야 한다.

타이밍 (3) 에서 수신된 신호 (S6) 가 1.5V 의 종단 퍼텐셜로 되돌아 갈 때, VREF 가 1.5V 이하이기 때문에, VREF 퍼텐셜을 통과하지 않는다. 따라서, 차동증폭기 (38) 의 출력 (S7) 은 하이로 유지된다. S7 이 하이이고, VREF가 1.4V와 동일한 이 상태는, 수신된 신호 (S6) 가 1.5V 에 유지되는 한, 후속 간격 (4) 동안에 유지된다.

수신된 신호 (S6) 가 타이밍 (5) 에서 1.0V 로 하강하는 경우에는, 기준 퍼텐셜 VREF (1.4V) 을 통과하여 차동증폭기 (38) 에 제공된다. S6 퍼텐셜이 VREF 퍼텐셜보다 작게 될 때, 차동증폭기 (38) 의 출력 (S7) 은 도시된 바와 같이, 하이 레벨에서 로우 레벨로 변한다. 또한, S6 의 하강으로부터 S7 의 상승까지의 약간의 지연은 도면의 간략화를 위하여 생략하였다.

간격 (6) 동안에, 수신된 신호 (S6) 가 1.0V 로 유지되는 동안에, 출력 신호 (S7) 는 로우로 유지되며, S7의 로우 레벨은 기준 퍼텐셜 제어회로 (36) 에서의 선택회로 (60) 가 다시 한번 출력용 기준 퍼텐셜 (VREF) 로서 V2 (1.6V) 를 선택하도록 한다. S7 의 하강과 VREF 의 상승까지는 약간의 지연이 있다. 수신된 신호 (S6) 의 하강으로부터 VREF 의 상승까지의 총 지연은 펄스폭 (D) 이하이어야 한다.

수신된 신호 (S6) 가 타이밍 (7) 에서 1.5V의 종단 퍼텐셜로 되돌아 가는경우, 이제 VREF 가 1.5V 보다 높으므로, VREF 퍼텐셜을 통과하지 않는다. 따라서, 차동증폭기 (38) 의 출력 (S7) 은 로우로 유지된다. S7 이 로우이고, VREF 가 1.6V 와 동일한 이 상태는, 수신된 신호 (S6) 가 다시 타이밍 (9) 에서 상승하고, 상기 동작이 반복될 때까지, 후속 간격 (8) 동안 유지된다.

수신회로 (12) 의 동작을 요약하면, 수신된 신호 (S6) 가 1.5V 종단 퍼텐셜로부터 2.0V 정의 진행 펄스 레벨로까지 상승하는 경우, 출력 신호 (S7) 는 하이로 진행하며, S6이 종단퍼텐셜로 되돌아간 후에도 유지된다. 수신된 신호 (S6) 가 종단 퍼텐셜 1.5V 로부터 1.0 V 부의 펄스 레벨까지 하강하는 경우, 출력 신호 (S7) 는 로우로 진행하며, S6 이 종단 퍼텐셜로 되돌아간 후에도 로우로 유지된다. 정 및 부의 펄스는 일반적으로 교대로 발생함으로써, 각각의 정의 진행 S6 펄스는 하나의 상승하는 출력신호 (S7) 의 천이를 발생하며, 각각의 부의 S6 펄스는 출력신호 (S7) 의 하강 천이를 발생한다.

이 동작은 2개의 기준 퍼텐셜 VREF (V1 및 V2) 사이에서 동적으로 스위칭 시킴으로써 수행된다. 2개의 기준 퍼텐셜이 수신회로 (12) 가 3개의 신호 레벨 (2.0V,1.5V 및 1.0V) 을 수신하기 때문에 필요하다.

도 9 는 실시예 1 의 동작의 컴퓨터 시물레이션의 결과를 나타낸 것이다. 전송선 (14) 은 0.8 미터의 길이와 미터당 6.7 나노세컨드의 전파지연을 갖는 것으로 가정된다. 펄스발생기 (20) 에서 지연소자 (42) 는 대략 0.8 나노세컨드의 지연을 제공하는 것으로 가정된다· 입력 2진 논리신호 (S1) 는 156MHz의 주파수를 갖는 사각파인 것으로 가정된다.

도 9 에서 수평축은 나노세컨드 단위의 시간으로 표시한다. 수직방향의 단위는 입력 논리신호 (S1) 의 레벨, 전송된 신호 (S5) 의 레벨, 수신된 신호 (S6) 의 레벨, 기준 퍼텐셜 (VREF) 의 레벨 및 출력신호 (S7) 의 레벨을 볼트단위로 나타내며, 구동회로 (10) 의 출력단자 (32) 를 통과하는 전류흐름을 밀리 암페어단위로 나타낸다. 모든 단위들은 LIN 이다.

입력 논리신호 (S1) 각각의 로우에서 하이 또는 하이에서 로우로의 천이는 구동회로 (10) 의 출력단자 (32) 에서의 전송된 신호 (S5) 에서 중간 펄스를 발생한다. 전송선 (14) 을 통하여 전송된 후, 6 나노세컨드보다 약간 더 작은 시간 후에, 대응하는 펄스가 수신회로 (12) 의 입력단자 (34) 에서의 수신된 신호 (S6) 에서 나다난다. 각각의 수신된 펄스는 출력신호 (S7) 의 논리레벨을 변화시킨다. 수신회로 (12) 로부터 출력된 신호 (S7) 의 파형은 6 나노세컨드의 지연을 갖는 구동 회로 (S1) 에 입력된 논리신호 (S1) 의 파형과 실질적으로 동일하다. 따라서, 인터페이스 회로는 제 1 IC (4) 의 제 1 로직회로 (6) 로부터 제 2 IC (8) 의 제 2 로직회로 (6) 까지 논리신호를 전송하는 것으로 생각된다.

구동회로 (10) 의 출력단자 (32) 에서 인출된 전류 (Io) 는 전송된 신호 (S5) 의 펄스에 일치하는 짧은 10 밀리암페어 펄스에 한정된다. 구동회로 (1O) 에서의 전력소비는 식 P = I²R 로부터 계산될 수 있으며, 여기서 P는 전력, I는 전류, R은 저항이다. 양의 펄스동안에, 구동회로 (10) 는, 1O 밀리암페어 전류가PM0S 트랜지스터 (30) 의 130Q 온-레지스턴스를 통하여 흐름에 따라, 순간적으로 30 밀리와트를 소비한다. 실질적으로는, 구동회로 (10) 에서는, 다른 시간 간격들에서, 전력이 소비되지 않는다.

이와 유사하게, 50Q 종단 레지스터 (16) 를 통한 전류 흐름은, 다른 시간 간격들에서 종단 레지스터 (16) 의 양 단부가 종단 퍼텐셜 (Vt) 에 있으므로, 수신된 신호 (S6) 의 정 및 부의 펄스의 기간으로 제한된다. 이들 수신된 신호 펄스들 동안, 5 밀리와트가 종단 레지스터 (16) 에서 소비된다. 다른 시간들에서는 전력이 종단 레지스터 (16) 에서 소비되지 않았다.

3.3V 의 동일 전원 퍼텐셜에서, 1.0V 및 2.0V 의 동일 출력 퍼텐셜, 1.5V 의 동일 종단 퍼텐셜, 50Q 의 동일 종단 레지스턴스로 구동하는 종래 인터페이스 회로는 모든 시간대에서 10 밀리암페어를 유도할 수 있으며, 종단 레지스터에서 안정한 5 밀리와트와 구동회로 자체에서 안정한 10 밀리와트 이상을 소비한다.

실시예 1 에서, 평균전류소비 및 전력소비는, 전류가 종래 시간의 분수에 대해서만 흐르므로, 종래 값의 분수로 감소된다. 분수의 크기는 펄스 폭 (D) 과 입력 논리신호 (S1) 가 하이와 로우 논리 레벨 사이에서 변화하는 주파수에 의존하나, 만약 D 가 S1 의 천이들 사이의 최소 간격의 절반을 초과하지 않으면, 전류 소비 및 전력 소비는, 비록 입력 논리신호 (S1) 가 최대 속도에서 레벨들을 스위칭하는 경우에라도, 실시예 1 의 절반이상까지 감소된다.

수신회로 (12) 에서, 소량의 DC 전력이 차동증폭기 (38) 에서 소비되지만,이 또한 종래 로우-전압-스윙 인터페이스 회로에서도 마찬가지이다. DC 전력이 실시예 1 의 기준 퍼텐셜 제어회로 (36) 에서 소비되지 않는다.

실시예 1 에서의 펄스 파형은, 종단 레지스터 (16) 가 전송선 (14) 의 특성 임피던스에 정합되어, 신호 반사들이 종단에서 흡수되므로, 제 1 IC (4) 로부터 제 2 IC (8) 까지 적은 왜곡으로 전송된다. 0V 와 3.3V 사이 대신에 1.0V 와 2.0V 사이의 전송선 (14) 상의 적은 전압 스윙은 다른 전송선들의 신호와의 인터페이스를 감소시킨다. 따라서, 실시예 1 은 CTT 인터페이스 및 고속 신호를 전송하기 위하여 종지된 전송선을 이용하는 다른 저-전압-스윙 인터페이스 회로와 동일한 이점을 제공함에 더하여 더하여, 매우 감소된 전류 소비와 전력소비를 제공한다.

종래 저-전압-스윙 인터페이스 회로와 비교해 볼 때, 실시예 1 의 부가적인 요구조건은 구동회로 (10) 의 펄스발생기 (20) 및 수신회로 (12) 의 기준 퍼텐셜 제어회로 (36) 이다. 도 2 및 4 에서 알 수 있는 바와 갈이, 펄스 발생기 (20) 및 기준 퍼텐셜 제어회로 (36) 양자는 간단한 구성을 가짐으로써, 이들 회로는 IC (4 및 8) 의 크기나 비용을 거의 증가시키지 않는다.

종종 종래의 인터페이스는 구동회로의 출력단자를 고 임피던스 상태로 유지할 수 있는 3개의 상태 제어회로를 가지므로, 이러한 동일 단자를 전송선으로부터의 신호를 수신하기 위하여 사용될 수 있다. 이들 종래의 3개의 상태 제어회로는 동일 단자를 입력 포트 또는 출력 포트중의 하나로 사용하는 것을 가능케 한다.

그러나; 실시예 1 과 다른 것은, 이들 종래의 3개의 상태 제어회로가 출력 포트 동작동안에 출력단자를 고 임피던스 상태로 유지하지 않는다는 것이다. 더욱이, 입력포트 동작동안에 출력단자를 고 임피던스 상태로 유지하기 위하여, 이들 종래의 회로는 별도의 제어신호를 필요로 하지 않는다. 실시예 1 은 출력단자 (32) 를 고 임피던스상태로 자동적으로 유지한다.

다음으로, 실시예 2 를 설명한다.

실시예 2 에서, 전송 및 수신 회로는 실시예 1 과 동일한 구성을 갖는다.

이들 회로 소자들은 실시예 1 의 참조번호와 동일하게 지정한다.

도 10 을 참조하면, 실시예 2 는 보조 전원 퍼텐셜 (Vp) 이 구동회로 (10) 의 PMOS 트랜지스터 (30) 의 소오스에 인가되는 점이 다르다. Vp 는 구동회로 (10) 의 다른 부분 및 제 1 IC (4) 의 다른 회로에 인가된 전원 퍼텐셜 (Vdd) 보다 작다. Vp 는 제 1 IC (4) 외부의 전원 회로와 같은 어떠한 편리한 수단에 의해서도 발생될 수 있다. 이하, Vdd 는 3.3V, Vp 는 2.0V 로 가정한다.

또한, 종단 퍼텐셜 (Vt), 구동회로 (10) 의 NM0S 레지스터 (28) 와 PMOS 레지스터 (30) 의 온-레지스턴스들, 및 수신회로 (12) 의 기준 퍼텐셜 제어회로 (36) 에 인가된 기준 퍼텐셜 (V1 및 V2) 은 실시예 1 에서 보다 작다. 하기 설명에서, 종단 퍼텐셜 (Vt) 은 1.0V 이며, NMOS 트랜지스터 (28) 의 온-레지스턴스 값은 50Q이며, PM0S 트랜지스터 (30) 의 온-레지스턴스 값은 50Q이고, V1 이 0.9V 이며, V2 가 1.1V 이다.

전송선 (14) 의 특성 임피던스는 50Q 이며, 또한, 종단 레지스턴스도 실시예 1 과 같이 50Q 이다.

실시예 2 는 실시예 1 과 동일한 방법으로 동작하므로, 이하, 전송된 신호 (S5) 의 정의 진행 펄스가 1.0V 의 종단 퍼텐셜로부터 1.5V 의 퍼텐셜까지 상승하며, S5 의 부의 펄스가 1.0V 의 종단 퍼텐셜로부터 0.5V 의 퍼텐셜까지 하강함을 지적하는 것을 제외하고는, 그 상세한 설명은 생략하기로 한다.

이들 값들은 종단 레지스턴스 값 및 NMOS 트랜지스터 (28) 와 PMOS 트랜지스터 (30) 의 온-레지스턴스로부터 계산될 수 있으며, 이들 모두는 상술한 바와 같이, 50Q 이다.

따라서, 실시예 2 는 실시예 1 보다도 더 직은 전력을 소비한다. 전송선상의 신호 스윙이 동일하기 때문에, 종단 레지스터 (16) 에서의 전력 소비는 동일하다. 그러나, NMOS 트랜지스터 (28) 와 PMOS 트랜지스터 (30) 의 온-레지스턴스가 감소되었기 때문에, 구동회로에서 전력소비는 감소된다. 특히, 정의 진행 펄스의 전송동안에는, 실시예 1 의 30 밀리와트 대신에, 5밀리와트가 PNIOS 트랜지스터 (30) 에서 소비된다. 부의 펄스의 전송동안에는, 실시예 1 의 10 밀리와트 대신에, 5밀리와트가 NMOS 트랜지스터 (28) 에서 소비된다.

따라서, 실시예 2 는 실시예 1 과 동일한 이점에 더하여, 구동회로 (10) 에서 더 적은 전력 소비하는 이점을 더 제공한다. 이러한 전력 절감은, 감소된 전원 퍼텐셜 (Vp) 이 단지 PMOS 트랜지스터 (30) 의 소오스에만 인가되기 때문에, 동작속도의 손실없이 달성된다. 구동회로 (10) 에서 다른 회로 소자들은 정상적인 전원 퍼텐셜 (Vdd) 에서 동작한다.

다음으로, 실시예 3 을 설명한다.

도 11 을 참조하면, 실시예 3 에서 구동회로 (10) 는, 실시예 2 의 NAND 게이트 (24) 가 AND 게이트 (68) 로 대치되고, PMOS 트랜지스터 (30) 가 NMOS 트랜지스터 (70) 로 대치된 것을 제외하고는, 실시예 2 와 동일한 구성을 갖는다. AND 게이트 (68) 의 출력 신호 (S9) 는 NMOS 트랜지스터 (70) 의 게이트에 인가된다. NMOS 트랜지스터 (70) 의 소오스는 출력단자 (32) 에 접속된다. NMOS 트랜지스터 (70) 의 드레인은 실시예 2 에서 설명한 보조 전원 퍼텐셜 (Vp) 을 수신한다.

실시예 3 에서, 수신회로 (12), 전송선 (14), 종단 레지스터 (16) 및 종단 퍼텐셜 (Vt) 은 실시예 2 와 동일하다. 종단 레지스턴스, NMOS 트랜지스터 (28) 의 온-레지스턴스 및 NMOS 트랜지스터 (70) 의 온-레지스턴스는 모두 50Q 이다.

실시예 3 의 동작은 정의 진행 펄스가 전송하는 방법에 있어서 실시예 2 의 동작과 다르다. 입력 논리신호 (S1) 가 하이로 진행할 때, 신호 (S1 및 S2) 양자가 하이인 동안의 기간 (D) 의 간격동안, AND 게이트 (68) 의 출력은 하이로 진행하며, NMOS 트랜지스터 (70) 를 온시킨다. 그후, 출력단자 (32) 에서 퍼텐셜은 1.0V 의 종단퍼텐셜에서 1.5V 의 퍼텐셜까지 상승한다. 3개의 상태 제어신호 (S2) 가 기간 (D) 간격의 말기에서 로우로 진행할 때, 또한 AND 게이트 (68) 의 출력도 로우로 진행하며, NMOS 트랜지스터 (70) 을 오프시키며, 출력단자 (32) 가 1.0V 의 종단 퍼텐셜로 되돌아간다.

실시예 3 은 실시예 2 와 동일한 이점에 더하여, 더 직은 구동회로 부피와 래치-업에 대한 향상된 면역성의 부가적인 이점을 제공한다.

실시예 3 에서 구동회로 (10) 는, NMOS 트랜지스터가 PMOS 트랜지스터보다 더 큰 캐리어 이동도와 더 낮은 문턱 전압을 가지기 때문에; 더 작다. 따라서, 동일한 온-레지스턴스 값에 대하여, 실시예 3 의 NMOS 트랜지스터 (70)는 실시예 2 의 PMOS 트랜지스터 (30) 보다 더 작은 게이트 폭을 갖는다.

래치-업 면역성은 다음과 같은 이유로 향상된다. 함께 취하는 경우, 실시예 1 및 실시예 2 에서 NMOS 트랜지스터 (28) 과 PMOS 트랜지스터 (30) 는 pnpn 구조를 형성한다. 전송선 (14) 에 인가된 비정상 과도전압과 같은 바람직하지 못한 환경하에서, 이 구조는 씨어리스터처럼 동작하여, 온 상태로 래치 업할 수 있어, 고전류를 장시간 흐르게 만들 수 있다. 바람직하지 못한 결과들로는 알루미늄 접속선의 연소 노출 (burning open); pn 접속의 파괴 및 제 1 IC (4) 에 대한 다른 치명적인 손상을 포함한다.

실시예 3 에서 전송선 (14) 을 구동하는 2 개의 NMOS 트랜지스터 (28 및 70) 는 pnpn 구조를 형성하지 않으며, 씨어리스터로서 동작하지 않아, 래치-업이 효과적으로 방지된다.

다음으로, 실시예 4 를 설명한다.

실시예 4 는 실시예 1 과 동일한 구동회로 (10) 를 가지나, 수신회로 (12) 에서 기준퍼텐셜 제어회로 (36) 의 구조가 서로 다르다.

도 12 를 참조하면, 실시예 4 에서, 기준 퍼텐셜 제어회로 (36) 는 2개의 게이트 회로 (72 및 74), 2개의 레지스터 (76 및 78) 및 CMOS 인버터 (80) 를 포함한다. 제 1 게이트 회로 (72) 는 제 1 PMOS 트랜지스터 (82) 와 제 1 NMOS 트랜지스터 (84) 를 포함하며, 이들은 전윈 퍼텐셜 (Vdd) 과 접지 사이에 직렬로 접속되어진다. 제 2 게이트 회로 (74) 는 제 2 PMOS 트랜지스터 (86) 와 제 2 NMOS 트랜지스터 (88) 를 포함하며, 이들도 또한 Vdd 와 접지 사이에 직렬로 접속되어진다.

수신회로 (12) 의 출력신호 (S7) 는 제 1 PMOS 및 NMOS 트랜지스터 (82 및 84) 의 게이트, 및 인버터 (80) 에 인가된다. 인버터 (80) 의 출력은 제 2 PMOS 및 NMOS 트랜지스터 (86 및 88) 의 게이트에 제공된다. 제 1 PMOS 및 NMOS 트랜지스터 (82 및 84) 의 드레인 양자는 제 1 레지스터 (76) 의 일 단자에 접속된다. 제 2 PMOS 및 NMOS 트랜지스터 (86 및 88) 의 드레인 양자는 제 2 레지스터 (78) 의 일 단자에 접속된다. 레지스터 (76 및 78) 의 다른 단자들은 차동증폭기 (38) 에 기준 퍼텐셜 (VREF) 에 인가되어지는 출력노드 (90) 에 접속된다.

이하, 전원 퍼텐셜 (Vdd) 이 3.3V 이고, 제 1 레지스터 (76) 와 제 2 레지스터 (78) 양자의 레지스턴스 값이 500Q 이고, 제 1 PM0S 트랜지스터 (82) 의 온-레지스턴스가 350Q 이며, 제 1 NM0S 트랜지스터 (84) 의 온-레지스턴스가 450Q 이고, 제 2 PM0S 트랜지스터 (86) 의 온-레지스턴스가 450Q이며, 제 2 NM0S 트랜지스터 (88) 의 온-레지스턴스가 300Q 이라고 가정하여, 도 12 의 기준 퍼텐셜 제어회로 (36) 의 동작을 설명한다.

수신회로 (12) 의 출력 신호 (S7) 가 하이일 때, 제 1 PMOS 트랜지스터 (82) 는 오프상태이며, 제 1 NMOS 트랜지스터 (84) 는 온상태이고, 제 2 PMOS 트탠지스터 (86) 는 온 상태이며, 제 2 NNIOS 트랜지스터 (SS) 는 오프상태이고, 출력 기준 퍼텐셜 (VREF) 은 제 1 NMOS 트랜지스터 (84) 의 온-레지스턴스, 레지스터 (76 및 78) 의 레지스턴스 값; 및 제 2 PMOS 트랜지스터 (86) 의 온-레지스턴스의 비에 따라 결정된다. 3.3V 전원 퍼텐셜 (Vdd) 은 (450+500) : (500+200) 또는 950:700 의 비로 분배되며, VREF 는 1.4V 이다.

수신회로의 출력신호 (S7) 가 로우일 때, 제 1 PMOS 트랜지스터 (82) 는 온 상태이며, 제 1 NMOS 트랜지스터 (84) 는 오프상태이고, 제 2 PMOS 트랜지스터 (86) 는 오프상태이며, 제 2 NMOS 트랜지스터 (88) 는 온 상태이고, VREF 는 제 1 PMOS 트랜지스터 (82) 의 온-레지스턴스, 레지스터 (76 및 78) 의 레지스턴스 값 및 제 2 NMOS 트랜지스터 (88) 의 온-레지스턴스 값의 비에 따라 결정된다·

3.3V 의 전원 퍼텐셜 (Vdd) 이 (350+500) : (500+300) 또는 850 : 800 의 비로 분배되며, VREF 는 1.6V 이다.

따라서, 실시예 4 에서 기준 퍼텐셜 제어회로 (36) 는, S7 이 하이 일 때, 1.4V 와 동일하고, S7 이 로우일 때에는 1.6V 와 동일한 기준 퍼텐셜 (VREF) 을 출력하는 실시예 1 에서의 기준 퍼텐셜 제어회로와 동일한 기능을 수행한다. 따라서, 실시예 4 는 전송된 신호를 실시예 1 에서 상술한 방법으로 수신한다.

그러나, 실시예 4 의 기준 퍼텐셜 제어회로 (36) 는 실시예 1 에서 요구되었던 바와 같은, 기준 퍼텐셜 (V1 및 V2) 의 입력을 필요로 하지 않는다. 만약, V1 및 V2 가 실시예 1 에서 외부로부터 발생되었으면, 실시예 4 는 제 2 IC (8) 의 입력 핀의 개수를 감소되어지도록 할 수 있다. 이 IC (8) 가 실장되어진 인쇄 배선 회로 기판의 설계도, V1 및 V2 에 대한 전압 소오스를 제공할 필요가 없으므로, 또한 단순하게 할 수 있다. 게다가, IC (8) 자체의 설계도, 외부 퍼텐셜 (V1 및 V2) 을 기준 퍼텐셜 제어회로 (36) 에 인가할 별도의 경로를 제공할 필요가 없으므로, 단순하게 될 수 있다. 이러한 단순파는 경제적인 이점을 발생시킨다.

VREF 를 발생시키기 위하여, 실시예 4 에서 기준 퍼텐셜 제어회로 (36) 는 DC 전류를 인출하나, 그 인출된 전류는 크지 않다. 상기와 같이 주어진 레지스턴스 값으로, 실시예 4 의 기준 퍼텐셜 제어회로 (36) 에서 2 밀리암페어의 전류가 Vdd 와 접지 사이에 흐르며, 6.6 밀리와트의 전력이 소비된다. 이들 전류 및 전력 값들은 구동회로 (10) 가 짧은 펄스를 전송하여 절약된 전류 및 전력의 양보다 이하이므로, 실시예 4 도 유사한 전압 레벨과 유사한 전송선을 채용한 종래 인터페이스 회로보다 더 적은 전류를 소모하며, 더 적은 전력을 소비한다.

상기 실시예들에서 전압값과 다른 값들은 단지 예로서 주어졌다. 이들은 변화되는 요구 조건에 따라 변경될 수 있다.

예를 들면, 실시예 1 에서, 동일한 1볼트 신호 스윙을 유지하면서, PM0S 트랜지스터 (30) 가 182Q 의 온-레지스턴스를 가지며, NM0S 트랜지스터 (28) 가 50Q 의 온-레지스턴스를 갖도록 설계함으로써, 종단 퍼텐셜 (Vt) 은 1.0V 까지감소될 수 있다. 이후, 정의 진행 펄스는, 실시예 2 및 3 과 같이, 1.0 V 로부터 1.5V 까지 상승할 것이며, 부의 진행펄스는 1.0V 로부터 0.5V 까지 하강할 것이다. 수신회로에서 기준 퍼텐셜은 1.5V, 1.0V 및 0.5V 사이의 간격에서 어떠한 적당한 중간점에 설정될 수 있다. 예를 들어, 1.1V 및 0.9V 의 기준 퍼텐셜이 실시예 2 와 3 에서와 같이, 사용될 수 있다.

이들 기준 퍼텐셜들은 실시예 4 의 기준 퍼텐셜 제어회로 (36) 에 의해 도 12 에 도시된 레지스터와 트랜지스터의 레지스턴스 값들을 변경함으로써 발생될 수 있다. 3.3 V 의 동일한 전원 퍼텐셜 (Vdd) 로, 만약 레지스터 (76 및 78) 의 레지스턴스 양자가 250Q 이면, 제 1 PM0S 트랜지스터 (82) 의 온-레지스턴스는 850Q이며, 제 1 NM0S 트랜지스터 (84) 의 온-레지스턴스는 200Q 이고, 제 2 PM0S 트랜지스터 (86) 의 온-레지스턴스는 950Q 이며, 제 2 NM0S 트랜지스터의 온-레지스턴스는 300Q 이면, 2개의 출력 기준 퍼텐셜은 1.1V 및 0.9V 가 될 것이다.

실시예 2 및 3 에서, 전송선 (14) 상의 신호 레벨은 보조 전윈 퍼텐셜 (Vp) 을 변화시켜서 뿐만 아니라, 종단 퍼텐셜 (Vt) 및 NMOS 트랜지스터 (28) 및 PMOS 트랜지스터 (30) 또는 NMOS 트랜지스터 (70) 의 온-레지스턴스 값을 변화시킴으로써 변경될 수 있다.

실시예 1 및 4 에서 주어진 1.0V (로우), 1.5V (종단) 및 2.0V (하이) 의 전송선 퍼텐셜은 CTT 인터페이스 표준에 부합하나, 상기 실시예들이 보이는 바와 같이, 본 발명은 다른 저-전압 스윙 인터페이스 표준에 부합하도록 채택되어질 수 있다.

본 발명은 CM0S 집적회로에 사용하는 것에만 한정되지 않는다. CM0S 내부 로직 및 쌍극성 출력 구동기 (소위 Bi-CM0S 회로) 를 채용하는 유형의 집적회로에서 실시될 수 있으며, 이때, 상술한 실시예들의 NMOS 트랜지스터 (28), PMOS 트랜지스터 (30) 및 NMOS 트랜지스터 (70) 는 쌍극성 트랜지스터로 대치될 수 있다. 또한, 본 발명은 트랜지스터-트랜지스터 논리회로 (TTL) 또는 이미터결합 트랜지스터 논리회로 (ECL) 와 같은 순수 쌍극성 논리회로를 채용하는 집적회로에서 실시될 수 있다. 일반적으로, 본 발명은 구동회로가 푸쉬-풀 구성을 갖는 모든 유형의 인터페이스 회로에 적용가능하다.

본 발명은 하나의 IC 로부터 다른 IC 까지의 2진 논리신호의 단일 방향 전송에만 한정되지 않는다. 또한, 구동회로와 수신회로 양자가 각각의 IC 에 제공되는 경우에는, 동일 전송선상의 양방향 신호 전송도 가능하다. 이 경우, 또 다른 이점은 수신회로가 동작하는 동안, 동일 IC 에서, 구동회로가 일정 로직 레벨로 구동회로에 입력된 2진 논리신호를 유지함으로써 간단히 고 임피던스 상태로 유지될 수 있다. 구동회로가 그 자신의 3개의 상태 제어신호 (S2) 를 발생하므로, 부가적인 제어신호가 요구되지 않는다.

본 발명은 2개의 IC 사이의 논리신호의 2지점간 전송 (point-to-point transmission) 에만 한정되지 않는다. 또한, 본 발명은 하나의 전송하는 IC 와 복수개의 수신하는 IC 들은 동일 전송선에 접속되어지는, 점과 다점간의 신호전송 (point-to-multipoint signal transmission) 또는 복수개의 전송하는 IC 들이전송선에 접속되어진 버스형 신호전송에서도 실시될 수 있다.

본 발명은 단일 인쇄 배선 회로 기판상에 실장된 다른 IC 들 사이의 신호 전송에만 한정되지 않는다. 본 발명은 다른 인쇄 배선 회로 기판상에 실장된 IC 들 사이, 다중 칩 모듈에서의 다른 반도체 칩들 사이, 또는 모노리딕 반도체 집적회로의 서로 다른 부분들 사이와 같이, 어떠한 전자 회로들 사이의 2진 논리신호의 전송에서도 실시될 수 있다.

구동회로 및 수신회로의 구성은 상기 실시예들에서 기술된 구성에만 한정되지 않는다. 펄스발생기, 차동증폭기, 및 기준 퍼텐셜 제어회로는 도 2, 3, 4 및 12 에서 도시된 회로구성에 제한되지 않는다. 수신회로는 2개의 서로 다른 수신된 펄스 퍼텐셜을 구별하고 하나의 수신된 펄스로부터 다음 펄스까지의 출력 로직 레벨을 유지하는 것이 가능한 어떠한 구성을 가질 수도 있다.

상기 실시예들에서, 제 1 내부 로직회로에 의해 출력됨에 따라, 제 2 내부 로직회로가 동일 로직 레벨을 수신하나, 인터페이스 회로는 이들 로직 레벨이 역전되도록 채택될 수도 있다.

당해 분야의 전문가는 다른 변경들이 하기에 청구된 범주내에서 가능함을 알 수 있을 것이다.

이상 설명한 바와 갈이, 본 발명에 따르면, 펄스파형에 있어서, 종단 레지스터가 전송선의 특성 임피던스에 정합되어, 신호 반사들이 종단에서 흡수되므로, 제 1 IC 로부터 제 2 IC 까지 적은 왜곡으로 전송된다. 따라서, 전송선상의 적은 전압 스윙이 다른 전송선들의 신호와의 인터페이스를 감소시킴으로써, 매우 감소된 전류 소비와 전력소비를 제공한다.

또한, 구동회로에서 더 적은 전력 소비하는 이점을 더 제공한다. 이러한 전력 절감은, 감소된 전원 퍼텐셜이 단지 PM0S 트랜지스터의 소오스에만 인가되기 때문에, 동작속도의 손실없이 달성된다.

또한, 전송선을 구동하는 2 개의 NMOS 트랜지스터는 pnpn 구조를 형성하지 않으며, 씨어리스터로서 동작하지 않아, 래치-업이 효과적으로 방지된다.

Claims (27)

1. 제 1 로직 레벨 및 제 2 로직 레벨을 갖는 이진 로직 신호를 제 1 전자 회로로부터 제 2 전자 회로로 전송하는 인터페이스로서,

   일단에 제 1 단자 및 타단에 제 2 단자를 갖고, 소정의 제 1 포텐셜보다 높고 소정의 제 2 포텐셜보다 낮은 종단 포텐셜에서 종단되는 전송 라인;

   상기 제 1 전자 회로에 결합되고, 상기 이진 로직 신호의 상기 제 1 로직 레벨로부터 상기 제 2 로직 레벨로의 각 천이를 즉시 뒤따르고, 상기 이진 로직 신호의 상기 제 2 로직 레벨로부터 상기 제 1 로직 레벨로의 각 천이를 즉시 뒤따르는 소정의 고정 지속기간을 갖는 펄스 신호를 출력하는 펄스 발생기;

   상기 펄스 발생기 및 상기 제 1 단자에 결합되고, 스위치 온될 때 상기 제 1 포텐셜로 상기 제 1 단자를 구동하며, 상기 이진 로직 신호가 상기 제 1 로직 레벨에 있다면 상기 펄스 신호의 출력동안 스위치 온되며 다른 시간에서는 스위치 오프되는 제 1 구동 소자;

   상기 펄스 발생기 및 상기 제 1 단자에 결합되고, 스위치 온될 때 상기 제 2 포텐셜로 상기 제 1 단자를 구동하며, 상기 이진 로직 신호가 상기 제 2 로직 레벨에 있다면 상기 펄스 신호의 출력동안 스위치 온되며 다른 시간에서는 스위치 오프되는 제 2 구동 소자;

   상기 제 2 단자 및 상기 제 2 전자 회로에 결합되며, 상기 제 2 단자의 포텐셜을 기준 포텐셜과 비교하며, 상기 제 2 단자의 포텐셜이 상기 기준 포텐셜보다낮다면 상기 제 2 전자 회로에 제 3 로직 레벨을 출력하고, 상기 제 2 단자의 포텐셜이 상기 기준 포텐셜보다 높다면 상기 제 2 전자 회로에 제 4 로직 레벨을 출력하는 차동증폭기; 및

   상기 차동증폭기에 결합되며, 상기 차동증폭기가 상기 제 3 로직 레벨을 출력할 때 상기 종단 포텐셜과 상기 제 2 포텐셜 간의 중간 값으로 상기 기준 포텐셜을 설정하고, 상기 차동증폭기가 상기 제 4 로직 레벨을 출력할 때 상기 종단 포텐셜과 상기 제 1 포텐셜 간의 중간 값으로 상기 기준 포텐셜을 설정하는 기준 포텐셜 제어 회로를 포함하는 것을 특징으로 하는 인터페이스 회로.
2. 제 1 항에 있어서, 상기 제 1 전자 회로, 상기 펄스 발생기, 상기 제 1 구동 소자, 및 상기 제 2 수동 소자는 제 1 집적회로내에 배치되는 것을 특징으로 하는 인터페이스 회로.
3. 제 2 항에 있어서, 상기 제 1 집적회로는 상기 제 2 포텐셜보다 높은 전원 포텐셜에서 동작하는 것을 특징으로 하는 인터페이스 회로.
4. 제 3 항에 있어서, 상기 제 2 구동 소자는 상기 제 2 포텐셜과 상기 전원 포텐셜 간의 중간인 제 3 포텐셜을 수신하고, 상기 제 1 단자를 상기 제 3 단자에 소정의 온-레지스턴스로 결합함으로써 상기 제 2 포텐셜로 상기 제 1 단자를 구동하는 것을 특징으로 하는 인터페이스 회로.
5. 제 1 항에 있어서, 상기 제 1 구동 소자는 NMOS 트랜지스터인 것을 특징으로 하는 인터페이스 회로.
6. 제 1 항에 있어서, 상기 제 2 구동 소자는 PMOS 트랜지스터인 것을 특징으로 하는 인터페이스 회로.
7. 제 1 항에 있어서, 상기 제 2 구동 소자는 NMOS 트랜지스터인 것을 특징으로 하는 인터페이스 회로.
8. 제 1 항에 있어서, 상기 제 1 구동 소자 및 상기 제 2 구동 소자는 쌍극성 트랜지스터인 것을 특징으로 하는 인터페이스 회로.
9. 제 1 항에 있어서, 상기 종단 레지스터를 통해 상기 종단 포텐셜로 종단되는 상기 전송 라인의 특성 임피던스와 정합하는 레지스턴스 값을 갖는 종단 레지스터를 더 포함하는 것을 특징으로 하는 인터페이스 회로.
10. 제 1 항에 있어서, 상기 기준 포텐셜 제어 회로는,

    상기 기준 포텐셜이 상기 차동증폭기에 인가되는 출력 노드;

    상기 출력 노드를 , 상기 차동증폭기가 상기 제 3 로직 레벨을 출력할 때 제1 레지스턴스를 통해 접지 포텐셜에 , 그리고 상기 차동증폭기가 상기 제 4 로직 레벨을 출력할 때 제 2 레지스턴스를 통해 소정의 양의 포텐셜에 결합시키는 제 1 게이트 회로; 및

    상기 출력 노드를 , 상기 차동증폭기가 상기 제 4 로직 레벨을 출력할 때 제 3 레지스턴스를 통해 접지 포텐셜에 , 그리고 상기 차동증폭기가 상기 제 3 로직 레벨을 출력할 때 제 4 레지스턴스를 통해 소정의 양의 포텐셜에 결합시키는 제 2 게이트 회로를 포함하는 것을 특징으로 하는 인터페이스 회로.
11. 제 10 항에 있어서, 상기 제 1 게이트 회로는, 상기 양의 포텐셜과 상기 접지 포텐셜간에 직렬로 결합되고, 상기 차동증폭기에 의해 로직 레벨 출력에 응답하여 온 오프되며, 상기 출력 노드에 결합된 드레인 전극을 각각 갖는 제 1 NMOS 트랜지스터 및 제 1 PMOS 트랜지스터를 포함하고,

    상기 제 2 게이트 회로는, 상기 양의 포텐셜과 상기 접지 포텐셜간에 직렬로 결합되고, 상기 차동증폭기에 의해 로직 레벨 출력에 응답하여 온 오프되며, 상기 출력 노드에 결합된 드레인 전극을 각각 갖는 제 2 NMOS 트랜지스터 및 제 2 PMOS 트랜지스터를 포함하는 것을 특징으로 하는 인터페이스 회로.
12. 제 10 항에 있어서, 상기 기준 포텐셜 제어 회로는,

    상기 제 1 게이트 회로 및 상기 출력 노드간에 직렬로 결합된 제 1 레지스터; 및

    상기 제 2 게이트 회로 및 상기 출력 노드간에 직렬로 결합된 제 2 레지스터를 더 포함하는 것을 특징으로 하는 인터페이스 회로.
13. 제 10 항에 있어서, 상기 양의 포텐셜은 상기 제 2 전자 회로에 인가되는 전원 포텐셜인 것을 특징으로 하는 인터페이스 회로.
14. 제 1 항에 있어서, 상기 차동증폭기, 상기 기준 포텐셜 제어 회로, 및 상기 제 2 전자 회로는 제 2 집적회로내에 배치되는 것을 특징으로 하는 인터페이스 회로.
15. 제 1 항에 있어서, 상기 제 1 포텐셜, 상기 제 2 포텐셜, 상기 종단 포텐셜은 CMOS 저전력 스윙 인터페이스 표준과 부합하는 것을 특징으로 하는 인터페이스 회로.
16. 제 1 항에 있어서, 상기 제 1 포텐셜, 상기 제 2 포텐셜, 상기 종단 포텐셜은 디지털 집적회로용 CTT 저레벨 고속 인터페이스 표준과 부합하는 것을 특징으로 하는 인터페이스 회로.
17. 제 1 항에 있어서, 상기 제 1 로직 레벨은 상기 제 3 로직 레벨과 동일하며, 상기 제 2 로직 레벨은 상기 제 4 로직 레벨과 동일한 것을 특징으로 하는 인터페이스 회로.
18. 제 1 항에 있어서, 상기 제 1 로직 레벨은 상기 제 4 로직 레벨과 동일하며, 상기 제 2 로직 레벨은 상기 제 3 로직 레벨과 동일한 것을 특징으로 하는 인터페이스 회로.
19. 제 1 단자에 의해 제 1 전자회로에 결합되고 제 2 단자에 의해 제 2전자회로에 결합된 전송 라인을 통해 상기 제 1 전자회로로부터 상기 제 2 전자회로로 이진 로직 신호를 전송하는 방법으로서,

    상기 이진 로직 신호의 각 하강 천이마다 상기 제 1 단자로부터의 제 1 포텐셜에서 펄스를 전송하는 단계;

    상기 이진 로직 신호의 각 상승 천이마다 상기 제 1 단자에서의 상기 제 1 포텐셜과 상이한 제 2 포텐셜에서 펄스를 전송하는 단계;

    상기 이진 로직 신호의 천이가 발생하지 않을 때 상기 제 1 단자를 고 임피던스 상태로 두는 단계;

    상기 제 1 포텐셜에서의 펄스가 상기 제 2 단자에서 수신될 때 상기 제 2 전자회로에 제 1 로직 레벨을 출력하고, 상기 제 2 포텐셜에서의 펄스가 상기 제 2 단자에 수신될 때까지 상기 제 1 로직 레벨의 출력이 유지되는 단계;

    상기 제 2 포텐셜에서의 펄스가 상기 제 2 단자에서 수신될 때 상기 제 2 전자회로에 제 2 로직 레벨을 출력하고, 상기 제 1 포텐셜에서의 펄스가 상기 제 2단자에 수신될 때까지 상기 제 2 로직 레벨의 출력이 유지되는 단계;

    상기 제 단자의 포텐셜을 기준 포텐셜과 비교하며, 상기 제 1 로직 레벨 및 상기 제 2 로직 레벨은 상기 제 2 단자의 포텐셜과 상기 기준 포텐셜과의 차이에 응답하여 상기 제 2 전자회로에 인가되는 단계;

    상기 제 2 전자회로에 인가되는 로직 레벨에 응답하여 상기 기준 포텐셜을 변경하는 단계를 포함하는 것을 특징으로 하는 방법.
20. 제 19 항에 있어서, 상기 제 1 포텐셜의 상기 펄스 및 상기 제 2 포텐셜의 상기 펄스는 상기 이진 로직 신호의 천이간의 최소 인터벌의 절반을 넘지않는 지속기간을 갖는 것을 특징으로 하는 방법.
21. 제 19 항에 있어서, 상기 제 1 전자회로는 접지 포텐셜 및 전원 포텐셜을 수신하고, 상기 제 1 포텐셜 및 상기 제 2 포텐셜은 상기 접지 포텐셜 및 상기 전원 포텐셜이 서로 상이한 것보다 적게 서로 상이한 것을 특징으로 하는 방법.
22. 제 21 항에 있어서, 상기 제 1 포텐셜 및 상기 제 2 포텐셜은 상기 로우 로직 레벨 및 상기 하이 로직 레벨이 서로 상이한 것보다 적게 서로 상이한 것을 특징으로 하는 방법.
23. 제 19 항에 있어서, 상기 전송 라인을 상기 제 1 포텐셜과 상기 제 2 포텐셜간의 중간인 포텐셜로 종단시키는 단계를 더 포함하는 것을 특징으로 하는 방법.
24. 제 23 항에 있어서, 상기 전송 라인은, 특성 임피던스를 갖고, 상기 특성 임피던스와 정합하는 레지스턴스로 종단되는 것을 특징으로 하는 방법.
25. 제 19 항에 있어서, 상기 제 1 로직 레벨은 로우 로직 레벨이고 상기 제 2 로직 레벨은 하이 로직 레벨인 것을 특징으로 하는 방법.
26. 제 19 항에 있어서, 상기 제 1 로직 레벨은 하이 로직 레벨이고 상기 제 2 로직 레벨은 로우 로직 레벨인 것을 특징으로 하는 방법.
27. 제 1 단자에 의해 제 1 전자회로에 결합되고 제 2 단자에 의해 제 2전자회로에 결합된 전송 라인을 통해 상기 제 1 전자회로로부터 상기 제 2 전자회로로 이진 로직 신호를 전송하는 방법으로서,

    제 1 포텐셜을 갖는 펄스를 상기 이진 로직 신호의 각 하강 천이마다 상기 제 1 단자로부터 상기 제 2 단자로 전송하는 단계;

    제 2 포텐셜을 갖는 펄스를 상기 이진 로직 신호의 각 상승 천이마다 상기 제 1 단자로부터 상기 제 2 단자로 전송하는 단계;

    상기 이진 로직 신호의 천이가 발생하지 않을 때 상기 제 1 단자를 고 임피던스 상태로 두는 단계;

    상기 제 2 단자의 포텐셜을 기준 포텐셜과 비교하는 단계;

    상기 제 2 단자의 포텐셜이 상기 기준 포텐셜보다 클 때 제 1 로직 레벨을 상기 제 2 전자회로에 연속적으로 인가하는 단계;

    상기 제 단자의 포텐셜이 상기 기준 포텐셜보다 적을 때 제 2 로직 레벨을 상기 제 2 전자회로에 연속적으로 인가하는 단계;

    상기 제 2 전자회로에 인가된 로직 레벨의 변화를 검출하는 단계; 및

    상기 검출된 변화에 응답하여 상기 기준 포텐셜을 변경하는 단계를 포함하는 것을 특징으로 하는 방법.

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