KR100356813B1 - Current cell type digital-analog converter - Google Patents
Current cell type digital-analog converter Download PDFInfo
- Publication number
- KR100356813B1 KR100356813B1 KR1020000050865A KR20000050865A KR100356813B1 KR 100356813 B1 KR100356813 B1 KR 100356813B1 KR 1020000050865 A KR1020000050865 A KR 1020000050865A KR 20000050865 A KR20000050865 A KR 20000050865A KR 100356813 B1 KR100356813 B1 KR 100356813B1
- Authority
- KR
- South Korea
- Prior art keywords
- channel
- signal
- current
- voltage
- resistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/70—Automatic control for modifying converter range
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/74—Simultaneous conversion
- H03M1/742—Simultaneous conversion using current sources as quantisation value generators
- H03M1/745—Simultaneous conversion using current sources as quantisation value generators with weighted currents
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
본 발명은 커런트 셀 타입 디지털-아날로그 변환기에 관한 것으로, 외부에서 입력하는 제어 신호의 논리 값에 따라 전류-전압 변환기의 부하 저항의 크기가 가변 제어되도록 하여 사용자가 출력 전압의 범위를 가변 시킬 수 있도록 하는데 그 목적이 있다. 이와 같은 목적의 본 발명에 따른 커런트 셀 타입 디지털-아날로그 변환기는 디지털 신호의 논리 값에 비례하는 크기의 피채널 전류 신호와 엔채널 전류 신호를 발생시키고, 피채널 전류 신호와 엔채널 전류 신호를 각각 피채널 아날로그 전압과 엔채널 아날로그 전압으로 변환하기 위한 것으로, 피채널 전류 신호와 엔채널 전류 신호를 각각 피채널 아날로그 전압과 엔채널 아날로그 전압으로 변환하기 위한 전류-전압 변환기를 포함하여 이루어진다. 이 전류-전압 변환기는 디코더와 공통 저항, 제 1 및 제 2 부하 저항을 포함하여 이루어진다. 디코더는 제어 신호를 디코딩 하여 스위칭 신호를 발생시킨다. 공통 저항은 공통 전압을 발생시킨다. 제 1 부하 저항은 직렬 연결된 적어도 두 개 이상의 제 1 저항이 공통 저항에 연결되고, 각각의 제 1 저항마다 각각 하나씩의 제 1 스위치가 병렬 연결되며, 각각의 제 1 스위치가 스위칭 신호에 따라 선택적으로 스위칭 되도록 이루어진다. 제 2 부하 저항은 직렬 연결된 적어도 두 개 이상의 제 2 저항이 공통 저항에 연결되고, 각각의 제 2 저항마다 각각 하나씩의 스위치가 병렬 연결되며, 각각의 제 2 스위치가 스위칭 신호에 따라 선택적으로 스위칭 되도록 이루어진다.The present invention relates to a current cell type digital-to-analog converter, so that the magnitude of the load resistance of the current-voltage converter is variably controlled according to a logic value of an externally input control signal so that the user can change the range of the output voltage. Its purpose is to. The current cell type digital-to-analog converter according to the present invention for this purpose generates a channel current signal and an en-channel current signal having a magnitude proportional to a logic value of a digital signal, and generates the channel-channel current signal and the en-channel current signal, respectively. It is for converting the channel-channel analog voltage and the en-channel analog voltage, and includes a current-voltage converter for converting the channel current signal and the en-channel current signal to the channel and analog channel voltage, respectively. This current-voltage converter comprises a decoder and a common resistor, first and second load resistors. The decoder decodes the control signal to generate a switching signal. The common resistor generates a common voltage. In the first load resistor, at least two or more first resistors connected in series are connected to a common resistor, one first switch is connected in parallel to each first resistor, and each first switch is selectively connected according to a switching signal. To be switched. The second load resistor is configured such that at least two or more second resistors connected in series are connected to a common resistor, one switch is connected in parallel for each second resistor, and each second switch is selectively switched according to a switching signal. Is done.
Description
본 발명은 디지털-아날로그 변환기에 관한 것으로, 특히 커런트 셀 타입 디지털-아날로그 변환기에 관한 것이다.The present invention relates to a digital-to-analog converter, and more particularly to a current cell type digital-to-analog converter.
도 1은 종래의 커런트 셀 타입의 디지털-아날로그 변환기를 나타낸 블록 다이어그램이다.1 is a block diagram showing a digital-to-analog converter of a conventional current cell type.
도 1에 나타낸 바와 같이, 종래의 커런트 셀 타입의 디지털-아날로그 변환기는 래치(102)와 디코더(104), 차동 증폭기(106), 커런트 셀(108), 전류-전압 변환기(110)를 포함하여 이루어진다.As shown in FIG. 1, a conventional current cell type digital-to-analog converter includes a latch 102 and a decoder 104, a differential amplifier 106, a current cell 108, and a current-voltage converter 110. Is done.
래치(102)는 8비트의 디지털 신호(D[0:7])를 입력받아 저장하였다가 클럭 신호(CLK)에 동기 시켜서 다음 단으로 출력한다. 래치(102)는 디지털 신호(D[0:7])의 상위 4비트(D[4:7])를 입력받아 저장하는 제 1 래치(102a)와 나머지 하위 4비트[0:3]를 각각 입력받아 저장하는 네 개의 제 2 래치(102b∼102e)로 구성된다. 제 1 래치(102a)에서 출력되는 상위 4비트의 디지털 신호(D[4:7])는 디코더(104)에 의해 디코딩 된다.The latch 102 receives and stores an 8-bit digital signal D [0: 7] and outputs it to the next stage in synchronization with the clock signal CLK. The latch 102 receives the first latch 102a for receiving and storing the upper four bits D [4: 7] of the digital signal D [0: 7] and the remaining lower four bits [0: 3], respectively. It is composed of four second latches 102b to 102e for receiving and storing. The upper four bits of the digital signal D [4: 7] output from the first latch 102a are decoded by the decoder 104.
차동 증폭기(106)는 래치(102)와 마찬가지로 제 1 차동 증폭기(106a)와 네 개의 제 2 차동 증폭기(106b∼106e)로 구성된다. 제 1 차동 증폭기(106a)에는 디코더(104)에서 출력되는 16비트의 디코딩된 디지털 신호(/DI[1:15])가 입력되고, 제 2 차동증폭기(106b∼106e)에는 제 2 래치(102b∼102e)에서 각각 출력되는 하위 4비트의 디지털 신호(D[0:3])가 각각 입력된다. 제 1 차동 증폭기(106a)는 디코더(104)에서 출력되는 16비트의 디코딩된 디지털 신호(/DI[1:15])를 입력받아 위상이 서로 반대인 16비트의 피채널 차동 신호(differential signal)(DIP)와 16비트의 엔채널 차동 신호(DIN)로 변환하여 출력한다. 제 2 차동 증폭기(106b∼106e)는 제 2 래치(102b∼102e)에서 출력되는 하위 4비트의 디지털 신호(D[0:3])를 입력받아 각각 피채널(DIP)과 엔채널(DIN)의 차동 신호로 변환하여 출력한다.The differential amplifier 106, like the latch 102, is composed of a first differential amplifier 106a and four second differential amplifiers 106b to 106e. The 16-bit decoded digital signal (/ DI [1:15]) output from the decoder 104 is input to the first differential amplifier 106a, and the second latch 102b is input to the second differential amplifiers 106b to 106e. The digital signals D [0: 3] of the lower four bits respectively output from ˜102e) are input. The first differential amplifier 106a receives a 16-bit decoded digital signal (/ DI [1:15]) output from the decoder 104 and has a 16-bit differential channel having a phase opposite to each other. Converts to (DI P ) and 16-bit en-channel differential signal (DI N ) and outputs it. The second differential amplifiers 106b to 106e receive the lower four bits of the digital signal D [0: 3] output from the second latches 102b to 102e and receive the channel D P and the N channel DI, respectively. N ) is converted into a differential signal and output.
커런트 셀(108) 역시 래치(102) 및 차동 증폭기(106)와 마찬가지로, 제 1 커런트 셀(108a)과 제 2 커런트 셀(108b∼108e)로 구성된다. 제 1 커런트 셀(108a)은 제 1 차동 증폭기(106a)에서 출력되는 각각 16비트씩의 피채널 차동 신호(DIP[0:15])와 엔채널 차동 신호(DIN[0:15])를 입력받아 각각의 차동 신호에 비례하는 크기의 피채널 전류 신호(IP)와 엔채널 전류 신호(IN)를 발생시킨다. 제 2 커런트 셀을 구성하는 네 개의 커런트 셀(108b∼108e) 각각에서도 피채널 차동 신호(DIP)와 엔채널 차동 신호(DIN)에 비례하는 크기의 피채널 전류 신호(IP)와 엔채널 전류 신호(IN)를 발생시킨다.The current cell 108 is also composed of the first current cell 108a and the second current cells 108b to 108e, similar to the latch 102 and the differential amplifier 106. The first current cell 108a includes a 16-bit differential channel signal DI P [0:15] and an N- channel differential signal DI N [0:15] outputted from the first differential amplifier 106a, respectively. Is input to generate a channel current signal I P and an N channel current signal I N having a magnitude proportional to each differential signal. In each of the four current cells 108b to 108e constituting the second current cell, each of the current channel IP and the channel current signal I P having a magnitude proportional to the P -channel differential signal DI P and the N- channel differential signal DI N is also applied. Generate a channel current signal I N.
각각의 커런트 셀(108)에서 출력되는 피채널 전류 신호(IP)와 엔채널 전류 신호(IN)는 전류-전압 변환기(110)에 모두 입력된다. 전류-전압 변환기(110)는 입력된 피채널 전류 신호(IP)와 엔채널 전류 신호(IN)에 비례하는 크기의 피채널 아날로그 전압(VP)과 엔채널 아날로그 전압(VN)을 발생시킨다.Both the channel current signal I P and the N channel current signal I N output from each current cell 108 are input to the current-voltage converter 110. The current-voltage converter 110 converts the channel-channel analog voltage V P and the en-channel analog voltage V N having a magnitude proportional to the input channel current signal I P and the en-channel current signal I N. Generate.
이와 같은 종래의 커런트 셀 타입 디지털-아날로그 변환기의 각 구성 요소가 디지털 신호(D[0:7])의 상위 4비트와 하위 4비트를 따로 변환하는 이유는 다음과 같다. 디지털 입력 신호(D[0:7])의 각 단위 비트가 2n배율로 증가하게 되면 최하위 비트(D[0])는 20배(×1)가 되고, 상위 비트로 갈수록 21배(×2), 22배(×4), 23배(×8), ···, 27(×128)이 되어 최하위 비트(D[0])와 최상위 비트(D[8])의 차이가 128배가되어 그만큼 오차 발생 확률도 높다.The reason why each component of the conventional current cell type digital-to-analog converter converts the upper 4 bits and the lower 4 bits of the digital signal D [0: 7] separately is as follows. When each unit bit of the digital input signal D [0: 7] is increased by 2 n magnification, the least significant bit D [0] becomes 2 0 times (× 1), and 2 1 times (×) toward the higher bit. 2), 2 2 times (× 4), 2 3 times (× 8), ..., 2 7 (× 128), and the difference between the least significant bit (D [0]) and the most significant bit (D [8]). Is 128 times, and the probability of error is high.
따라서 하위 4비트(D[0:3])는 정상적으로 2n배의 증가율을 갖도록 하고, 상위 4비트(D[4:7])는 각 비트마다 동일하게 24(×16)배의 출력을 발생시키도록 하여 하위 4비트에 의한 16개의 조합(24)과 상위 4비트에 의한 16개의 조합을 통해 모두 조합하여 모두 256개(16×16)개의 조합이 가능해진다.Therefore, the lower 4 bits (D [0: 3]) normally have an increase rate of 2 n times, and the upper 4 bits (D [4: 7]) equally output 2 4 (× 16) times for each bit. In this case, all 16 combinations (2 4 ) by the lower 4 bits and 16 combinations by the upper 4 bits can be combined to allow 256 (16 x 16) combinations.
도 2는 종래의 커런트 셀 타입 디지털-아날로그 변환기의 전류-전압 변환기(110)를 나타낸 회로도이다.2 is a circuit diagram showing a current-voltage converter 110 of a conventional current cell type digital-analog converter.
도 2에 나타낸 바와 같이, 엔채널 전류 신호(IN)가 공급되는 저항(202a)과 피채널 전류 신호(IP)가 공급되는 저항(202b)이 서로 연결되어 노드(208)를 형성한다. 이노드(208)에는 저항(204)과 다이오드 연결된 엔모스 트랜지스터(206)가 직렬 연결된다. 노드(208)의 전압은 공통 전압(VCOM)으로서 저항(204) 양단의 전압(VR204)과 엔모스 트랜지스터(206)의 드레인-소스 전압(VDS1)을 더한 것이다.As shown in FIG. 2, the resistor 202a to which the N- channel current signal I N is supplied and the resistance 202b to which the channel-channel current signal I P are supplied are connected to each other to form a node 208. The inode 208 is connected in series with a diode-connected NMOS transistor 206 with a resistor 204. The voltage at the node 208 is the common voltage V COM , which is the sum of the voltage V R204 across the resistor 204 and the drain-source voltage V DS1 of the NMOS transistor 206.
이 공통 전압(VCOM)에 저항(202a) 양단의 전압(VR202a)이 더해져서 피채널 아날로그 전압(VP)이 발생하고, 저항(202b) 양단의 전압(VR202b)이 더해져서 엔채널 아날로그 전압(VN)이 발생한다. 두 개의 저항(202a)(202b)의 크기가 같으면, 피채널 아날로그 전압(VP)과 엔채널 아날로그 전압(VN)의 크기는 각각 피채널 전류 신호(IP)와 엔채널 전류 신호(IN)의 크기에 따라 결정된다.The voltage V R202a across the resistor 202a is added to the common voltage V COM to generate the channel analog voltage V P , and the voltage V R202b across the resistor 202b is added to the N-channel. An analog voltage V N is generated. When the two resistors 202a and 202b have the same magnitude, the magnitudes of the channel-channel analog voltage V P and the en-channel analog voltage V N are respectively the channel-channel current signal I P and the en-channel current signal I. N ) depends on the size.
그러나, 이와 같은 종래의 커런트 셀 타입 디지털-아날로그 변환기는 전류-전압 변환기(110)를 구성하는 저항의 크기에 고정됨에 따라 그 출력 전압(VP)(VN)의 최대 범위(maximum range) 역시 하나의 값으로 고정되어 그 응용 범위가 제한적일 수밖에 없다. 따라서 보드에 탑재된 디지털-아날로그 변환기의 최대 출력 범위가 필요로 하는 범위보다 작은 경우에는 이를 출력 전압의 범위가 충분한 새로운 디지털-아날로그 변환기로 교체해야 하는 문제가 발생한다.However, as such a conventional current cell type digital-analog converter is fixed to the size of the resistor constituting the current-voltage converter 110, the maximum range of its output voltage V P (V N ) is also increased. It is fixed to one value and its application range is limited. Therefore, if the maximum output range of the on-board digital-to-analog converter is less than the required range, the problem arises that the output voltage range has to be replaced with a new digital-to-analog converter with a sufficient range.
본 발명에 따른 커런트 셀 타입 디지털-아날로그 변환기는 외부에서 입력하는 제어 신호의 논리 값에 따라 전류-전압 변환기의 부하 저항의 크기가 가변 제어되도록 하여 사용자가 출력 전압의 범위를 가변 시킬 수 있도록 하는데 그 목적이 있다.The current cell type digital-analog converter according to the present invention allows the user to vary the range of the output voltage by varying the magnitude of the load resistance of the current-voltage converter according to the logic value of an externally input control signal. There is a purpose.
이와 같은 목적의 본 발명에 따른 커런트 셀 타입 디지털-아날로그 변환기는 디지털 신호의 논리 값에 비례하는 크기의 피채널 전류 신호와 엔채널 전류 신호를 발생시키고, 피채널 전류 신호와 엔채널 전류 신호를 각각 피채널 아날로그 전압과 엔채널 아날로그 전압으로 변환하기 위한 것으로, 피채널 전류 신호와 엔채널 전류 신호를 각각 피채널 아날로그 전압과 엔채널 아날로그 전압으로 변환하기 위한 전류-전압 변환기를 포함하여 이루어진다. 이 전류-전압 변환기는 디코더와 공통 저항, 제 1 및 제 2 부하 저항을 포함하여 이루어진다. 디코더는 제어 신호를 디코딩 하여 스위칭 신호를 발생시킨다. 공통 저항은 공통 전압을 발생시킨다. 제 1 부하 저항은 직렬 연결된 적어도 두 개 이상의 제 1 저항이 공통 저항에 연결되고, 각각의 제 1 저항마다 각각 하나씩의 제 1 스위치가 병렬 연결되며, 각각의 제 1 스위치가 스위칭 신호에 따라 선택적으로 스위칭 되도록 이루어진다. 제 2 부하 저항은 직렬 연결된 적어도 두 개 이상의 제 2 저항이 공통 저항에 연결되고, 각각의 제 2 저항마다 각각 하나씩의 스위치가 병렬 연결되며, 각각의 제 2 스위치가 스위칭 신호에 따라 선택적으로 스위칭 되도록 이루어진다.The current cell type digital-to-analog converter according to the present invention for this purpose generates a channel current signal and an en-channel current signal having a magnitude proportional to a logic value of a digital signal, and generates the channel-channel and n-channel current signals, respectively. It is for converting the channel-channel analog voltage and the en-channel analog voltage, and includes a current-voltage converter for converting the channel current signal and the en-channel current signal to the channel and analog channel voltage, respectively. This current-voltage converter comprises a decoder and a common resistor, first and second load resistors. The decoder decodes the control signal to generate a switching signal. The common resistor generates a common voltage. In the first load resistor, at least two or more first resistors connected in series are connected to a common resistor, one first switch is connected in parallel to each first resistor, and each first switch is selectively connected according to a switching signal. To be switched. The second load resistor is configured such that at least two or more second resistors connected in series are connected to a common resistor, one switch is connected in parallel for each second resistor, and each second switch is selectively switched according to a switching signal. Is done.
도 1은 종래의 커런트 셀 타입의 디지털-아날로그 변환기를 나타낸 블록 다이어그램.1 is a block diagram showing a digital-to-analog converter of a conventional current cell type.
도 2는 종래의 커런트 셀 타입 디지털-아날로그 변환기의 전류-전압 변환기(110)를 나타낸 회로도.2 is a circuit diagram showing a current-voltage converter 110 of a conventional current cell type digital-analog converter.
도 3은 본 발명에 따른 커런트 셀 타입 디지털-아날로그 변환기의 전류-전압 변환기를 나타낸 회로도.3 is a circuit diagram showing a current-voltage converter of the current cell type digital-analog converter according to the present invention.
* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
102 : 래치 104 : 디코더102: latch 104: decoder
106 : 차동 증폭기 108 : 커런트 셀106: differential amplifier 108: current cell
110 : 전류-전압 변환기 202, 204, 302, 304, 312 : 저항110: current-voltage converter 202, 204, 302, 304, 312: resistance
206 : 엔모스 트랜지스터 308, 310 : 트랜스미션 게이트206: NMOS transistors 308, 310: transmission gate
CLK : 클럭 신호 D[0:7] : 디지털 신호CLK: Clock signal D [0: 7]: Digital signal
IP: 피채널 전류 신호 IN: 엔채널 전류 신호I P : channel current signal I N : en-channel current signal
VP: 피채널 아날로그 전압 VN: 엔채널 아날로그 전압V P : Channel analog voltage V N : En-channel analog voltage
S[0:1] : 제어 신호 SW[0:3] : 스위칭 신호S [0: 1]: Control signal SW [0: 3]: Switching signal
본 발명에 따른 커런트 셀 타입 디지털-아날로그 변환기의 바람직한 실시예를 도 3을 참조하여 설명하면 다음과 같다. 도 3은 본 발명에 따른 커런트 셀 타입 디지털-아날로그 변환기의 전류-전압 변환기를 나타낸 회로도이다. 전류-전압 변환기(322)의 앞단에는 도 1에 나타낸 것과 동일하게 래치(102)와 디코더(104), 차동 증폭기(106), 커런트 셀(108) 등으로 이루어지며, 도 3에 나타낸 본 발명에 따른전류-전압 변환기(322)에는 도 1의 커런트 셀(108)에서 출력되는 피채널 전류 신호(IP)와 엔채널 전류 신호(IN)가 입력된다.A preferred embodiment of the current cell type digital-analog converter according to the present invention will be described with reference to FIG. 3 is a circuit diagram showing a current-voltage converter of the current cell type digital-analog converter according to the present invention. The front end of the current-voltage converter 322 is composed of a latch 102, a decoder 104, a differential amplifier 106, a current cell 108, and the like, as shown in FIG. The channel-to-current signal I P and the N- channel current signal I N output from the current cell 108 of FIG. 1 are input to the current-voltage converter 322 according to the related art.
도 3에 나타낸 바와 같이, 본 발명에 따른 커런트 셀 타입 디지털-아날로그 변환기의 전류-전압 변환기(322)는 디코더(318)와 아날로그 전압 발생부(320)로 구성된다. 디코더(318)는 2비트의 제어 신호(S[0:1])를 디코딩 하여 4비트의 스위칭 신호(SW[0:3])를 발생시킨다.As shown in FIG. 3, the current-voltage converter 322 of the current cell type digital-analog converter according to the present invention includes a decoder 318 and an analog voltage generator 320. The decoder 318 decodes the 2-bit control signal S [0: 1] to generate a 4-bit switching signal SW [0: 3].
아날로그 전압 발생부(320)는 제 1 부하 저항인 네 개의 직렬 저항(302)과 제 2 부하 저항인 역시 네 개의 또 다른 직렬 저항(304)이 병렬 연결되고, 이로써 공통전압 노드(306)가 형성된다. 이 공통전압 노드(306)에 저항(312)과 다이오드 연결된 엔모스 트랜지스터(314)가 직렬 연결되어 공통 저항을 형성한다. 공통전압 노드(306)의 전압은 공통 전압(VCOM)으로서 저항(312) 양단의 전압(VR312)과 엔모스 트랜지스터(314)의 드레인-소스 전압(VDS2)을 더한 것이다.The analog voltage generator 320 has four series resistors 302 as first load resistors and four other series resistors 304 as second load resistors connected in parallel, thereby forming a common voltage node 306. do. An NMOS transistor 314 connected to the resistor 312 and a diode connected to the common voltage node 306 is connected in series to form a common resistor. The voltage of the common voltage node 306 is the common voltage V COM , which is the sum of the voltage V R312 across the resistor 312 and the drain-source voltage V DS2 of the NMOS transistor 314.
이 공통 전압(VCOM)에 제 1 부하 저항(302) 양단의 전압(VR302)과 제 2 부하 저항(304) 양단의 전압(VR304)이 더해져서 각각 피채널 아날로그 전압(VP)과 엔채널 아날로그 전압(VN)이 된다. 제 1 부하 저항(302)과 제 2 부하 저항(304)을 구성하는 각 저항마다 별도의 제 1 및 제 2 스위치인 트랜스미션 게이트(308)(310)가 병렬 연결된다. 각각의 트랜스미션 게이트(308)(310)는 디코더(318)에서 출력되는 4비트의 스위칭 신호(SW[0:3])에 의해 선택적으로 스위칭 된다. 스위칭 신호(SW[0:3])의최하위 비트(SW[0])가 논리 1일 때 트랜스미션 게이트(308d)가 턴 온 되고, 두 번째 스위칭 신호(SW[1])가 논리 1일 때 트랜스미션 게이트(308c)가 턴 온 되며, 세 번째 스위칭 신호(SW[2])가 논리 1일 때 트랜스미션 게이트(308b)가 턴 온 되고, 최상위 비트의 스위칭 신호(SW[3])가 논리 1일 때 트랜스미션 게이트(308a)가 턴 온 된다. 하나의 트랜스미션 게이트가 턴 온 되면, 저항 값이 거의 0에 가까운 전류 경로가 병렬로 형성되므로, 턴 온된 트랜스미션 게이트와 병렬 연결된 저항은 더 이상 저항으로서의 역할을 하지 못한다.The common voltage (V COM) to the first load resistor 302, the voltage (VR302) and the second load resistor 304, the voltage across each blood channel (V R304) is summed analog voltage (V P) at both ends and yen It becomes the channel analog voltage (V N ). Transmission gates 308 and 310, which are separate first and second switches, are connected in parallel to each of the resistors constituting the first load resistor 302 and the second load resistor 304. Each transmission gate 308 and 310 is selectively switched by a 4-bit switching signal SW [0: 3] output from the decoder 318. The transmission gate 308d is turned on when the least significant bit SW [0] of the switching signal SW [0: 3] is logic 1, and the transmission when the second switching signal SW [1] is logic 1 When the gate 308c is turned on and the third switching signal SW [2] is logic 1 When the transmission gate 308b is turned on and the most significant bit switching signal SW [3] is logic 1 The transmission gate 308a is turned on. When one transmission gate is turned on, since a current path with a resistance value near zero is formed in parallel, the resistor in parallel with the turned on transmission gate can no longer serve as a resistor.
이와 같은 제어 신호(S[0:1])와 스위칭 신호(SW[0:3])의 관계, 이에 따라 스위칭 되는 트랜스미션 게이트(308)(310)와 전체 부하 저항(302)(304)의 크기의 상호 관계를 도 4에 나타내었다. 도 4에 나타낸 바와 같이, 제어 신호(S[0:1])의 조합에 따라 스위칭 신호(SW[0:3])가 서로 다른 값을 갖게 되며, 이때 턴 온 되는 트랜스미션 게이트(308)(310)의 수도 달라지므로, 결과적으로 부하 저항(302)(304)의 전체 크기는 제어 신호(S[0:1])의 값에 의해 결정된다.The relationship between the control signal S [0: 1] and the switching signal SW [0: 3], and the magnitude of the transmission gates 308 and 310 and the total load resistors 302 and 304 that are switched accordingly. Are shown in FIG. 4. As shown in FIG. 4, the switching signals SW [0: 3] have different values according to the combination of the control signals S [0: 1], and the transmission gates 308 and 310 turned on at this time. As a result, the overall size of the load resistors 302 and 304 is determined by the value of the control signal S [0: 1].
즉, 제어 신호(S[0:1])가 모두 논리 0이면, 스위칭 신호(SW[0:3])는 모두 논리 0이 된다. 이때 모든 트랜스미션 게이트(308)(310)가 턴 오프 되어 부하 저항(302)(304)의 크기는 R302(a+b+c+d)와 R304(a+b+c+d)가 그대로 유지된다.That is, when the control signals S [0: 1] are all logic zeros, the switching signals SW [0: 3] are all logic zeros. At this time, all the transmission gates 308 and 310 are turned off, so that the size of the load resistors 302 and 304 is maintained at R302 (a + b + c + d) and R304 (a + b + c + d). .
제어 신호(S[0:1])가 각각 논리 0과 논리 1이면, 스위칭 신호(SW[0:3])는 최하위 비트(SW[0])만 논리 1이고, 나머지 비트는 논리 0이 된다. 이때 트랜스미션 게이트(308d)(310d)만이 턴 온 되어 전체 부하 저항은 R302(a+b+c)와 R304(a+b+c)가 된다.If the control signal S [0: 1] is logic 0 and logic 1, respectively, the switching signal SW [0: 3] is only logic 1, the least significant bit SW [0], and the remaining bits are logic 0. . At this time, only the transmission gates 308d and 310d are turned on so that the total load resistances are R302 (a + b + c) and R304 (a + b + c).
제어 신호(S[0:1])가 각각 논리 1과 논리 0이면, 스위칭 신호(SW[0:3])는 하위 2비트(SW[0:1])만 논리 1이고, 나머지 비트는 논리 0이 된다. 이때 트랜스미션 게이트(308c)(308d)(310c)(310d)만이 턴 온 되어 전체 부하 저항은 R302(a+b)와 R(304(a+b)가 된다.If the control signal S [0: 1] is logic 1 and logic 0, respectively, the switching signal SW [0: 3] is logic 1 only, the lower 2 bits SW [0: 1], and the remaining bits are logic 1 It becomes zero. At this time, only the transmission gates 308c, 308d, 310c and 310d are turned on so that the total load resistances are R302 (a + b) and R (304 (a + b).
제어 신호(S[0:1])가 모두 논리 1이면, 스위칭 신호(SW[0:3])는 최상위 비트(SW[3])만 논리 0이고, 나머지 비트는 논리 1이 된다. 이때 트랜스미션 게이트(308b(308c)(308d)(310b)(310c)(310d)가 턴 온 되어 전체 부하 저항은 R302a와 R304a가 된다.If the control signals S [0: 1] are all logic 1, then the switching signal SW [0: 3] is only logic 0, with the most significant bits SW [3] being logic 1. At this time, the transmission gates 308b (308c) 308d (310b) 310c (310d) are turned on so that the total load resistances are R302a and R304a.
상술한 바와 같이, 본 발명에 따른 커런트 셀 타입 디지털-아날로그 변환기의 전류-전압 변환기는 제어 신호(S[0:1])의 값을 조절하여 부하 저항의 크기를 가변 제어함으로써 아날로그 출력 전압의 최대 범위를 가변 제어할 수 있다.As described above, the current-voltage converter of the current cell type digital-to-analog converter according to the present invention adjusts the value of the control signal S [0: 1] to variably control the magnitude of the load resistance to maximize the analog output voltage. Range can be controlled variably.
본 발명에 따른 커런트 셀 타입 디지털-아날로그 변환기는 외부에서 입력하는 제어 신호의 논리 값에 따라 전류-전압 변환기의 부하 저항의 크기가 가변 제어되도록 하여 사용자가 출력 전압의 범위를 가변 시킬 수 있도록 함으로써 하나의 칩으로 폭넓은 출력 범위의 아날로그 신호를 얻을 수 있다.The current cell type digital-to-analog converter according to the present invention allows the user to vary the range of the output voltage by varying the magnitude of the load resistance of the current-voltage converter according to the logic value of an externally input control signal. Chips can be used to obtain analog signals with a wide output range.
Claims (2)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000050865A KR100356813B1 (en) | 2000-08-30 | 2000-08-30 | Current cell type digital-analog converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000050865A KR100356813B1 (en) | 2000-08-30 | 2000-08-30 | Current cell type digital-analog converter |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20020017498A KR20020017498A (en) | 2002-03-07 |
| KR100356813B1 true KR100356813B1 (en) | 2002-10-18 |
Family
ID=19686194
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020000050865A Expired - Fee Related KR100356813B1 (en) | 2000-08-30 | 2000-08-30 | Current cell type digital-analog converter |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100356813B1 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100621921B1 (en) * | 2004-07-14 | 2006-09-08 | 삼성전자주식회사 | Digital / Analog Converter and Digital / Analog Conversion Method with Variable Output Range |
-
2000
- 2000-08-30 KR KR1020000050865A patent/KR100356813B1/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR20020017498A (en) | 2002-03-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3828667B2 (en) | Digital / analog converter | |
| KR100186679B1 (en) | Digital to Analog Converter | |
| JP3132132B2 (en) | D / A converter | |
| US5798723A (en) | Accurate and precise current matching for low voltage CMOS digital to analog converters | |
| US6266001B1 (en) | Method and apparatus for switching low voltage CMOS switches in high voltage digital to analog converters | |
| KR960016160A (en) | Digital-to-analog converter with reduced resistance | |
| US7026971B2 (en) | Monotonic precise current DAC | |
| US4896157A (en) | Digital to analog converter having single resistive string with shiftable voltage thereacross | |
| US6486817B1 (en) | Digital-analog conversion circuit capable of functioning at a low power supply voltage | |
| US5218364A (en) | D/a converter with variable biasing resistor | |
| US7956785B2 (en) | Return to zero digital to analog converter and converting method thereof | |
| KR100316428B1 (en) | Voltage selector for a d/a converter | |
| KR940003152A (en) | Modified Sign Absolute Digital-to-Analog Converter and Its Operation Method | |
| USRE38083E1 (en) | Rail-to-rail DAC drive circuit | |
| KR20020059803A (en) | Digital-to-analog converter | |
| US6344815B2 (en) | Digital-to-analog converter | |
| US6812878B1 (en) | Per-element resampling for a digital-to-analog converter | |
| US5684481A (en) | Rail-to-rail DAC drive circuit | |
| KR100356813B1 (en) | Current cell type digital-analog converter | |
| US6922162B2 (en) | Current source blocks in monotonic precise current DAC | |
| US5220306A (en) | Digital signal comparator for comparing n-bit binary signals | |
| US7277036B2 (en) | Digital-to-analog converting circuit | |
| KR950022057A (en) | Volume control circuit | |
| US8248287B2 (en) | Method and apparatus for reducing input differential pairs for digital-to-analog converter voltage interpolation amplifier | |
| EP0660529B1 (en) | Digital/analog converting circuit |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| PA0109 | Patent application |
St.27 status event code: A-0-1-A10-A12-nap-PA0109 |
|
| PA0201 | Request for examination |
St.27 status event code: A-1-2-D10-D11-exm-PA0201 |
|
| PN2301 | Change of applicant |
St.27 status event code: A-3-3-R10-R13-asn-PN2301 St.27 status event code: A-3-3-R10-R11-asn-PN2301 |
|
| PN2301 | Change of applicant |
St.27 status event code: A-3-3-R10-R13-asn-PN2301 St.27 status event code: A-3-3-R10-R11-asn-PN2301 |
|
| R17-X000 | Change to representative recorded |
St.27 status event code: A-3-3-R10-R17-oth-X000 |
|
| PG1501 | Laying open of application |
St.27 status event code: A-1-1-Q10-Q12-nap-PG1501 |
|
| E701 | Decision to grant or registration of patent right | ||
| PE0701 | Decision of registration |
St.27 status event code: A-1-2-D10-D22-exm-PE0701 |
|
| GRNT | Written decision to grant | ||
| PR0701 | Registration of establishment |
St.27 status event code: A-2-4-F10-F11-exm-PR0701 |
|
| PR1002 | Payment of registration fee |
St.27 status event code: A-2-2-U10-U11-oth-PR1002 Fee payment year number: 1 |
|
| PG1601 | Publication of registration |
St.27 status event code: A-4-4-Q10-Q13-nap-PG1601 |
|
| PN2301 | Change of applicant |
St.27 status event code: A-5-5-R10-R11-asn-PN2301 |
|
| PN2301 | Change of applicant |
St.27 status event code: A-5-5-R10-R14-asn-PN2301 |
|
| FPAY | Annual fee payment |
Payment date: 20050923 Year of fee payment: 4 |
|
| PR1001 | Payment of annual fee |
St.27 status event code: A-4-4-U10-U11-oth-PR1001 Fee payment year number: 4 |
|
| LAPS | Lapse due to unpaid annual fee | ||
| PC1903 | Unpaid annual fee |
St.27 status event code: A-4-4-U10-U13-oth-PC1903 Not in force date: 20061003 Payment event data comment text: Termination Category : DEFAULT_OF_REGISTRATION_FEE |
|
| PC1903 | Unpaid annual fee |
St.27 status event code: N-4-6-H10-H13-oth-PC1903 Ip right cessation event data comment text: Termination Category : DEFAULT_OF_REGISTRATION_FEE Not in force date: 20061003 |
|
| PN2301 | Change of applicant |
St.27 status event code: A-5-5-R10-R13-asn-PN2301 St.27 status event code: A-5-5-R10-R11-asn-PN2301 |
|
| PN2301 | Change of applicant |
St.27 status event code: A-5-5-R10-R13-asn-PN2301 St.27 status event code: A-5-5-R10-R11-asn-PN2301 |
|
| PN2301 | Change of applicant |
St.27 status event code: A-5-5-R10-R13-asn-PN2301 St.27 status event code: A-5-5-R10-R11-asn-PN2301 |
|
| P22-X000 | Classification modified |
St.27 status event code: A-4-4-P10-P22-nap-X000 |