KR100372304B1 - Thin film transistor liquid crystal display and method for fabricating the same - Google Patents
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Abstract
게이트 라인에 게이트 단자가 연결되어 있고 데이터 라인에 소오스 단자가 연결되어 있는 전계효과 트랜지스터와,A field effect transistor having a gate terminal connected to the gate line and a source terminal connected to the data line,
상기한 전계효과 트랜지스터의 드레인 단자와 공통 전극선의 사이에 연결되어 있는 제1 저장 커패시터와,A first storage capacitor connected between the drain terminal of the field effect transistor and the common electrode line;
상기한 전계효과 트랜지스터의 드레인 단자와 전단 게이트 라인의 사이에 연결되어 있는 제2 저장 커패시터로 구성되어 있으며,And a second storage capacitor connected between the drain terminal of the field effect transistor and the front gate line.
전단 게이트 전극 밑에 저장 커패시터를 형성함으로써 개구율의 감소를 막으면서, 이와 함께 전단 게이트 전극만을 사용하여 저장 커패시터를 형성하는 경우에 발생되는 기생용량의 증가를 억제할 수 있는 효과를 가진 박막 트랜지스터 액정표시장치 및 그의 제조방법을 제공한다.A thin film transistor liquid crystal display device having an effect of preventing the reduction of the aperture ratio by forming a storage capacitor under the front gate electrode and suppressing an increase in parasitic capacitance generated when the storage capacitor is formed using only the front gate electrode. And a method for producing the same.
Description
이 발명은 박막 트랜지스터 액정표시장치 및 그의 제조방법에 관한 것으로서, 더욱 상세하게 말하자면 전단 게이트 전극 밑에 저장 커패시터를 형성함으로써 개구율의 감소를 막으면서, 이와 함께 전단 게이트 전극만을 사용하여 저장 커패시터를 형성하는 경우에 발생되는 기생용량의 증가를 억제할 수 있는 박막 트랜지스터 액정표시장치 및 그의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a thin film transistor liquid crystal display and a method of manufacturing the same. More specifically, in the case of forming a storage capacitor using only the front gate electrode while preventing the reduction of the aperture ratio by forming the storage capacitor under the front gate electrode. The present invention relates to a thin film transistor liquid crystal display device and a manufacturing method thereof capable of suppressing an increase in parasitic capacitance.
현재 박막 트랜지스터를 스위칭 소자로 사용하는 액티브 매트릭스형 액정표시장치(Active matrix Liquid Crystal Display, AMLCD)는 그 휴대성과 우수한 화질로 해서 널리 각광을 받고 있다.Currently, an active matrix liquid crystal display (AMLCD) using a thin film transistor as a switching element has been widely spotlighted for its portability and excellent image quality.
박막 트랜지스터(Thin Film Transistor, TFT) 액정표시패널은 액정 디스플레이 각 화소에 트랜지스터를 배합한 액정이다. 상기한 트랜지스터는 유리 기판상에 비정질 실리콘 등의 박막으로 형성하고, 액정재료로서는 TN(Twisted Nematic) 액정을 사용한다.Thin Film Transistor (TFT) A liquid crystal display panel is a liquid crystal in which a transistor is incorporated in each pixel of a liquid crystal display. The transistor is formed of a thin film of amorphous silicon or the like on a glass substrate, and TN (Twisted Nematic) liquid crystal is used as the liquid crystal material.
상기한 박막 트랜지스터 액정표시패널은 각 화소의 트랜지스터를 동작시켜 신호를 입력하는 화소만을 온시킬 수가 있기 때문에 크로스토크가 발생하지 않는 장점이 있다. 또한, 각 화소에는 박막으로 제작된 저장 커패시터를 두고 있기 때문에, 여기에 전하를 축적하는 것으로 비선택기간에도 표시를 보존할 수 있는 장점이 있다.The thin film transistor liquid crystal display panel has an advantage that crosstalk does not occur because only a pixel for inputting a signal can be turned on by operating a transistor of each pixel. In addition, since each pixel has a storage capacitor made of a thin film, the charge is accumulated therein, and thus there is an advantage that the display can be preserved even during the non-selection period.
이와 같은 박막 트랜지스터 액정표시장치는 광학적 특성이 우수해야 하고, 높은 컨트라스트 및 적은 플리커를 가지며 이미지 스티킹(image sticking)이 없어야 한다. 이를 만족시키기 위해서 화소에 요구되는 특성은 다음과 같은 것들이다.Such a thin film transistor liquid crystal display device should have excellent optical characteristics, have high contrast, low flicker, and no image sticking. The characteristics required for the pixel in order to satisfy this are as follows.
1) 화소의 충방전 시간1) charge / discharge time of pixels
주어진 쓰기 시간내에 신호를 화소에 충분히 쓸 수 있어야 한다. 이것은 화소의 전기용량, 인가 신호전압, 스위칭 소자의 온특성 등에 관계된다.The signal must be able to be written to the pixel within the given write time. This is related to the capacitance of the pixel, the applied signal voltage, the ON characteristic of the switching element, and the like.
2) 신호 지연2) signal delay
게이트 전압이나 데이터 신호전압의 전달 지연으로 인한 신호의 왜곡으로 화소의 충방전을 불충분하게 하는 것으로서, 각 신호라인의 저항과 기생용량 등이 문제가 된다.Insufficient charge and discharge of the pixel due to distortion of the signal due to the delay in propagation of the gate voltage or the data signal voltage causes problems such as resistance and parasitic capacitance of each signal line.
3) 신호전압 유지특성3) Signal voltage holding characteristic
오프시간동안 화소는 신호전압을 잘 유지하여야 한다. 이것은 스위칭 소자의 오프저항, 액정의 저항, 화소의 총 전기용량 등에 관계된다.The pixel must maintain the signal voltage well during the off time. This relates to the off resistance of the switching element, the resistance of the liquid crystal, the total capacitance of the pixel, and the like.
4) 기생용량의 감소4) reduction of parasitic capacity
스위칭 소자의 기생용량은 화소에 들어가는 신호전압에서 레벨 시프트를 일으키는 주요인이다. 따라서, 이러한 기생용량을 충분하게 줄이거나 혹은 저장 커패시터의 전기용량을 위주로 한 화소의 총 전기총량을 충분하게 크게 할 필요가 있다.The parasitic capacitance of the switching element is the main cause of the level shift in the signal voltage entering the pixel. Therefore, it is necessary to sufficiently reduce such parasitic capacitance or to sufficiently increase the total electric total amount of the pixel mainly on the capacitance of the storage capacitor.
상기에서, 화소의 총 전기용량은 화소전극과 반대편 전극의 사이에 형성되는 액정의 전기용량, 저장 커패시터의 전기용량, 박막 트랜지스터의 기생 전기용량 등이 합해진 값으로 나타난다.In the above description, the total capacitance of the pixel is represented by the sum of the capacitance of the liquid crystal formed between the pixel electrode and the opposite electrode, the capacitance of the storage capacitor, and the parasitic capacitance of the thin film transistor.
앞서 언급한 바와같이, 오프시간동안 신호전압을 잘 유지하거나 레벨 시프트나 플리커를 줄임으로써 화질의 향상을 도모하기 위해서는 화소의 총 전기용량을크게 할 필요가 있고, 이것은 주로 저장 커패시터의 크기를 가지고 조절을 하게 된다.As mentioned above, in order to improve the image quality by maintaining the signal voltage well during off time or by reducing the level shift or flicker, it is necessary to increase the total capacitance of the pixel, which is mainly controlled by the size of the storage capacitor. Will be
이하, 첨부된 도면을 참조로 하여 종래의 박막 트랜지스터 액정표시장치에 대하여 설명하기로 한다.Hereinafter, a liquid crystal display device according to the related art will be described with reference to the accompanying drawings.
제1도는 종래의 공통 전극선 방식의 박막 트랜지스터 액정표시장치의 화소 구성도이고,1 is a pixel configuration diagram of a conventional liquid crystal display device of a common electrode line type thin film transistor,
제2도는 종래의 전단 게이트선 방식의 박막 트랜지스터 액정표시장치의 화소 구성도이다.2 is a diagram illustrating a pixel configuration of a conventional thin film transistor liquid crystal display device using a front-end gate line method.
화소의 저장 커패시터를 형성하는데는 2가지 방법이 있는데, 첫째는 제1도에 도시되어 있는 바와 같이 저장 커패시터(Cst)의 형성을 위하여 공통 전극선을 별도로 마련하는 방법이고, 두번째는 제2도에 도시되어 있는 바와 같이 전단의 게이트 라인을 저장 커패시터(Cst)의 한쪽전극으로 활용하는 방법이다.There are two methods for forming the storage capacitor of the pixel. The first method is to separately prepare a common electrode line to form the storage capacitor Cst, as shown in FIG. 1, and the second is shown in FIG. As described above, the front gate line is used as one electrode of the storage capacitor Cst.
그러나, 제1도에 도시되어 있는 바와 같이 공통 전극선을 활용하는 방법은, 게이트 라인의 기생용량이 줄어든다는 장점이 있는 반면에, 배선라인의 수가 늘어나는 단점이 있다. 또한, 이 방법에서는 공통 전극선이 추가되므로 공통 전극선에 의하여 개구율이 줄어드는 단점이 있다.However, the method using the common electrode line as shown in FIG. 1 has the advantage that the parasitic capacitance of the gate line is reduced, while the number of wiring lines is increased. In addition, in this method, since the common electrode line is added, the opening ratio is reduced by the common electrode line.
제2도에 도시되어 있는 바와 같이 전단 게이트선을 이용하는 경우에는 게이트 라인외에 별도의 공통 전극선이 필요없으므로 개구율을 높게 가져갈 수 있는 장점이 있다. 이와같이 별도의 공통 전극선을 없앤 화소구조는 미국 특허번호 제4,114,070호(특허일자: 서기 1978년 9월 12일)에 잘 나타나 있다.As shown in FIG. 2, when the front gate line is used, an additional common electrode line is not required in addition to the gate line, and thus the aperture ratio may be increased. The pixel structure without the separate common electrode line is shown in US Patent No. 4,114,070 (Patent Date: September 12, 1978 AD).
액정표시장치의 대각길이가 작아지고 고정세화 될수록 화소의 면적이 줄어들고, 필요 저장커패시턴스를 확보하는 것이 어려워진다. 따라서, 종래의 전단게이트선을 이용하는 구조에서와 같이 개구율 확보를 위한 기술이 바람직하다고 할 수 있으나, 그러나 이와 같은 종래의 구조에서는 게이트 라인의 기생용량이 커지는 문제점이 있다.As the diagonal length of the liquid crystal display device becomes smaller and becomes more precise, the area of the pixel is reduced, and it becomes difficult to secure necessary storage capacitance. Therefore, the technique for securing the aperture ratio is preferable as in the conventional structure using the shear gate line, but in such a conventional structure there is a problem that the parasitic capacitance of the gate line increases.
이 발명의 목적은 상기한 바와 같은 종래의 단점을 해결하기 위한 것으로서, 전단 게이트 전극 밑에 저장 커패시터를 형성함으로써 개구율의 감소를 막으면서, 이와 함께 전단 게이트 전극만을 사용하여 저장 커패시터를 형성하는 경우에 발생되는 기생용량의 증가를 억제할 수 있는 박막 트랜지스터 액정표시장치 및 그의 제조방법을 제공하는데 있다.SUMMARY OF THE INVENTION An object of the present invention is to solve the above-mentioned disadvantages, which is generated when the storage capacitor is formed using only the front gate electrode while preventing the reduction of the aperture ratio by forming the storage capacitor under the front gate electrode. The present invention provides a thin film transistor liquid crystal display device and a method for manufacturing the same, which can suppress an increase in parasitic capacitance.
상기한 목적을 달성하기 위한 수단으로서 이 발명의 화소 회로의 구성은,As a means for achieving the above object, the configuration of the pixel circuit of the present invention,
게이트 라인에 게이트 단자가 연결되어 있고 데이터 라인에 소오스 단자가 연결되어 있는 전계효과 트랜지스터와,A field effect transistor having a gate terminal connected to the gate line and a source terminal connected to the data line,
상기한 전계효과 트랜지스터의 드레인 단자와 공통 전극선의 사이에 연결되어 있는 제1 저장 커패시터와,A first storage capacitor connected between the drain terminal of the field effect transistor and the common electrode line;
상기한 전계효과 트랜지스터의 드레인 단자와 전단 게이트 라인의 사이에 연결되어 있는 제2 저장 커패시터로 이루어진다.And a second storage capacitor connected between the drain terminal of the field effect transistor and the front gate line.
상기한 목적을 달성하기 위한 수단으로서 이 발명의 방법의 구성은,As a means for achieving the above object, the configuration of the method of the present invention,
기판에 게이트 패턴과 함께 공통 전극선을 형성시키는 단계와,Forming a common electrode line on the substrate together with the gate pattern;
절연막과 실리콘 n+ 층을 차례로 증착한 후에, 투명전극 형성을 위하여ITO(Indium Tin Oxide)를 증착하는 단계와,Depositing an insulating film and a silicon n + layer in order, and then depositing indium tin oxide (ITO) to form a transparent electrode;
투명전극 패턴을 형성한 뒤에, 소오스/드레인 전극용 금속을 증착한 후, 패턴을 형성하는 단계와,After forming the transparent electrode pattern, depositing a metal for source / drain electrodes, and then forming a pattern;
소오스/드레인 전극 사이의 n+ 층을 제거하고, 보호막을 증착하는 단계로 이루어지며,Removing the n + layer between the source / drain electrodes and depositing a protective film,
상기한 공통 전극선과 ITO의 사이에 저장 커패시터가 형성되며, 이와 동시에 상기한 전단 게이트 라인과 ITO의 사이에도 저장 커패시터가 형성되는 것을 특징으로 한다.A storage capacitor is formed between the common electrode line and the ITO, and at the same time, the storage capacitor is formed between the front gate line and the ITO.
상기한 목적을 달성하기 위한 수단으로서 이 발명의 다른 방법의 구성은,As a means for achieving the above object, the configuration of another method of the present invention,
기판위에 비정질 실리콘을 증착한 후에, 저온 결정화 공정과 같이 널리 알려져 있는 여러가지 방법을 통하여 폴리 실리콘을 만들어 실리콘 패턴을 형성하는 단계와,After depositing amorphous silicon on the substrate, forming polysilicon by forming polysilicon through various well-known methods such as low temperature crystallization process;
고온 공정의 경우에는 열산화 공정으로, 저온 공정의 경우에는 증착법으로 게이트 산화막을 형성한 다음, 게이트 패턴을 위한 폴리 실리콘 증착을 하는 단계와,Forming a gate oxide film by a thermal oxidation process in a high temperature process and a deposition method in a low temperature process, and then depositing polysilicon for a gate pattern;
증착된 폴리 실리콘의 저항을 낮추기 위하여 도핑공정을 거친 후, 게이트 패턴 및 공통전극선을 형성하는 단계와,Forming a gate pattern and a common electrode line after the doping process to lower the resistance of the deposited polysilicon;
층간 절연막을 위한 산화막을 입힌 다음에 콘택홀을 형성하는 단계와,Forming a contact hole after coating an oxide film for the interlayer insulating film,
ITO를 증착하여 전극을 형성하고, 데이터 배선 및 전극용 금속을 증착하고, 패턴을 형성한 후에, 보호막을 형성하는 단계로 이루어지며,Forming an electrode by depositing ITO, depositing a metal for data wiring and an electrode, forming a pattern, and then forming a protective film,
상기한 공통 전극선 및 전단의 게이트 전극과 폴리실리콘전극의 사이에는 게이트 절연막에 의해서 분리된 전극을 가지는 저장 커패시터가 형성되는 것을 특징으로 한다.A storage capacitor having an electrode separated by a gate insulating film is formed between the common electrode line, the gate electrode of the front end, and the polysilicon electrode.
이하, 이 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 이 발명을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 이 발명의 가장 바람직한 실시예를 첨부된 도면을 참조로 하여 설명하기로 한다.Hereinafter, the most preferred embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art can easily implement the present invention.
제3도는 이 발명의 실시예에 따른 박막 트랜지스터 액정표시장치의 화소 회로 구성도이다.3 is a block diagram illustrating a pixel circuit of a thin film transistor liquid crystal display according to an exemplary embodiment of the present invention.
제3도에 도시되어 있듯이, 이 발명의 실시예에 따른 박막 트랜지스터 액정표시장치의 화소 회로의 구성은, 게이트 라인에 게이트 단자가 연결되어 있고 데이터 라인에 소오스 단자가 연결되어 있는 전계효과 트랜지스터와, 상기한 전계효과 트랜지스터의 드레인 단자와 공통 전극선의 사이에 연결되어 있는 제1 저장 커패시터(Cst)와, 상기한 전계효과 트랜지스터의 드레인 단자와 전단 게이트 라인의 사이에 연결되어 있는 제2 저장 커패시터(Cst)로 이루어진다.As shown in FIG. 3, the pixel circuit of the thin film transistor liquid crystal display according to the embodiment of the present invention includes a field effect transistor having a gate terminal connected to a gate line and a source terminal connected to a data line; A first storage capacitor Cst connected between the drain terminal of the field effect transistor and the common electrode line, and a second storage capacitor Cst connected between the drain terminal of the field effect transistor and the front gate line. )
제4도는 이 발명의 실시예에 따른 비정질 실리콘 박막 트랜지스터 액정표시장치의 화소 구조도이고,4 is a pixel structure diagram of an amorphous silicon thin film transistor liquid crystal display device according to an exemplary embodiment of the present invention.
제5도는 제4도의 A-A'선을 절단한 단면도이다.5 is a cross-sectional view taken along line AA ′ of FIG. 4.
제4도 및 제5도에 도시되어 있듯이 이 발명의 실시예에 따른 비정질 실리콘 박막 트랜지스터 액정표시장치는,4 and 5, the amorphous silicon thin film transistor liquid crystal display device according to the embodiment of the present invention,
기판(1)에 게이트 패턴(2)과 함께 공통 전극선(3)을 형성시키는 단계와,Forming a common electrode line 3 together with the gate pattern 2 on the substrate 1,
절연막(4)과 실리콘 n+ 층을 차례로 증착한 후에, 투명전극 형성을 위하여 ITO(5)를 증착하는 단계와,After depositing the insulating film 4 and the silicon n + layer in sequence, depositing ITO 5 to form a transparent electrode,
투명전극 패턴(5)을 형성한 뒤에, 소오스/트레인 전극용 금속을 증착한 후, 패턴을 형성하는 단계와,After forming the transparent electrode pattern 5, depositing a metal for source / train electrodes, and then forming a pattern;
소오스/트레인 전극 사이의 n+ 층을 제거하고, 보호막(6)을 증착하는 공정을 거쳐서 제작됨으로써,By removing the n + layer between the source and train electrodes and depositing the protective film 6,
공통 전극선(3)과 ITO(5)의 사이에 저장 커패시터가 형성되며, 이와 동시에 전단의 게이트 라인(2)과 ITO(5)의 사이에도 저장 커패시터(Cst)가 형성되는 구조로 이루어진다.The storage capacitor is formed between the common electrode line 3 and the ITO 5, and at the same time, the storage capacitor Cst is formed between the gate line 2 and the ITO 5 at the front end.
제6도는 이 발명의 실시예에 따른 폴리 실리콘 박막 트랜지스터 액정표시장치의 화소 구조도이고,6 is a pixel structure diagram of a polysilicon thin film transistor liquid crystal display device according to an exemplary embodiment of the present invention.
제7도는 제6도의 B-B'선을 절단한 단면도이고,7 is a cross-sectional view taken along the line B-B 'of FIG.
제8도는 제6도의 C-C'선을 절단한 단면도이다.FIG. 8 is a cross-sectional view taken along line CC ′ of FIG. 6.
제6도 내지 제8도에 도시되어 있듯이 이 발명의 실시예에 따른 폴리 실리콘 박막 트랜지스터 액정표시장지는,6 to 8, the polysilicon thin film transistor liquid crystal display according to the embodiment of the present invention,
기판(11)위에 비정질 실리콘을 증착한 후에, 저온 결정화 공정과 같이 널리 알려져 있는 여러가지 방법을 통하여 폴리 실리콘을 만들어 실리콘 패턴(12)을 형성하는 단계와,After depositing amorphous silicon on the substrate 11, forming silicon pattern 12 by making polysilicon through various well-known methods such as low temperature crystallization process,
고온 공정의 경우에는 열산화 공정으로, 저온 공정의 경우에는 증착법으로 게이트 산화막(13)을 1000Å 정도 형성한 다음, 게이트 패턴 및 공통전극선을 위한폴리 실리콘 증착을 하는 단계와,Forming a gate oxide film 13 by about 1000 으로 by a thermal oxidation process in a high temperature process and a deposition method in a low temperature process, and then depositing polysilicon for a gate pattern and a common electrode line;
증착된 폴리 실리콘의 저항을 낮추기 위하여 도핑공정을 거친 후, 게이트 패턴(14) 및 공통전극선(14-A)을 형성하는 단계와,After the doping process to lower the resistance of the deposited polysilicon, forming a gate pattern 14 and a common electrode line 14 -A,
층간절연막(15)을 위한 산화막을 8000Å 정도의 두께로 입힌 다음에 콘택홀을 형성하는 단계와,Coating an oxide film for the interlayer insulating film 15 to a thickness of about 8000 Å and forming a contact hole;
ITO(16)를 증착하여 전극을 형성하고, 데이터 배선 및 전극용 금속을 증착하고, 패턴을 형성한 후에, 보호막(17)을 형성하는 단계를 거쳐서 제작됨으로써,By depositing the ITO 16 to form the electrode, depositing the data wiring and the metal for the electrode, forming the pattern, and then forming the protective film 17,
공통 전극선(14-A) 및 전단의 게이트 라인(14)과 활성층 폴리실리콘전극(12)의 사이에 게이트 절연막(13)에 의해 분리된 전극을 가지는 저장 커패시터(Cst)가 형성되는 구조로 이루어진다. 이때, 공통전극선(14-A) 및 전단의 게이트라인(14)과 ITO(16) 사이에도 층간절연막에 의한 커패시터가 자동으로 생성된다.A storage capacitor Cst having an electrode separated by the gate insulating film 13 is formed between the common electrode line 14 -A and the gate line 14 at the front end and the active layer polysilicon electrode 12. At this time, a capacitor by an interlayer insulating film is automatically generated between the common electrode line 14 -A and the gate line 14 and ITO 16 at the front end.
상기한 구성에 의한, 이 발명의 실시예에 따른 박막 트랜지스터 액정표시장치 및 그의 제조공정은 다음과 같다.The thin film transistor liquid crystal display device and its manufacturing process according to the embodiment of the present invention having the above-described configuration are as follows.
먼저, 제4도 및 제5도에 도시되어 있는 비정질 실리콘 박막 트랜지스터 액정표시장치에 대하여 설명하기로 한다. 비정질 실리콘 박막 트랜지스터 액정표시장치에서는, 박막 트랜지스터의 게이트가 아래에 위치하는 바텀 게이트형의 구조를 갖는다.First, the amorphous silicon thin film transistor liquid crystal display shown in FIGS. 4 and 5 will be described. In an amorphous silicon thin film transistor liquid crystal display device, it has a bottom gate type structure in which the gate of a thin film transistor is located below.
처음에, 기판(1)에 게이트 패턴(2)을 형성시킨다. 이때 공통 전극선(3)도 동시에 형성이 된다.First, the gate pattern 2 is formed in the substrate 1. At this time, the common electrode line 3 is also formed at the same time.
다음에, 절연막(4)과 실리콘 n+ 층을 차례로 증착한 후에, 투명전극 형성을위하여 ITO(5)를 증착한다.Next, after the insulating film 4 and the silicon n + layer are sequentially deposited, ITO 5 is deposited to form a transparent electrode.
상기한 투명전극 패턴(5)을 형성한 뒤에, 소오스/드레인 전극용 금속을 증착한 후, 패턴을 형성한다.After forming the transparent electrode pattern 5, the metal for source / drain electrodes is deposited, and then a pattern is formed.
다음에, 소오스/드레인 전극 사이의 n+ 층을 제거하고, 보호막(6)을 증착후 공정을 끝낸다.Next, the n + layer between the source / drain electrodes is removed, and the protective film 6 is finished after the deposition process.
이 경우에, 저장 커패시터는 공통 전극선(3)과 ITO(5)의 사이에 형성되며, 이와 동시에 전단의 게이트 라인(2)과 ITO(5)의 사이에도 형성이 된다.In this case, the storage capacitor is formed between the common electrode line 3 and the ITO 5, and at the same time, it is formed between the gate line 2 and the ITO 5 at the front end.
다음에는, 제6도 내지 제8도에 도시되어 있는 폴리 실리콘 박막 트랜지스터 액정표시장치에 대하여 설명하기로한다. 폴리 실리콘 박막 트랜지스터 액정표시장치에서는, 박막 트랜지스터의 게이트가 위에 위치하는 탑 게이트형의 구조를 갖는다.Next, the polysilicon thin film transistor liquid crystal display device shown in FIGS. 6 to 8 will be described. In the polysilicon thin film transistor liquid crystal display device, it has a top gate type structure in which the gate of the thin film transistor is located above.
대개의 경우 기판(11)위에 저압 화학기상 증착법(Low Pressure Chemical Vapor Deposition, LPCVD) 등으로 비정질 실리콘을 540℃ 의 온도에서 증착한 후에, 저온 결정화 공정과 같이 널리 알려져 있는 여러가지 방법을 통하여 폴리 실리콘을 만들어 실리콘 패턴(12)을 형성한다.In most cases, polysilicon is deposited on the substrate 11 by low pressure chemical vapor deposition (LPCVD) or the like at a temperature of 540 ° C. To form a silicon pattern 12.
이때 박막 트랜지스터의 채널이 형성될 부분과 저장 커패시터가 형성될 부분에 실리콘 패턴(12)이 제6도에 도시되어 있는 바와 같이 형성된다.At this time, the silicon pattern 12 is formed in the portion where the channel of the thin film transistor and the storage capacitor are to be formed, as shown in FIG.
고온 공정의 경우에는 열산화 공정으로, 저온 공정의 경우에는 증착법으로 게이트산화막(13)을 1000Å 정도 형성한 다음, 게이트 패턴을 위한 폴리 실리콘 증착을 한다.In the case of the high temperature process, the gate oxide film 13 is formed by about 1000 mV by the thermal oxidation process, and in the case of the low temperature process, polysilicon deposition is performed for the gate pattern.
다음에, 증착된 폴리 실리콘의 저항을 낮추기 위하여 도정공정을 거친 후, 게이트 패턴(14)을 형성한다. 상기한 게이트 패턴(14)은 저온공정의 경우에 금속을 사용할 수도 있다.Next, the gate pattern 14 is formed after the coating process to lower the resistance of the deposited polysilicon. The gate pattern 14 may use a metal in a low temperature process.
이때, 게이트 전극(14)및 배선과 저장 커패시터(Cst)의 형성을 위한 대향전극용 공통 전극선(14-A)이 동시에 형성된다.At this time, the gate electrode 14 and the counter electrode common electrode line 14 -A for forming the wiring and the storage capacitor Cst are simultaneously formed.
이어서, 층간 절연막(15)을 위한 산화막율 800Å 정도의 두께로 입힌 다음에 콘택홀을 제6도에 도시되어 있는 바와 같이 형성한다.Subsequently, an oxide film for the interlayer insulating film 15 is coated to a thickness of about 800 GPa, and then contact holes are formed as shown in FIG.
콘택홀의 형성이후에는, ITO(16)를 증착하여 전극을 형성한다. 그리고, 데이터 배선 및 전극용 금속을 증착하고, 패턴을 형성한 후에, 보호막(17)의 형성과정을 거쳐 공정을 끝내게 된다.After the formation of the contact hole, the ITO 16 is deposited to form an electrode. After depositing the data wiring and the metal for the electrode and forming the pattern, the process is completed by forming the protective film 17.
이때, 공통 전극선(14-A) 및 전단의 게이트 라인(14)과 실리콘전극(12)의 사이에는 게이트 절연막(13)에 의해서 분리된 전극을 가지는 저장 커패시터(Cst)가 형성된다. 이때 동시에 공통전극선(14-A) 및 전단의 게이트라인(14)과 ITO전극(16) 사이에도 층간절연막(15)에 의해 분리된 전극을 가지는 저장 캐패시티가 병렬로 형성된다.At this time, a storage capacitor Cst having an electrode separated by the gate insulating layer 13 is formed between the common electrode line 14 -A, the gate line 14 at the front end, and the silicon electrode 12. At this time, a storage capacity having electrodes separated by the interlayer insulating film 15 is also formed in parallel between the common electrode line 14 -A and the gate line 14 and the ITO electrode 16 at the front end.
이상에서와 같이 이 발명의 실시예에서, 전단 게이트 라인 밑에 저장 커패시터를 형성함으로써 개구율의 감소를 막으면서, 이와 함께 전단 게이트 전극만을 사용하여 저장 커패시터를 형성하는 경우에 발생되는 기생용량의 증가를 억제할 수 있는 효과를 가진 박막 트랜지스터 액정표시장치 및 그의 제조방법을 제공할 수가 있다. 이 발명의 이러한 효과는 박막 트랜지스터 액정 표시장치의 설계, 제조, 판매 등의 분야에서 이용될 수 있다.As described above, in the embodiment of the present invention, the storage capacitor is prevented from being formed by forming the storage capacitor under the front gate line, and at the same time, the increase in parasitic capacitance generated when the storage capacitor is formed using only the front gate electrode is suppressed. A thin film transistor liquid crystal display device having an effect which can be achieved and a method of manufacturing the same can be provided. This effect of the present invention can be used in the fields of design, manufacture, sale, etc. of thin film transistor liquid crystal display devices.
제1도는 종래의 공통 전극선 방식의 박막 트랜지스터 액정표시장치의 화소 회로 구성도이고,1 is a configuration diagram of a pixel circuit of a conventional thin film transistor liquid crystal display device having a common electrode line method.
제2도는 종래의 전단 게이트선 방식의 박막 트랜지스터 액정표시장치의 화소 회로 구성도이고,2 is a block diagram of a pixel circuit of a conventional thin film transistor liquid crystal display device using a front-end gate line method.
제3도는 이 발명의 실시예에 따른 박막 트랜지스터 액정표시장치의 화소 회로 구성도이고,3 is a configuration diagram of a pixel circuit of a thin film transistor liquid crystal display device according to an exemplary embodiment of the present invention.
제4도는 이 발명의 실시예에 따른 비정질 실리콘 박막 트랜지스터 액정표시장치의 화소 구조도이고,4 is a pixel structure diagram of an amorphous silicon thin film transistor liquid crystal display device according to an exemplary embodiment of the present invention.
제5도는 제4도의 A-A'선을 절단한 단면도이고,5 is a cross-sectional view taken along the line A-A 'of FIG.
제6도는 이 발명의 실시예에 따른 폴리 실리콘 박막 트랜지스터 액정표시장치의 화소 구조도이고,6 is a pixel structure diagram of a polysilicon thin film transistor liquid crystal display device according to an exemplary embodiment of the present invention.
제7도는 제6도의 B-B'선을 절단한 단면도이고,7 is a cross-sectional view taken along the line B-B 'of FIG.
제8도는 제6도의 C-C'선을 절단한 단면도이다.FIG. 8 is a cross-sectional view taken along line CC ′ of FIG. 6.
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