KR100373158B1

KR100373158B1 - Method of manufacturing a semiconductor device

Info

Publication number: KR100373158B1
Application number: KR10-2000-0085463A
Authority: KR
Inventors: 배경진; 김윤남
Original assignee: 주식회사 하이닉스반도체
Priority date: 2000-12-29
Filing date: 2000-12-29
Publication date: 2003-02-25
Anticipated expiration: 2020-12-29
Also published as: KR20020056154A

Abstract

본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 패드영역에 형성되는 필드산화막의 크기를 작게 하여 형성하고 그 상부에 게이트전극을 필드산화막과 동일한 어레이(Array)로 형성함으로써, 반도체 소자의 속도, 외부 구동회로의 잡음에 대한 영향 및 고집적화에 의한 리드 프레임 길이에 따른 핀별 캐패시턴스값의 변동을 패드영역의 필드산화막과 게이트전극의 어레이를 조절하여 쉽게 원하는 대로 조정할 수 있는 반도체 소자의 제조 방법을 제시함에 있다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, wherein the field oxide film formed in the pad region is made smaller in size, and the gate electrodes are formed in the same array as the field oxide film on the upper side thereof, whereby The present invention provides a method of fabricating a semiconductor device in which a change in capacitance value of each pin according to the lead frame length due to the noise of the driving circuit and the high integration is easily adjusted by controlling the field oxide film and the gate electrode array in the pad region. .

Description

Method of manufacturing a semiconductor device

본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 특히 패드영역에 형성되는 필드산화막의 크기를 작게 하여 형성하고 그 상부에 게이트전극을 필드산화막과 동일한 어레이(Array)로 형성함으로써, 반도체 소자의 속도, 외부 구동회로의 잡음에 대한 영향 및 고집적화에 의한 리드 프레임 길이에 따른 핀별 캐패시턴스값의 변동을 패드영역의 필드산화막과 게이트전극의 어레이를 조절하여 쉽게 원하는 대로 조정할 수 있는 반도체 소자의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and in particular, by forming a small size of a field oxide film formed in a pad region and forming a gate electrode on the same in the same array as a field oxide film, thereby increasing The present invention relates to a method of fabricating a semiconductor device in which a change in capacitance value of each pin according to the lead frame length due to the noise and the high integration of an external driving circuit can be easily adjusted by controlling an array of field oxide films and gate electrodes in a pad region. .

최근, 반도체 소자의 고집적화 및 고속화로 변화하여 감에 따라, 이와 같은 반도체 소자와 외부 구동회로간에 입/출력 신호를 주고 받기 위한 패드(Pad)에 대한 연구가 활발히 진행중에 있다.Recently, as the semiconductor devices are changed to higher integration and higher speeds, studies on pads for transmitting and receiving input / output signals between the semiconductor devices and the external driving circuits are being actively conducted.

일반적으로, 반도체 소자는 메인 칩(Main chip)의 보호를 위해 ESD(Electrostactic discharge)회로가 패드 좌우로 풀-업(Pull-up) 및 풀-다운(Pull-down)으로 연결되어 형성된다.In general, a semiconductor device is formed by connecting an electrostatic discharge (ESD) circuit to pull-up and pull-down from side to side of a pad to protect a main chip.

이를 도 1을 결부하여 설명하면, 우선, ESD 회로의 풀-업 및 풀-다운과 패드는 반도체 기판(1A,1B,1C)의 소정 부위에 접합영역과 필드영역을 확정하기 위한 필드산화막(2A,2B,2C)이 형성된다.Referring to FIG. 1, first, the pull-up, pull-down, and pads of an ESD circuit have a field oxide film 2A for determining a junction region and a field region at predetermined portions of the semiconductor substrates 1A, 1B, and 1C. , 2B, 2C) are formed.

이후, 필드산화막(2A,2B,2C)을 포함한 전체 구조 상부에게이트산화막(3A,3B) 및 폴리실리콘(4A,4B)이 순차적으로 증착된 후, 소정의 마스크공정을 이용한 식각공정에 의해 폴리실리콘(4A,4B) 및 게이트산화막(3A,3B)이 순차적으로 식각되어 ESD 풀-업 및 ESD 풀-다운 영역에만 게이트전극(5A,5B)이 형성된다.Subsequently, the gate oxide films 3A and 3B and the polysilicon 4A and 4B are sequentially deposited on the entire structure including the field oxide films 2A, 2B and 2C, and then poly-etched by an etching process using a predetermined mask process. Silicon 4A and 4B and gate oxide films 3A and 3B are sequentially etched to form gate electrodes 5A and 5B only in the ESD pull-up and ESD pull-down regions.

이후, 게이트전극(5A,5B)을 포함한 전체 구조 상부에 스페이서막이 증착된 후, 소정의 제거공정에 의해 제거되어 게이트전극(5A,5B)의 양측면에만 스페이서(6A,6B)가 형성된다. 이후, 게이트전극(5A,5B)과 스페이서(6A,6B)를 마스크로 이용한 소정의 이온 주입공정에 의해 필드산화막(2A,2C)와 게이트전극(5A,5B) 사이의 반도체 기판(1A,1C) 상부에 접합영역(7A,7B)이 형성된다. 이후, 전체 구조 상부에 층간절연막(8A,8B,8C)이 형성된 후, 그 상부에 금속층(9A,9B,9C)이 형성된다.Thereafter, a spacer film is deposited on the entire structure including the gate electrodes 5A and 5B, and then removed by a predetermined removal process to form spacers 6A and 6B only on both sides of the gate electrodes 5A and 5B. Then, the semiconductor substrates 1A and 1C between the field oxide films 2A and 2C and the gate electrodes 5A and 5B by a predetermined ion implantation process using the gate electrodes 5A and 5B and the spacers 6A and 6B as masks. Junction regions 7A and 7B are formed on the upper side. Thereafter, after the interlayer insulating films 8A, 8B, and 8C are formed on the entire structure, the metal layers 9A, 9B, and 9C are formed thereon.

여기서, 패드영역의 금속층(9B)은 외부 구동회로와의 입/출력을 위해 리드프레임(Lead frame)과 접속된다.Here, the metal layer 9B of the pad region is connected to a lead frame for input / output with an external driving circuit.

이와 같이 형성된, ESD 풀-업 및 풀 다운회로의 접합영역의 캐패시턴스값을 최적으로 할 경우 패드의 캐패시턴스값도 동시에 어느 정도 변동된다. 이는, 반도체 소자의 스피드(Speed)와 외부 구동회로에서 전송된 잡음(Noise)의 영향 등 특성에 좋지 않은 영향을 미치게 된다.When the capacitance values of the junction regions of the ESD pull-up and pull-down circuits formed as described above are optimized, the capacitance values of the pads are also somewhat changed at the same time. This may adversely affect characteristics such as the speed of the semiconductor device and the influence of noise transmitted from an external driving circuit.

그리고 최근 고집적화 및 고속화의 하이 소자로 가면서 리드 프레임의 길이에 따른 핀(Pin)별 변동도 제품의 특성에 적지않은 문제로 부각되고 있다.In recent years, as high integration and high speed devices have been developed, the variation of each pin according to the length of the lead frame is also a problem in the characteristics of the product.

따라서, 핀별 캐패시턴스의 변동을 줄이기 위해서는 패드의 캐패시턴스값을 조절해야 하는데, 그러기 위해서는 ESD회로의 접합영역을 수정해야 하므로 ESD와 서로 상반된 관계가 된다. 그래서 ESD와 패드의 캐패시턴스값을 서로 만족하기가 쉽지 않는 문제로 부각되고 있다.Therefore, in order to reduce the variation in capacitance of each pin, the capacitance value of the pad needs to be adjusted. In order to do this, the junction area of the ESD circuit needs to be modified. As a result, ESD and pad capacitance values are difficult to satisfy.

이러한 요인들은 반도체 소자의 공정 안정화뿐만 아니라 소자의 특성 및 불량에도 적지않은 문제를 야기시키므로 반도체 소자의 신뢰성 및 제조 수율을 저하시키게 되는 문제가 되고 있다.These factors cause a lot of problems not only in the process stabilization of the semiconductor device but also in the characteristics and defects of the device has been a problem that lowers the reliability and manufacturing yield of the semiconductor device.

따라서, 본 발명의 목적은 반도체 소자의 외부 구동회로와 입/출력 신호를 주고받는 패드의 형성에서 주변의 ESD 회로의 접합영역의 캐패시턴스값에 전혀 영향을 주지않고 리드 프레임의 길이에 따라 핀별 캐패시턴스값의 변동을 최소로 줄여주면서 패드를 형성하기 위한 반도체 소자의 제조 방법을 제공함에 있다.Accordingly, an object of the present invention is that the capacitance value of each pin according to the length of the lead frame without affecting the capacitance value of the junction region of the peripheral ESD circuit in the formation of the pad that exchanges the input / output signal with the external drive circuit of the semiconductor device It is to provide a method of manufacturing a semiconductor device for forming a pad while minimizing the fluctuation of.

본 발명의 또 다른 목적은 패드영역에 형성되는 필드산화막의 크기를 작게 하여 형성하고 그 상부에 게이트전극을 필드산화막과 동일한 어레이(Array)로 형성함으로써, 반도체 소자의 속도, 외부 구동회로의 잡음에 대한 영향 및 고집적화에 의한 리드 프레임 길이에 따른 핀별 캐패시턴스값의 변동을 패드영역의 필드산화막과 게이트전극의 어레이를 조절하여 쉽게 원하는 대로 조정할 수 있는 반도체 소자의 제조 방법을 제공함에 있다.Another object of the present invention is to reduce the size of the field oxide film formed in the pad region and to form a gate electrode in the same array as the field oxide film, thereby reducing the speed of the semiconductor device and the noise of the external driving circuit. The present invention provides a method of fabricating a semiconductor device in which the variation of capacitance value of each pin according to the lead frame length due to the influence and the high integration can be easily adjusted by adjusting the field oxide film and the gate electrode array in the pad region.

도 1은 종래 기술에 따른 반도체 소자의 제조 방법을 설명하기 위해 도시한 반도체 소자의 단면도.1 is a cross-sectional view of a semiconductor device shown for explaining a method of manufacturing a semiconductor device according to the prior art.

도 2는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위해 도시한 반도체 소자의 단면도.2 is a cross-sectional view of a semiconductor device for explaining the method of manufacturing the semiconductor device according to the embodiment of the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

1A,1B,1C,11A,11B,11C : 반도체 기판1A, 1B, 1C, 11A, 11B, 11C: semiconductor substrate

2A,2B,2C,12A,12B,12C : 필드산화막2A, 2B, 2C, 12A, 12B, 12C: field oxide film

3A,3B,13A,13B,13C : 게이트산화막3A, 3B, 13A, 13B, 13C: gate oxide film

4A,4B,14A,14B,14C : 폴리실리콘4A, 4B, 14A, 14B, 14C: Polysilicon

5A,5B,15A,15B,15C : 게이트전극5A, 5B, 15A, 15B, 15C: gate electrode

6A,6B,16A,16B,16C : 스페이서6A, 6B, 16A, 16B, 16C: spacer

7A,7B,17A,17B : 접합영역7A, 7B, 17A, 17B: Junction Area

8A,8B,8C,19A,18B,18C : 층간절연막8A, 8B, 8C, 19A, 18B, 18C: Interlayer Insulating Film

9A,9B,9C,19A,19B,19C : 금속층9A, 9B, 9C, 19A, 19B, 19C: Metal layer

본 발명은 셀 영역과 외부 구동회로간에 입/출력 신호를 주고 받기 위한 패드 부를 포함하는 반도체 소자의 제조 방법에 있어서, 상기 패드부는 소정의 반도체 기판 상부에 하나 이상의 필드산화막을 형성하는 단계와; 상기 필드산화막과 대응되게 게이트전극을 형성하는 단계와; 상기 게이트전극 상부에 층간절연막을 형성하는 단계와; 상기 층간절연막 상부에 금속층을 형성하는 단계를 포함한다.The present invention provides a method of manufacturing a semiconductor device including a pad unit for exchanging input / output signals between a cell region and an external driving circuit, the method comprising: forming at least one field oxide layer on a predetermined semiconductor substrate; Forming a gate electrode corresponding to the field oxide film; Forming an interlayer insulating film on the gate electrode; Forming a metal layer on the interlayer insulating layer.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings will be described in detail the present invention.

도 2는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위해 도시한 반도체 소자의 단면도이다.2 is a cross-sectional view illustrating a semiconductor device for explaining the method of manufacturing the semiconductor device according to the embodiment of the present invention.

도 2를 참조하면, 우선, ESD 회로의 풀-업 및 풀-다운과 패드는 반도체 기판(11A,11B,11C)의 소정 부위에 접합영역과 필드영역을 확정하기 위한 필드산화막(12A,12B,12C)이 형성된다. 여기서, 패드영역의 필드산화막(12B)의 수는 패드의 캐패시턴스값에 의해 결정된다.Referring to FIG. 2, first, pull-up, pull-down, and pads of an ESD circuit include field oxide films 12A, 12B, for deciding a junction region and a field region at predetermined portions of the semiconductor substrates 11A, 11B, and 11C. 12C) is formed. Here, the number of field oxide films 12B in the pad region is determined by the capacitance value of the pad.

이후, 필드산화막(12A,12B,12C)을 포함한 전체 구조 상부에 게이트산화막(13A,13B,13C) 및 폴리실리콘(14A,14B,14C)이 순차적으로 증착된 후, 소정의 마스크공정을 이용한 식각공정에 의해 폴리실리콘(14A,14B,14C) 및 게이트산화막(13A,13B,13C)이 순차적으로 식각되어 게이트전극(15A,15B,15C)이 형성된다. 여기서, 패드영역의 게이트전극(15B)는 필드산화막(12B) 상부에 형성된다. 또한,게이트전극(15B)는 SRAM 소자의 플로팅 게이트전극 또는 컨트롤 게이트전극을 형성할 시 동시에 형성된다.Thereafter, the gate oxide films 13A, 13B, 13C and polysilicon 14A, 14B, 14C are sequentially deposited on the entire structure including the field oxide films 12A, 12B, and 12C, and then etched using a predetermined mask process. By the process, the polysilicon 14A, 14B, 14C and the gate oxide films 13A, 13B, 13C are sequentially etched to form the gate electrodes 15A, 15B, 15C. Here, the gate electrode 15B of the pad region is formed on the field oxide film 12B. In addition, the gate electrode 15B is simultaneously formed when the floating gate electrode or the control gate electrode of the SRAM device is formed.

이후, 게이트전극(15A,15B,15C)을 포함한 전체 구조 상부에 스페이서막이 증착된 후, 소정의 제거공정에 의해 제거되어 게이트전극(15A,15B,15C)의 양측면에만 스페이서(16A,16B,16C)가 형성된다. 이후, 게이트전극(15A,15B,15C)과 스페이서(16A,16B,16C)를 마스크로 이용한 소정의 이온 주입공정에 의해 필드산화막(12A,12C)과 게이트전극(15A,15C) 사이의 반도체 기판(11A,11C) 상부에 접합영역(17A,7B)이 형성된다. 이후, 전체 구조 상부에 층간절연막(18A,18B,18C)이 형성된 후, 그 상부에 금속층(19A,19B,19C)이 형성된다.Subsequently, a spacer film is deposited on the entire structure including the gate electrodes 15A, 15B, and 15C, and then removed by a predetermined removal process so that only spacers 16A, 16B, and 16C are formed on both sides of the gate electrodes 15A, 15B, and 15C. ) Is formed. Then, the semiconductor substrate between the field oxide films 12A, 12C and the gate electrodes 15A, 15C by a predetermined ion implantation process using the gate electrodes 15A, 15B, 15C and the spacers 16A, 16B, 16C as a mask. The junction regions 17A and 7B are formed on the upper portions 11A and 11C. Thereafter, after the interlayer insulating films 18A, 18B, and 18C are formed over the entire structure, metal layers 19A, 19B, and 19C are formed over the interlayer insulating films 18A, 18B, and 18C.

여기서, 패드영역의 금속층(19B)은 외부 구동회로와의 입/출력을 위해 리드프레임(Lead frame)과 접속된다.Here, the metal layer 19B of the pad region is connected to a lead frame for input / output with an external driving circuit.

전술한 바와 같이, 본 발명은 패드영역에 형성되는 필드산화막의 크기를 작게 하여 형성하고 그 상부에 게이트전극을 필드산화막과 동일한 어레이(Array)로 형성한다.As described above, the present invention is formed by reducing the size of the field oxide film formed in the pad region and forming the gate electrodes in the same array as the field oxide film thereon.

상술한 바와 같이, 본 발명은 패드영역에 형성되는 필드산화막의 크기를 작게 하여 형성하고 그 상부에 게이트전극을 필드산화막과 동일한 어레이(Array)로 형성함으로써, 반도체 소자의 속도, 외부 구동회로의 잡음에 대한 영향 및 고집적화에 의한 리드 프레임 길이에 따른 핀별 캐패시턴스값의 변동을 패드영역의 필드산화막과 게이트전극의 어레이를 조절하여 쉽게 원하는 대로 조정할 수 있다.As described above, the present invention is formed by reducing the size of the field oxide film formed in the pad region and forming the gate electrodes on the same array as the field oxide film, thereby increasing the speed of the semiconductor device and the noise of the external driving circuit. The variation of the capacitance value per pin according to the lead frame length due to the influence on the high density and the high integration can be easily adjusted as desired by adjusting the field oxide film and the gate electrode array in the pad region.

따라서, 반도체 소자의 속도나 외부 잡음의 영향 특성을 향상시킬 수 있어 반도체 소자의 신뢰성과 제조 수율을 향상시킬 수 있다.Therefore, the influence characteristic of the speed and external noise of a semiconductor element can be improved, and the reliability and manufacturing yield of a semiconductor element can be improved.

Claims

In the manufacturing method of a semiconductor device comprising a pad unit for transmitting and receiving input and output signals between the cell region and the external driving circuit,

The pad part

Forming at least one field oxide film on a predetermined semiconductor substrate;

Forming a gate electrode corresponding to the field oxide film;

Forming an interlayer insulating film on the gate electrode;

And forming a metal layer on the interlayer insulating layer.