KR100434553B1 - 단일전자트랜지스터및그제조방법 - Google Patents

Abstract

본발명은 증착을 통해 얻은 나노 미터 단위의 결정립들을 응용하여 제조된 단일 전자 트랜지스터(single electron transistor) 및 그 제조 방법에 관한 것이다. 본 발명에 따른 단일 전자 트랜지스터는 그 상부가 산화된 실리콘 기판 상에 5nm 이하여 금속 혹은 반도체 결정립을 증착하고, 그 위에 소스 및 드레인을 형성함으로써, 종래의 단일 전자 트랜지스터들 보다 제작이 용이하고 또한 증착에 의해 자연적으로 생긴 빈공간을 터널 장벽으로 이용하기 때문에 제작 후 공기중에 노출시켜도 터널 장벽의 열화가 전혀 없으므로 오랫동안 상온에서 작동시켜도 재현성 및 트랜지스터의 열화 문제가 발생하지 않는다.

Description

단일 전자 트랜지스터 및 그 제조 방법{A single electron transistor using granular nano cry stais and a fabricating method thereof}

본발명은 단일 전자 트랜지스터에 관한 것으로, 상세하게는 증착을 통해 얻은 나노 미터 단위의 결정립들을 응용하여 제조된 단일 전자 트랜지스터(single electron transistor) 및 그 제조 방법에 관한 것이다.

도 1a 및 도 1b는 종래의 단일 전자 트랜지스터들의 개략적 수직 단면도이다. 종래의 단일 전자 트랜지스터는, 도 1a에 도시된 바와 같이, 실리콘 기판(11) 상에 소스(source)(12)와 드레인(drain)(13) 사이에 2개의 터널 장벽(tunnel barrier)(14)을 만들어 아일런드(island)(15)를 형성시킨 구조이거나, 혹은 도 1b에 도시된 바와 같이, 실리콘 기판(21) 상에 SiO2 절연막(22)를 형성하고, 그 상면에 소스(23)와 드레인(24)을 형성한 후, 유전체(25) 속에 금속이나 반도체를 물리적 혹은 화학적인 증착을 통해 나노미터(nm) 크기인 알갱이 모양의 아일런드(15)를 형성시킨 구조이다.

그러나, 참고 문헌 T.Wada etal Jpn.J.Appl.Phys 34,12B(1995)6961 및 K.Matsumoto etal Appl.Phys.Lett 68(1996)34에 따르면, 도 1a에 도시된 바와 같은 단일 전자 트랜지스터의 경우 아일런드(15)의 크기를 나노미터 크기로 균일하게 제어하는 것이 매우 어렵다. 특히, SPM(scanning probe microscopy)을 응용할 경우 터널 장벽이 공기중에서 열화되기 때문에 단일 전자 트랜지스터의 작동 재현성이 전혀없다. 그리고 참고문헌 W.Chen etal Appl.Phys.Lett 66(1995)3383 및 A.Dutta etal Jpn.J.Appl.Phys 36,6B(1997)4038에 의하면, 도면 1b에 도시된 바와 같은 단일 전자 트랜지스터의 경우, 또한 여러 번의 복잡한 공정을 거쳐야 하므로 제조상어려움이 따른다.

따라서 재현성있는 상온 작동 단일 전자 트랜지스터를 구현하기 위해서는 공정이 간단하며 아일런드의 크기를 나노미터 크기로 쉽게 제어할 수 있는 새로운 구조 및 제조 방법이 요구된다.

본 발명은 상기와 같은 문제점을 개선하고자 창안된 것으로, 차세대 초고집적(1 Tb) 메모리 및 로직에 응용할 수 있도록, 298°K 이상의 상온에서 작동이 가능한 단일 전자 트랜지스터 및 그 제조 방법을 제공하는데 그 목적이 있다.

도 1a 및 도 1b는 각각 종래의 단일 전자 트랜지스터의 개략적인 수직 단면도이고,

도 2는 본 발명에 따른 단일 전자 트랜지스터의 개략적인 수직 단면도이다.

<도면의 주요부분에 대한 부호의 설명>

11. 실리콘 기판 12. 소스

13. 드레인 14. 터널 장벽

15. 아일런드

21. 실리콘 기판 22. SiO2 산화층

23. 소스 24. 드레인

25. 유전체 26. 금속 결정립

101. 실리콘 기판 102. SiO2 산화층

103. 아일런드층(금속 결정립) 104. 소스

105. 드레인

상기와 같은 목적을 달성하기 위하여 본 발명에 따른 단일 전자 트랜지스터는, 그 상부가 산화된 반도체 기판; 상기 기판의 산화면 상에 증착된 5nm 이하의 금속 결정립들을 갖으며 결정립들 사이에 빈 공간이 형성된 아일런드층; 및 상기 아일런드층 상에 일정한 간격을 두고 형성된 소스 및 드레인;을 구비한 것을 특징으로 한다.

본 발명에 있어서, 상기 아일런드층의 아일런드의 터널 장벽은 결정립과 결정립 사이의 폭 5nm 이하의 빈공간을 이용하고, 상기 아일런드층은 두께가 10 nm 이하이며, 5nm 이하의 반도체 결정립으로 형성된 것이 바람직하다.

또한, 상기와 같은 목적을 달성하기 위하여 본 발명에 따른 단일 전자 트랜지스터의 제조 방법은, (가) 표면이 소정의 두께로 산화된 반도체 기판 상에 금속을 증착하여 5nm 이하의 결정립들을 갖으며 결정립들 사이에 빈 공간이 형성된 두께 10 nm 이하의 아일런드층을 형성하는 단계; 및 (나) 상기 아일런드층 상에 서로 일정한 간격을 갖는 소스 및 드레인을 형성하는 단계;를 포함하는 것을 특징으로 한다.

본 발명에 있어서, 상기 (가) 단계는 물리적 증착법 혹은 화학 기상 증착법에 의해 이루어지되, 상기 화학 기상 증착법은 금속 콜로이덜 증착법 혹은 랭뮤어 블로젯(LB; Langmuir-Blodgett)법 까지 포함하며, 상기 (나) 단계는 스캔닝 프로브 마이크로스코피(SPM; scanning probe microscopy)법에 의해 이루어지는 것이 바람직하다.

이하 도면을 참조하면서 본 발명에 따른 단일 전자 트랜지스터 및 그 제조 방법을 상세하게 설명한다.

도 2는 본 발명에 따른 단일 전자 트랜지스터의 수직 단면도이다. 도시된 바와 같이, 본 발명에 따른 단일 전자 트랜지스터는 그 상부에 SiO2 절연막(102)이 형성된 실리콘 기판(101) 상에 5nm 이하의 금속 혹은 반도체 결정립(103)이 적층되고, 이 금속 결정립으로 이루어진 아일런드층(103) 상에 소스(104)와 드레인(105)이 일정한 간격을 두고 형성된 구조를 갖는다. 여기서, 아일런드층(103)의 두께는 10 nm 이하이고, 아일런드(결정립)의 크기는 5 nm 이하이다. 이와 같이 결정립의 크기를 5nm 이하로 제한해야 289°K 이상의 상온에서 단일 전자 트랜지스터가 동작한다. 이는 아일런드의 캐패시턴스가 작을수록 높은 온도에서 트랜지스터가 동작하기 때문인데, 아일런드의 결정립이 작을수록 캐패시턴스가 작아지는 이유에서 이다.

이와 같은 구조의 단일 전자 트랜지스터의 제조 방법은 다음과 같다.

먼저, 두께 10 nm 이하의 금속 혹은 반도체 박막을 표면이 임의 두께로 산화층(102)이 형성된 실리콘 기판(101) 위에 물리적 기상증착(PVD; physical vapor deposition) 혹은 화학적 기상증착(CVD; chemical vapor deposition) 방법에의해 증착한다. 이 때 증착 조건을 조절하여 5 nm 이하의 결정립들을 형성시키며, 이 5나노미터 이하 크기의 결정립들을 단일 전자 트랜지스터의 아일런드로 이용한다. 여기서, 화학적 기상증착(CVD)법은 금속 콜로이덜(colloidal) 에 의한 증착법 및 LB(Langmuir-Blodgett)법 까지 포함된다.

다음에, 소스(104)와 드레인(105) 및 게이트(gate)(미도시)를 SPM에 의한 증착법으로 증착시킨다. 이 경우 아일런드와 아일런드 사이는 약 5 nm 이하의 빈공간(hole)이 있다. 이 빈공간이 터널 장벽으로 작용하게 되며 유전 물질은 공기이므로 유전 상수가 1에 가까우므로 동일한 크기의 결정립을 가지는 경우에 있어서 거의 최소한의 캐패시턴스를 갖게된다.

이와 같이 제작된 단일 전자 트랜지스터의 동작원리는 다음과 같다.

소스와 드레인 사이에 전압을 가하면 임의의 전압에 이르러서야 전류가 흐른다. 이 때의 임의의 전압을 쿨롱 차폐 전압(Coulomb blockade voltage)이라 부르며 전류가 흐르지 않는 것은 전자 하나가 소스에서 아일런드로 터널링됨에 따라 아일런드에 충전이일어나 더 이상의 전자를 받아 들일 수 없기 때문이다. 만약 이 충전 에너지 보다 큰 에너지를 게이트를 이용하여 공급하면 쿨롱 차폐는 일어나지 않게 되어 임의의 전류가 흐른다. 그러므로 소스와 드레인 사이의 전압을 쿠울롬 부록케이드 갭 전압 이하로 고정시키고 게이트 전압을 조절하면 기존의 3단자 트랜지스터 와 유사하게 스위칭 시킬 수 있다.

이상 설명한 바와 같이, 본 발명에 따른 단일 전자 트랜지스터는 그 상부가 산화된 실리콘 기판 상에 5nm 이하여 금속 혹은 반도체 결정립을 증착하고, 그 위에 소스 및 드레인을 형성함으로써, 종래의 단일 전자 트랜지스터들 보다 제작이 용이하고 또한 증착에 의해 자연적으로 생긴 빈공간을 터널 장벽으로 이용하기 때문에 제작 후 공기중에 노출시켜도 터널 장벽의 열화가 전혀 없으므로 오랫동안 상온에서 작동시켜도 재현성 및 트랜지스터의 열화 문제가 전혀 발생하지 않는다. 따라서 본 발명에 따른 단일 전자 트랜지스터는 1 Tb 급 메모리 및 로직 소자에 응용이 가능한 장점이 있다.

Claims (13)

1. 그 상부가 산화된 반도체 기판;

   상기 기판의 산화면 상에 증착된 5nm 이하의 금속 결정립들로 형성된 아일런드층; 및

   상기 아일런드층 상에 일정한 간격을 두고 형성된 소스 및 드레인을 포함하되,

   상기 아일런드층에서의 아일런드 터널 장벽은 결정립과 결정립 사이의 빈 공간으로 형성된 것을 특징으로 하는 단일 전자 트랜지스터.
2. 제2항에 있어서,

   상기 빈공간은 폭이 5nm 이하인 것을 특징으로 하는 단일 전자 트랜지스터.
3. 제1항에 있어서,

   상기 소스 및 드레인은 상기 아일런드층을 형성시킨 후 SPM 을 이용하여 형성한 것을 특징으로 하는 단일 전자 트랜지스터.
4. 제1항에 있어서,

   상기 아일런드층은 두께가 10 nm 이하인 것을 특징으로 하는 단일 전자 트랜지스터.
5. 제1항에 있어서,

   상기 아일런드층은 두께가 10nm 이하이고, 5nm 이하의 반도체 결정립으로 형성된 것을 특징으로 하는 단일 전자 트랜지스터.
6. (가) 표면이 소정의 두께로 산화된 반도체 기판 상에 금속을 증착하여 5nm 이하의 결정립들을 갖으며 상기 결정립들 사이에 빈 공간이 형성된 두께 10 nm 이하의 아일런드층을 형성하는 단계; 및

   (나) 상기 아일런드층 상에 서로 일정한 간격을 갖는 소스 및 드레인을 형성하는 단계;를

   포함하는 것을 특징으로 하는 단일 전자 트랜지스터의 제조 방법.
7. 제6항에 있어서,

   상기 (가) 단계는 물리적 증착법 혹은 화학 기상 증착법에 의해 이루어지는 것을 특징으로 하는 단일 전자 트랜지스터의 제조 방법.
8. 제7항에 있어서,

   상기 화학 기상 증착법은 금속 콜로이덜 증착법 혹은 Langmuir-Blodgett법을 포함하는 것을 특징으로 하는 단일 전자 트랜지스터의 제조 방법.
9. 제6항에 있어서,

   상기 (나) 단계는 SPM법에 의해 이루어지는 것을 특징으로 하는 단일 전자 트랜지스터의 제조 방법.
10. (가) 표면이 소정의 두께로 산화된 반도체 기판 상에 반도체를 증착하여 5nm 이하의 결정립을 갖는 두께 10 nm 이하의 아일런드층을 형성하는 단계; 및

    (나) 상기 아일런드층 상에 서로 일정한 간격을 갖는 소스 및 드레인을 형성하는 단계;를

    포함하는 것을 특징으로 하는 단일 전자 트랜지스터의 제조 방법.
11. 제10항에 있어서,

    상기 (가) 단계는 물리적 증착법 혹은 화학 기상 증착법에 의해 이루어지는 것을 특징으로 하는 단일 전자 트랜지스터의 제조 방법.
12. 제11항에 있어서,

    상기 화학 기상 증착법은 금속 콜로이덜 증착법 혹은 Langmuir-Blodgett법을 포함하는 것을 특징으로 하는 단일 전자 트랜지스터의 제조 방법.
13. 제10항에 있어서,

    상기 (나) 단계는 SPM법에 의해 이루어지는 것을 특징으로 하는 단일 전자 트랜지스터의 제조 방법.

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