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KR100486832B1 - 반도체 칩과 적층 칩 패키지 및 그 제조 방법 - Google Patents

반도체 칩과 적층 칩 패키지 및 그 제조 방법 Download PDF

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KR100486832B1
KR100486832B1 KR10-2003-0005866A KR20030005866A KR100486832B1 KR 100486832 B1 KR100486832 B1 KR 100486832B1 KR 20030005866 A KR20030005866 A KR 20030005866A KR 100486832 B1 KR100486832 B1 KR 100486832B1
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Abstract

본 발명은 반도체 칩과 이를 적층한 적층 칩 패키지 및 이들의 제조 방법에 관한 것이다. 종래 기술에 따른 적층 칩 패키지는 반도체 칩 사이에 개재된 방열판으로 인하여 경박화가 어렵고, 반도체 칩의 용이한 전기적 연결을 위해 동일한 종류의 반도체 칩이 사용되어야 하므로 다기능화 및 고성능화가 어렵다. 본 발명의 반도체 칩은 비활성면에 형성된 배선홈 안에 범프 패드와 접속 배선 및 열방출부가 형성되어 적층된 반도체 칩간의 상호 연결 및 열방출을 용이하게 구현할 수 있으며 적층 칩 패키지의 높이를 감소시킬 수 있다. 또한 상이한 종류의 반도체 칩들로 적층 칩 패키지를 구현할 수 있으므로 고성능화 및 다기능화를 실현할 수 있다.

Description

반도체 칩과 적층 칩 패키지 및 그 제조 방법{Semiconductor Chip, Chip Stack Package And Manufacturing Method}
본 발명은 반도체 소자에 관한 것으로서, 좀더 상세하게는 반도체 칩과 이를 적층한 적층 칩 패키지 및 이들의 제조 방법에 관한 것이다.
전자기기의 기능 증대와 더불어 그 크기를 감소시키려는 노력은 전자기기의 부품으로 사용되는 반도체 칩 패키지의 다기능화 및 소형화로 이어진다. 반도체 칩 패키지의 크기를 감소시키려는 시도로부터 플립 칩 기술 및 칩 스케일 패키지 기술 등이 이미 소개된 바 있다. 또한, 다기능, 대용량의 반도체 칩 패키지를 구현하기 위하여 칩 적층 기술 및 패키지 적층 기술이 제안되고 있다.
패키지 적층 기술은 일련의 제조 공정이 완료된 복수개의 반도체 패키지를 적층하는 것으로서, 신뢰성 테스트를 통과한 개개의 반도체 패키지를 적층하기 때문에 신뢰성 측면에서 우수한 장점이 있다. 그러나, 패키지를 적층한 적층 패키지는 개개의 패키지 두께만큼 적층 패키지 전체의 두께가 증가하기 때문에 경박화가 어려운 단점이 있다. 반면에, 칩 적층 기술은 하나의 패키지 내부에 복수개의 반도체 칩을 적층하는 것으로서, 전술한 적층 패키지에 비하여 그 두께가 훨씬 감소되므로 경박화에 유리한 장점이 있다. 그러나, 단일 패키지 내부에 적층 칩을 구비한 적층 칩 패키지이므로 칩으로부터 발생하는 열이 충분히 외부로 배출되지 못하는 면이 있다.
이하, 도면을 참조하여 종래 기술에 따른 적층 칩 패키지를 설명하겠다.
도 1은 종래 기술에 따른 적층 칩 패키지의 단면도로서, 미국의 Vertical Circuits Inc.의 적층 칩 패키지를 나타낸 것이다. 도 1에 도시된 종래의 적층 칩 패키지(100)는 복수개의 반도체 칩(110)을 포함한다. 개개의 반도체 칩(110)은 본딩 패드(111)가 형성된 활성면(112)과 그 뒷면인 비활성면(113)을 포함한다. 본딩 패드(111)를 제외한 활성면(112)과 비활성면(113) 및 측면 전체에는 절연층(114)이 형성된다. 또한, 상위 반도체 칩(110)의 본딩 패드(111)와 하위 반도체 칩(110)의 비활성면(113)은 범프(115)로 접합된다.
적층된 반도체 칩(110) 사이에는 방열판(150)이 개재되어 열방출이 원활하게 이루어지도록 한다. 적층된 반도체 칩(110)들 중 최하부에 위치한 반도체 칩(110) 하부에는 실리콘 기판(120)이 부착된다. 적층된 반도체 칩(110)들과 실리콘 기판(120)은 전도성 접착제(160)에 의해 전기적으로 연결된다. 즉, 전도성 접착제(160)는 반도체 칩(110)의 본딩 패드(111)에 접합된 범프(115)와 그에 대응하는 실리콘 기판(120)의 회로층(도시되지 않음)을 서로 연결한다. 실리콘 기판(120)은 다시 본딩 와이어(140)를 통하여 리드 프레임(130)과 연결된다.
이러한 종래의 적층 칩 패키지(100)는 반도체 칩(110)들간의 상호 연결 및 실리콘 기판(120)과의 연결이 전도성 접착제(160)에 의하여 이루어지므로, 신호 인덕턴스(signal inductance) 및 파워/그라운드 인덕턴스(power/ground inductance)가 감소되어 신호 전달 속도가 증가되고 노이즈(noise)가 감소되는 장점을 갖는다. 그러나, 반도체 칩(110) 사이에 개재된 방열판(150)이 적층 칩 패키지(100)의 높이를 증가시키는 문제가 있다. 또한, 전도성 접착제(160)의 용이한 형성을 위해 동일한 반도체 칩(110)이 사용되어야 하므로, 적층 칩 패키지(100)의 다기능화 구현이 어렵다.
특히, 상하부 반도체 칩(110) 사이의 좁은 틈 안으로 전도성 접착제(160)를 충분히 주입하는 것이 어렵기 때문에, 전도성 접착제(160)와 본딩 패드(111) 사이에 전기적 연결 불량이 발생할 수 있다. 따라서, 종래의 칩 적층 패키지(100)는 본딩 패드(111)가 칩 중앙부에 위치한 센터 패드형 칩(center pad type chip)의 사용이 곤란하고, 도 1에 도시된 바와 같이, 본딩 패드(111)가 칩 주변부에 위치한 에지 패드형 칩(edge pad type chip)을 사용할 수 밖에 없다.
따라서, 본 발명의 목적은 전기적 연결 및 열 방출이 용이하고 우수한 반도체 칩과 적층 칩 패키지를 제공하는 데 있다.
본 발명의 다른 목적은 경박화 및 다기능화가 가능한 적층 칩 패키지를 구현하는 데 있다.
본 발명의 또 다른 목적은 센터 패드형 반도체 칩을 사용한 적층 칩 패키지를 구현하는 데 있다.
상기 목적을 달성하기 위하여 제공되는 본 발명의 반도체 칩은 활성면과, 활성면의 뒷면인 비활성면과, 활성면과 비활성면 사이의 측면을 구비하며, 활성면에 형성된 복수개의 본딩 패드와, 본딩 패드에 대응하여 비활성면에 형성된 복수개의 범프 패드와, 비활성면에 형성되고 범프 패드로부터 연장되어 측면으로 노출된 복수개의 접속 배선을 포함하는 것을 특징으로 한다.
본 발명에 따른 반도체 칩은 비활성면에 형성된 적어도 하나 이상의 열 방출부를 더 포함하는 것이 바람직하며, 비활성면에는 복수개의 홈이 형성되고 이 홈 안에 범프 패드와 접속 배선과 열 방출부가 형성되는 것이 바람직하다. 또한, 본 발명의 반도체 칩은 비활성면 전체에 형성되거나 홈의 표면에 형성된 절연층을 더 포함할 수 있다. 또한, 본딩 패드는 활성면의 중심축을 따라 배치되는 것이 바람직하다.
한편, 본 발명은 회로 기판과 하위 반도체 칩과 적어도 하나 이상의 상위 반도체 칩과 범프와 접속 수단과 외부 접속 단자를 포함하는 적층 칩 패키지를 제공한다. 본 발명에 따른 적층 칩 패키지에 있어서, 회로 기판은 제1 접속 패드와 제2 접속 패드를 포함하며, 상위 반도체 칩과 하위 반도체 칩은 각각 활성면에 형성된 본딩 패드와, 본딩 패드에 대응하여 비활성면에 형성된 범프 패드와, 비활성면에 형성되고 범프 패드로부터 연장되어 측면으로 노출된 접속 배선을 포함한다. 상위 반도체 칩과 하위 반도체 칩은 각각 활성면이 회로 기판을 향하도록 상기 회로 기판 위에 적층된다. 범프는 상위 반도체 칩의 본딩 패드와 하위 반도체 칩의 범프 패드를 접합시키며, 하위 반도체 칩의 본딩 패드와 회로 기판의 제2 접속 패드를 접합시킨다. 접속 수단은 상위 반도체 칩과 하위 반도체 칩의 측면에 제공되어 접속 배선과 전기적으로 연결되고 회로 기판의 제1 접속 패드에 전기적으로 연결된다. 외부 접속 단자는 회로 기판과 전기적으로 연결된다.
본 발명에 따른 적층 칩 패키지에 있어서, 상위 반도체 칩과 하위 반도체 칩은 각각 비활성면에 형성된 열 방출부를 더 포함하는 것이 바람직하며, 비활성면에는 각각 홈이 형성되고 이 홈 안에 범프 패드와 접속 배선과 열 방출부가 형성되는 것이 바람직하다. 또한, 상위 반도체 칩과 하위 반도체 칩은 각각 비활성면 전체에 형성되거나 홈의 표면에 형성된 절연층을 더 포함할 수 있다. 또한, 본딩 패드는 활성면의 중심축을 따라 배치되는 것이 바람직하다.
본 발명의 적층 칩 패키지에 있어서, 접속 수단은 전도성 접착제 또는 절연 기판에 전도성 배선이 형성된 배선 기판을 사용할 수 있다. 또한, 외부 접속 단자는 상기 회로 기판의 하부면에 형성되는 솔더 볼이거나 본딩 와이어에 의해 회로 기판과 전기적으로 연결되는 리드 프레임이다.
또한, 본 발명은 활성면에 본딩 패드가 형성된 복수개의 반도체 칩과, 각각의 반도체 칩 사이에 형성된 스크라이브 라인을 포함하는 반도체 웨이퍼를 제공하는 단계와; 활성면의 뒷면인 비활성면에 홈을 형성하는 단계와; 홈에 전도성 물질을 채워 본딩 패드에 대응하는 범프 패드와, 범프 패드로부터 연장되어 스크라이브 라인 쪽으로 노출되는 접속 배선을 형성하는 단계; 및 스크라이브 라인을 따라 웨이퍼를 절단하여 각각의 반도체 칩으로 분리하는 단계를 포함하는 반도체 칩의 제조 방법을 제공한다.
또한, 본 발명은 활성면에 형성된 본딩 패드와, 본딩 패드에 대응하여 비활성면에 형성된 범프 패드와, 비활성면에 형성되고 범프 패드로부터 연장되어 측면으로 노출된 접속 배선을 각각 포함하는 하위 반도체 칩과 적어도 하나 이상의 상위 반도체 칩을 제공하는 단계와; 제1 접속 패드와 제2 접속 패드를 포함하는 회로 기판을 제공하는 단계와; 범프를 이용하여 상위 반도체 칩의 본딩 패드와 하위 반도체 칩의 범프 패드를 접합하는 단계와; 범프를 이용하여 하위 반도체 칩의 본딩 패드와 회로 기판의 제2 접속 패드를 접합하는 단계와; 상위 반도체 칩과 하위 반도체 칩의 측면에 접속 수단을 제공하여 접속 배선에 전기적으로 연결하고 동시에 회로 기판의 제1 접속 패드에 전기적으로 연결하는 단계; 및 회로 기판에 외부 접속 단자를 전기적으로 연결하는 단계를 포함하는 적층 칩 패키지의 제조 방법을 제공한다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 보다 상세하게 설명하고자 한다.
도 2a는 본 발명의 일 실시예에 따른 반도체 칩의 사시도이고, 도 2b는 도 2a의 IIB-IIB선을 따라 절단한 단면도이다. 도 2a와 도 2b를 참조하면, 반도체 칩(210)은 복수개의 본딩 패드(211)가 형성된 활성면(212)과, 활성면(212)의 뒷면인 비활성면(213)을 포함한다. 본딩 패드(211)는 활성면(212)의 긴 중심축을 따라 2열로 배치되며, 따라서 반도체 칩(210)은 센터 패드형 칩이다. 비활성면(213)에는 복수개의 범프 패드(216)와 접속 배선(217)이 형성된다. 범프 패드(216)는 본딩 패드(211)와 대응하여 비활성면(213)의 긴 중심축을 따라 배치되며, 각각의 접속 배선(217)은 범프 패드(216)와 연결되어 반도체 칩(210)의 측면(215)까지 뻗어 있다. 범프 패드(216)와 접속 배선(217)은 반도체 칩(210)의 비활성면(213)을 소정의 패턴으로 식각하여 형성된 홈(218) 안에 형성되며, 이에 관해서는 후술할 것이다.
또한, 비활성면(213)에는 하나 이상의 열방출부(219)가 형성된다. 열방출부(219)는 열전도성이 우수한 재질, 예를 들면 구리(Cu), 금(Au), 은(Ag), 백금(Pt), 알루미늄(Al) 등과 같은 금속으로 형성되며, 범프 패드(216) 등과 마찬가지로 홈(218) 내부에 형성된다. 범프 패드(216), 접속 배선(217), 열방출부(219)는 동시에 형성되는 것이 바람직하다. 반도체 칩(210)에서 발생하는 열은 열방출부(219) 뿐만 아니라 범프 패드(216)와 접속 배선(217)을 통하여 쉽게 외부로 방출된다.
비활성면(213)에는 절연층이 더 형성될 수 있다. 도 3a와 3b는 각각 본 발명의 다른 실시예에 따른 반도체 칩(210a, 210b)을 나타내는 단면도로서, 비활성면(213)의 전부(도 3a) 또는 일부(도 3b)에 절연층(201a, 201b)이 형성되어 있다. 절연층(201a, 201b)은 비활성면(213)과 활성면(212) 사이에서 신호의 상호 간섭 및 누설을 감소시키기 위한 것이다. 따라서, 전도성 물질을 인가하여 범프 패드(216), 접속 배선(217), 열방출부(219)를 형성하기 전에 비활성면(213)의 전부 또는 홈(218) 표면에만 절연층(201a, 201b)을 형성한다.
도 4 및 도 5는 본 발명에 따른 적층 칩 패키지의 두가지 실시예를 도시하고 있다.
도 4에 도시된 적층 칩 패키지(300a)는 복수개의, 예컨대 8개의, 반도체 칩(301, 302, 303, 304, 305, 306, 307, 308)을 구비한다. 각각의 반도체 칩(301∼308)은 전술한 세가지 유형의 반도체 칩 중의 하나이다. 모든 반도체 칩(301∼308)은 활성면(212)이 회로 기판(320a)을 향하도록 회로 기판(320)의 상부면(321)에 적층된다. 특히, 상위 반도체 칩(예컨대, 305)의 본딩 패드(211)와 그 하위 반도체 칩(예컨대, 304)의 범프 패드(216)는 범프(360)에 의하여 전기적, 물리적으로 연결된다. 한편, 최하위 반도체 칩(301)의 본딩 패드(211)는 범프(360)에 의하여 회로 기판(320a) 상부면(321)에 연결된다.
적층된 반도체 칩(301∼308)의 측면에는 접속 수단(330)이 접합되고, 이 접속 수단(330)의 아래쪽 끝은 회로 기판(320a)에 연결된다. 따라서, 반도체 칩의 측면으로 노출된 접속 배선(도 2a의 217)은 접속 수단(330)에 전기적, 물리적으로 연결된다. 접속 수단(330)에 대해서는 후술할 것이다. 결과적으로, 각각의 반도체 칩(예컨대, 305)은 본딩 패드(211), 범프(360), 하위 반도체 칩(예컨대, 304)의 범프 패드(216), 접속 배선(217), 접속 수단(330)을 차례대로 통하여 회로 배선(320a)까지 전기적으로 연결된다. 한편, 회로 기판(320a)의 하부면(322)에는 외부 접속 단자로서 복수개의 솔더 볼(340a)이 형성된다.
도 5에 도시된 적층 칩 패키지(300b)는 도 4의 적층 칩 패키지(300a)와 다른 유형의 외부 접속 단자를 사용한다. 도 5를 참조하면, 외부 접속 단자로서 리드 프레임(340b)이 사용되며, 리드 프레임(340b)은 회로 기판(320b)의 상부면(321)과 본딩 와이어(350)에 의해 전기적으로 연결된다. 따라서, 도 5의 회로 기판(320b)은 회로 패턴(도시되지 않음)이 상부면에만 형성되어 있다. 이와 달리, 전술한 도 4의 회로 기판(320a)은 회로 패턴(도시되지 않음)이 상부면과 하부면에 모두 형성된다. 리드 프레임(340b)의 일부와 본딩 와이어(350), 접속 수단(330) 등은 보호부(370)에 의하여 외부 환경으로부터 보호된다. 보호부(370)는 예를 들어 에폭시 몰딩 수지로 형성된다.
이어서, 도 6 및 도 7을 참조하여, 본 발명의 적층 칩 패키지에 사용되는 접속 수단의 두 가지 예를 설명한다.
도 6에 도시된 접속 수단은 전도성 접착제(330a)로서, 적층된 반도체 칩들의 측면에 도포되어 형성된다. 즉, 전도성 접착제(330a)는 반도체 칩 측면으로 노출된 접속 배선(217)들의 수직 열을 따라 형성되고, 회로 기판(320a 또는 320b)의 상부면(321)에 형성된 접속 패드(323)에 연결된다. 전도성 접착제(330a)는 상하부 반도체 칩들의 대응하는 접속 배선(217)들을 서로 연결하는 것이므로, 이웃하는 전도성 접착제(330a)끼리 서로 접촉하지 않도록 두께 및 간격을 조절한다.
한편, 도 7에 도시된 바와 같이, 배선 기판(330b)이 접속 수단으로 사용될 수 있다. 배선 기판(330b)은 절연 기판(331)에 전도성 배선(332)이 형성된 것으로서, 각각의 전도성 배선(332)은 반도체 칩 측면으로 노출된 접속 배선(217)에 접합되고, 동시에 회로 기판(320a 또는 320b) 상부면의 제1 접속 패드(323)에 연결된다. 한편, 최하위 반도체 칩은 전술한 범프(도 4 또는 도 5의 360)에 의하여 회로 기판(320a 또는 320b)의 제2 접속 패드(324)에 연결된다.
이어서, 본 발명에 따른 반도체 칩의 제조 방법을 설명한다.
도 8a에 도시된 바와 같이, 반도체 웨이퍼(200)에 복수개의 반도체 칩(210)을 형성한다. 활성면(212)에는 본딩 패드(211)들을 형성하고, 활성면(212)의 뒷면인 비활성면(213)은 칩(210)의 두께를 감소시키기 위하여 연마한다. 비활성면(213)에는, 도 8b에 도시된 바와 같이, 소정의 패턴으로 홈(218)을 형성된다. 홈(218)은 플라즈마 식각 또는 화학적 식각과 같은 식각 방법에 의하여 형성할 수 있다. 홈(218) 형성 후, 비활성면(213)의 전부 또는 홈(218)의 표면에는 절연층(도 3a의 201a 또는 도 3b의 201b)을 형성할 수도 있다. 이 절연층은 실리콘 산화물 또는 실리콘 질화물이며, 스퍼터링, 화학 기상 증착, 열 산화 등의 방법에 의하여 형성할 수 있다. 각각의 반도체 칩(210) 사이에는 절단 영역인 스크라이브 라인(280)을 형성한다. 스크라이브 라인(280)의 깊이와 폭은 홈(218)의 깊이보다 깊고 절단 도구의 폭과 거의 동일한 것이 바람직하다.
이어서, 도 8c에 도시된 바와 같이, 각각의 홈에 전도성 물질을 채워 범프 패드(216), 접속 배선(217), 열 방출부(219)를 형성한다. 특히, 접속 배선(217)은 반도체 칩(210)의 측면(215)까지 연장되어 스크라이브 라인(280) 쪽으로 노출된다. 전도성 물질은 도금 또는 스퍼터링과 같은 방법에 의하여 홈(218) 안에 형성한다. 이후, 도 8d에 도시된 바와 같이, 스크라이브 라인(280)을 따라 웨이퍼(200)를 절단하여 각각의 개별 반도체 칩(210)으로 분리한다. 이 때 고속으로 회전되는 절단 날 또는 레이저 등의 절단 도구(290)를 사용한다.
이와 같은 방법으로 제조한 반도체 칩을 사용하여 다음과 같은 방법으로 적층 칩 패키지를 제조한다. 예를 들어 도 4를 참조하면, 두 개의 반도체 칩(예컨대, 304와 305)을 적층하고 서로 접합시킨다. 두 반도체 칩 사이의 접합은 범프(360)에 의하여 이루어진다. 범프(360)는 상위 반도체 칩(305)의 본딩 패드(211) 및/또는 하위 반도체 칩(304)의 범프 패드(216)에 형성한다. 반면, 최하위 반도체 칩(301)의 본딩 패드(211)는 범프(360)를 통하여 회로 기판(320a)에 접합시킨다.
이어서, 적층된 칩들의 측면에 접속 수단(330)을 접합시킨다. 도 6의 전도성 접착제(330a)를 접속 수단으로 사용할 경우, 반도체 칩 측면으로 노출된 대응하는 접속 배선(217)들을 따라 전도성 접착제(330a)를 도포한다. 도 7의 배선 기판(330b)을 대신 사용할 경우, 전도성 배선(332)이 접속 배선(217)과 연결되도록 반도체 칩 측면에 배선 기판(330b)을 접합시킨다. 그리고 나서, 도 4에 도시된 바와 같이, 리플로우 공정을 통하여 회로 기판(320a)에 솔더 볼(340a)을 형성한다. 외부 접속 단자로 도 5의 리드 프레임(340b)를 사용할 경우 본딩 와이어(350)로 회로 기판(320b)과 리드 프레임(340b)을 연결하고 보호부(370)를 형성한다.
본 발명에 따르면, 본딩 패드에 대응하는 범프 패드와 칩 측면으로 연장되는 접속 배선이 반도체 칩의 비활성면에 형성되고, 접속 배선과 칩 측면에 접합되는 접속 수단을 통하여 적층 칩의 전기적 연결을 구현하기 때문에, 에지 패드형 칩 뿐만 아니라 센터 패드형 칩도 용이하게 적층 칩 패키지에 적용할 수 있으며, 상이한 유형의 반도체 칩을 적층하여 적층 칩 패키지의 다기능화를 구현할 수 있다.
또한, 열 방출부가 상하부 반도체 칩 사이의 공간이 아니라 반도체 칩의 비활성면에 형성되므로, 상하부 반도체 칩간의 물리적, 전기적 연결을 매개하는 범프의 두께를 줄일 수 있고, 궁극적으로 적층 칩 패키지 전체의 두께를 감소시킬 수 있다.
도 1은 종래 기술에 따른 적층 칩 패키지의 단면도.
도 2a는 본 발명의 일 실시예에 따른 반도체 칩의 사시도.
도 2b는 도 2a의 IIB-IIB선 단면도.
도 3a는 본 발명의 다른 실시예에 따른 반도체 칩의 단면도.
도 3b는 본 발명의 또 다른 실시예에 따른 반도체 칩의 단면도.
도 4는 본 발명의 일 실시예에 따른 적층 칩 패키지의 단면도.
도 5는 본 발명의 다른 실시예에 따른 적층 칩 패키지의 단면도.
도 6 및 도 7은 본 발명의 적층 칩 패키지에 사용되는 접속 수단의 두 가지 예를 나타내는 사시도.
도 8a 내지 도 8d는 본 발명의 실시예에 따른 반도체 칩의 제조 공정도.
* 도면의 주요 부분에 대한 설명 *
200: 웨이퍼
210, 210a, 210b, 301, 302, 303, 304, 305, 306, 307, 308: 반도체 칩
211: 본딩 패드 212: 활성면 213: 비활성면
215: 측면 201a, 201b: 절연층 216: 범프 패드
217: 접속 배선 218: 홈 219: 열 방출부
300a, 300b: 적층 칩 패키지 320a, 320b: 회로 기판
321: 기판 윗면 322: 기판 밑면 323, 334: 접속 패드
330, 330a, 330b: 접속 수단 340a, 340b: 외부 접속 단자
350: 본딩 와이어 360: 범프 370: 보호부

Claims (27)

  1. 활성면과, 상기 활성면의 뒷면인 비활성면과, 상기 활성면과 상기 비활성면 사이의 측면을 구비하는 반도체 칩에 있어서,
    상기 활성면에 형성된 복수개의 본딩 패드와, 상기 본딩 패드에 대응하여 상기 비활성면에 형성된 복수개의 범프 패드와, 상기 비활성면에 형성되고 상기 범프 패드로부터 연장되어 상기 측면으로 노출된 복수개의 접속 배선을 포함하며,
    상기 비활성면에는 복수개의 홈이 형성되며, 상기 범프 패드와 상기 접속 배선이 상기 홈 안에 형성되는 것을 특징으로 하는 반도체 칩.
  2. 제 1항에 있어서, 상기 비활성면에 형성된 적어도 하나 이상의 열 방출부를 더 포함하는 것을 특징으로 하는 반도체 칩.
  3. 삭제
  4. 제 2항에 있어서, 상기 비활성면에는 적어도 하나 이상의 홈이 형성되며, 상기 열 방출부는 상기 홈 안에 형성되는 것을 특징으로 하는 반도체 칩.
  5. 제 1항, 제 2항 또는 제 4항 중의 어느 한 항에 있어서, 상기 비활성면 전체에 형성된 절연층을 더 포함하는 것을 특징으로 하는 반도체 칩.
  6. 제 4항에 있어서, 상기 홈의 표면에 형성된 절연층을 더 포함하는 것을 특징으로 하는 반도체 칩.
  7. 제 1항에 있어서, 상기 본딩 패드는 상기 활성면의 중심축을 따라 배치되는 것을 특징으로 하는 반도체 칩.
  8. 제1 접속 패드와 제2 접속 패드를 포함하는 회로 기판;
    활성면과, 상기 활성면의 뒷면인 비활성면과, 상기 활성면과 상기 비활성면 사이의 측면과, 상기 활성면에 형성된 본딩 패드와, 상기 본딩 패드에 대응하여 상기 비활성면에 형성된 범프 패드와, 상기 비활성면에 형성되고 상기 범프 패드로부터 연장되어 상기 측면으로 노출된 접속 배선을 포함하며, 상기 활성면이 상기 회로 기판을 향하도록 상기 회로 기판 위에 접합되는 하위 반도체 칩;
    활성면과, 상기 활성면의 뒷면인 비활성면과, 상기 활성면과 상기 비활성면 사이의 측면과, 상기 활성면에 형성된 복수개의 본딩 패드와, 상기 본딩 패드에 대응하여 상기 비활성면에 형성된 복수개의 범프 패드와, 상기 비활성면에 형성되고 상기 범프 패드로부터 연장되어 상기 측면으로 노출된 복수개의 접속 배선을 포함하며, 상기 활성면이 상기 회로 기판을 향하도록 상기 하위 반도체 칩 상부에 적층되는 적어도 하나 이상의 상위 반도체 칩;
    상기 상위 반도체 칩의 본딩 패드와 상기 하위 반도체 칩의 범프 패드를 접합시키며, 상기 하위 반도체 칩의 본딩 패드와 상기 회로 기판의 제2 접속 패드를 접합시키는 범프;
    상기 상위 반도체 칩과 상기 하위 반도체 칩의 측면에 제공되어 상기 접속 배선과 전기적으로 연결되고, 상기 회로 기판의 제1 접속 패드에 전기적으로 연결되는 접속 수단; 및
    상기 회로 기판과 전기적으로 연결되는 외부 접속 단자를 포함하는 것을 특징으로 하는 적층 칩 패키지.
  9. 제 8항에 있어서, 상기 상위 반도체 칩과 상기 하위 반도체 칩은 각각 상기 비활성면에 형성된 열 방출부를 더 포함하는 것을 특징으로 하는 적층 칩 패키지.
  10. 제 8항에 있어서, 상기 상위 반도체 칩과 상기 하위 반도체 칩의 비활성면에는 각각 홈이 형성되며, 상기 범프 패드와 상기 접속 배선이 상기 홈 안에 형성되는 것을 특징으로 하는 적층 칩 패키지.
  11. 제 9항에 있어서, 상기 상위 반도체 칩과 상기 하위 반도체 칩의 비활성면에는 홈이 형성되며, 상기 열 방출부는 상기 홈 안에 형성되는 것을 특징으로 하는 적층 칩 패키지.
  12. 제 8항 내지 상기 제 11항 중의 어느 한 항에 있어서, 상기 상위 반도체 칩과 상기 하위 반도체 칩은 각각 상기 비활성면 전체에 형성된 절연층을 더 포함하는 것을 특징으로 하는 적층 칩 패키지.
  13. 제 10항 또는 제 11항에 있어서, 상기 상위 반도체 칩과 상기 하위 반도체 칩은 각각 상기 홈의 표면에 형성된 절연층을 더 포함하는 것을 특징으로 하는 적층 칩 패키지.
  14. 제 8항에 있어서, 상기 상위 반도체 칩과 상기 하위 반도체 칩의 본딩 패드는 각각 상기 활성면의 중심축을 따라 배치되는 것을 특징으로 하는 적층 칩 패키지.
  15. 제 8항에 있어서, 상기 접속 수단은 전도성 접착제인 것을 특징으로 하는 적층 칩 패키지.
  16. 제 8항에 있어서, 상기 접속 수단은 절연 기판에 전도성 배선이 형성된 배선 기판인 것을 특징으로 하는 적층 칩 패키지.
  17. 제 8항에 있어서, 상기 외부 접속 단자는 상기 회로 기판의 하부면에 형성되는 솔더 볼인 것을 특징으로 하는 적층 칩 패키지.
  18. 제 8항에 있어서, 상기 외부 접속 단자는 본딩 와이어에 의해 상기 회로 기판과 전기적으로 연결되는 리드 프레임인 것을 특징으로 하는 적층 칩 패키지.
  19. (a) 활성면에 본딩 패드가 형성된 복수개의 반도체 칩과, 상기 각각의 반도체 칩 사이에 형성된 스크라이브 라인을 포함하는 반도체 웨이퍼를 제공하는 단계;
    (b) 상기 활성면의 뒷면인 비활성면에 홈을 형성하는 단계;
    (c) 상기 홈에 전도성 물질을 채워 상기 본딩 패드에 대응하는 범프 패드와, 상기 범프 패드로부터 연장되어 상기 스크라이브 라인 쪽으로 노출되는 접속 배선을 형성하는 단계; 및
    (d) 상기 스크라이브 라인을 따라 상기 웨이퍼를 절단하여 상기 각각의 반도체 칩으로 분리하는 단계를 포함하는 것을 특징으로 하는 반도체 칩의 제조 방법.
  20. 제 19항에 있어서, 상기 (c)단계는 열 방출부를 형성하는 것을 포함하는 것을 특징으로 하는 반도체 칩의 제조 방법.
  21. 제 19항에 있어서, 상기 (b)단계 이후에 상기 비활성면 전체에 절연층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 칩의 제조 방법.
  22. 제 19항에 있어서, 상기 (b)단계 이후에 상기 홈에 절연층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 칩의 제조 방법.
  23. (a) 활성면에 형성된 본딩 패드와, 상기 본딩 패드에 대응하여 비활성면에 형성된 범프 패드와, 상기 비활성면에 형성되고 상기 범프 패드로부터 연장되어 측면으로 노출된 접속 배선을 각각 포함하는 하위 반도체 칩과 적어도 하나 이상의 상위 반도체 칩을 제공하는 단계;
    (b) 제1 접속 패드와 제2 접속 패드를 포함하는 회로 기판을 제공하는 단계;
    (c) 범프를 이용하여 상기 상위 반도체 칩의 본딩 패드와 상기 하위 반도체 칩의 범프 패드를 접합하는 단계;
    (d) 상기 범프를 이용하여 상기 하위 반도체 칩의 본딩 패드와 상기 회로 기판의 제2 접속 패드를 접합하는 단계;
    (e) 상기 상위 반도체 칩과 상기 하위 반도체 칩의 측면에 접속 수단을 제공하여 상기 접속 배선에 전기적으로 연결하고 동시에 상기 회로 기판의 제1 접속 패드에 전기적으로 연결하는 단계; 및
    (f) 상기 회로 기판에 외부 접속 단자를 전기적으로 연결하는 단계를 포함하는 것을 특징으로 하는 적층 칩 패키지의 제조 방법.
  24. 제 23항에 있어서, 상기 (e)단계는 상기 상위 반도체 칩과 상기 하위 반도체 칩의 측면으로 노출된 상기 접속 배선을 따라 전도성 접착제를 도포하는 것임을 특징으로 하는 적층 칩 패키지의 제조 방법.
  25. 제 23항에 있어서, 상기 (e)단계는 상기 상위 반도체 칩과 상기 하위 반도체 칩의 측면에 배선 기판을 접합하여 상기 측면으로 노출된 상기 접속 배선과 상기 배선 기판의 전도성 배선을 전기적으로 연결하는 것임을 특징으로 하는 적층 칩 패키지의 제조 방법.
  26. 제 23항에 있어서, 상기 (f)단계는 리플로우 공정을 통하여 상기 회로 기판에 솔더 볼을 형성하는 것임을 특징으로 하는 적층 칩 패키지의 제조 방법.
  27. 제 23항에 있어서, 상기 (f)단계는 본딩 와이어를 사용하여 상기 회로 기판과 리드 프레임을 연결하는 것임을 특징으로 하는 적층 칩 패키지의 제조 방법.
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