KR100498592B1

KR100498592B1 - Most transistors and manufacturing method thereof

Info

Publication number: KR100498592B1
Application number: KR1019970075117A
Authority: KR
Inventors: 하현주
Original assignee: 주식회사 하이닉스반도체
Priority date: 1997-12-27
Filing date: 1997-12-27
Publication date: 2006-04-28
Anticipated expiration: 2017-12-27
Also published as: KR19990055205A

Abstract

본 발명에 따른 모스트랜지스터는 제1도전형 반도체 기판 상에 형성된 불순물이 도핑된 제2도전형의 에피탁셜층; 상기 제2도전형의 에피탁셜층의 소정 영역 상에 형성된 불순물이 도핑되지 않은 제2에피탁셜층; 상기 제2에피탁셜층 상에 형성된 게이트 절연막; 상기 게이트 절연막 상에 형성된 게이트 전극; 및 상기 게이트 전극의 양단의 상기 반도체 기판 내에 형성되는 제2 도전형의 소오스 및 드레인 영역을 포함하여, 비교적 간단한 방법으로 단채널 효과의 발생을 방지할 수 있는 모스트랜지스터를 제조할 수 있게 한다.A morph transistor according to the present invention includes an epitaxial layer of a second conductive type doped with an impurity formed on a first conductive semiconductor substrate; A second epitaxial layer which is not doped with an impurity formed on a predetermined region of the epitaxial layer of the second conductivity type; A gate insulating film formed on the second epitaxial layer; A gate electrode formed on the gate insulating film; And a source and drain region of a second conductivity type formed in the semiconductor substrate at both ends of the gate electrode, thereby making it possible to manufacture a MOS transistor capable of preventing occurrence of a short channel effect in a relatively simple manner.

Description

Most transistors and manufacturing method thereof

본 발명은 모스트랜지스터 및 그 제조 방법에 관한 것으로 특히, 고집적 소자의 단채널 효과를 방지할 수 있는 모스트랜지스터 및 그 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a MOS transistor and a method of manufacturing the same, and more particularly, to a MOS transistor and a method of manufacturing the same, which can prevent a short channel effect of a highly integrated device.

MOSFET(metal oxide field effect transistor) 소자의 집적도를 높이고 동작 속도를 빠르게 하기 위하여 게이트 크기가 축소됨에 따라 단채널 효과(short channel effect)가 발생한다. MOS 소자의 채널 길이가 2 ㎛ 이하일 경우 핫캐리어(hot carrier) 효과로 인하여 소자의 특성 저하가 나타난다. 소자의 크기가 감소함에 따라 소자의 채널의 길이가 짧아지고, 소오스 영역과 드레인 영역이 가까이 형성되어 장벽을 넘는 핫캐리어들이 산화막에 포획되어 문턱전압과 전압-전류 특성을 변화시킨다. 핫캐리어 효과는 소오스 및 드레인 영역의 도핑 농도를 줄임으로써, 즉 접합의 전계가 적어지게 함으로써 줄일 수 있다. 그러나, 소오스와 드레인 영역의 도핑을 적게 하는 것은 접촉 저항과 다른 문제들로 인해 작은 기하학적 소자와 양립할 수 없다.Short channel effects occur as the gate size is reduced to increase the density of metal oxide field effect transistor (MOSFET) devices and to increase the operating speed. When the channel length of the MOS device is 2 μm or less, the device characteristics are degraded due to the hot carrier effect. As the size of the device decreases, the channel length of the device shortens, and a source region and a drain region are formed close to each other, so that hot carriers crossing the barrier are trapped in the oxide film to change the threshold voltage and voltage-current characteristics. The hot carrier effect can be reduced by reducing the doping concentrations of the source and drain regions, i.e., by making the electric field of the junction smaller. However, less doping of the source and drain regions is incompatible with small geometrical elements due to contact resistance and other problems.

이러한 단채널로 효과의 발생을 방지하기 위한 종래 기술로 게이트 구조를 변화시키는 방법에 제시되고 있으나, 이는 제조 공정이 복잡한 문제점이 있다.In the conventional technique for preventing the occurrence of such a short channel effect, a method of changing the gate structure has been proposed, but this has a complicated manufacturing process.

상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은 비교적 간단한 공정으로 단채널 효과의 발생을 방지할 수 있는 모스트랜지스터 및 그 제조 방법을 제공하는데 목적이 있다.The present invention devised to solve the above problems is an object of the present invention to provide a morph transistor and a method of manufacturing the same that can prevent the occurrence of a short channel effect in a relatively simple process.

상기 목적을 달성하기 위한 본 발명은, 제1도전형 반도체 기판 상에 형성된 불순물이 도핑된 제2도전형의 에피탁셜층; 상기 제2도전형의 에피탁셜층의 소정 영역 상에 형성된 불순물이 도핑되지 않은 제2에피탁셜층; 상기 제2에피탁셜층 상에 형성된 게이트 절연막; 상기 게이트 절연막 상에 형성된 게이트 전극; 및 상기 게이트 전극의 양단의 상기 반도체 기판 내에 형성되는 제2 도전형의 소오스 및 드레인 영역을 포함하는 모스트랜지스터를 제공한다.The present invention for achieving the above object, an epitaxial layer of the second conductive type doped with impurities formed on the first conductive semiconductor substrate; A second epitaxial layer which is not doped with an impurity formed on a predetermined region of the epitaxial layer of the second conductivity type; A gate insulating film formed on the second epitaxial layer; A gate electrode formed on the gate insulating film; And a source and drain region of a second conductivity type formed in the semiconductor substrate at both ends of the gate electrode.

또한, 본 발명은 모스트랜지스터 제조 방법에 있어서, 제1 도전형의 반도체 기판 내에 채널을 형성하기 위하여 제1 도전형 불순물을 이온주입하는 단계; 상기 반도체 기판 상에 제2 도전형의 불순물이 도핑된 제1에피탁셜층을 형성하는 단계; 상기 제1 에피탁셜층의 소정영역에 불순물이 도핑되지 않은 제2에피탁셜층을 형성하는 단계; 상기 제2에피탁셜층을 게이트전극의 크기로 패터닝하는 단계; 상기 패터닝된 제2에피탁셜층 상에 게이트 산화막을 형성하는 단계; 상기 게이트 산화막상에 게이트 전극을 형성하는 단계; 및 상기 반도체 기판 내에 제2 도전형의 불순물을 이온 주입하여 상기 게이트 전극 양단의 반도체 기판 내에 소오스 및 드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 한다.In addition, the present invention provides a method of fabricating a MOS transistor, comprising: ion implanting a first conductivity type impurity to form a channel in a semiconductor substrate of a first conductivity type; Forming a first epitaxial layer doped with impurities of a second conductivity type on the semiconductor substrate; Forming a second epitaxial layer which is not doped with impurities in a predetermined region of the first epitaxial layer; Patterning the second epitaxial layer to a size of a gate electrode; Forming a gate oxide layer on the patterned second epitaxial layer; Forming a gate electrode on the gate oxide film; And ion-implanting a second conductivity type impurity into the semiconductor substrate to form source and drain regions in the semiconductor substrate across the gate electrode.

본 발명은 반도체 기판 상에 두 층의 에피탁셜층(epitaxial layer)을 형성하여, 단채널 효과를 방지하는 방법이다.The present invention is a method of preventing short channel effects by forming two epitaxial layers on a semiconductor substrate.

이하, 본 발명의 일실시예에 따른 모스트랜지스터 제조 공정 단면도인 도1 내지 도5를 참조하여 본 발명의 일실시예를 설명한다.Hereinafter, an embodiment of the present invention will be described with reference to FIGS. 1 to 5 which are cross-sectional views of a MOS transistor manufacturing process according to an embodiment of the present invention.

먼저, 도1에 도시한 바와 같이 n형 실리콘 기판(10) 상에 필드산화막(11)을 형성하고, 실리콘 기판(10)에 인(P)을 이온 주입한다.First, as shown in FIG. 1, a field oxide film 11 is formed on an n-type silicon substrate 10, and phosphorus (P) is ion implanted into the silicon substrate 10.

다음으로, 도2에 도시한 바와 같이 실리콘 기판(10) 상에 붕소(B)가 고농도로 이온 주입된 제1 에피탁셜층(epitaxial layer)(12)을 형성하고, 도핑이 되지 않은 제2 에피탁셜층(13)을 형성한다. 상기 제1 에피탁셜층의 두께와 이온 주입되는 불순물의 농도에 따란 문턱전압을 조절할 수 있다. Next, as shown in FIG. 2, a first epitaxial layer 12 in which boron B is ion-implanted at a high concentration is formed on the silicon substrate 10, and the second epitaxial layer is not doped. The taxal layer 13 is formed. The threshold voltage may be adjusted according to the thickness of the first epitaxial layer and the concentration of impurities implanted with ions.

다음으로, 도3에 도시한 바와 같이 상기 제2 에피탁셜층을 게이트 전극의 크기로 패터닝하여 제2 에피탁셜층 패턴(13')을 형성한다.Next, as shown in FIG. 3, the second epitaxial layer is patterned to the size of the gate electrode to form a second epitaxial layer pattern 13 ′.

다음으로, 도4에 도시한 바와 같이 제1 에피탁셜층 패턴(13') 상에 게이트 산화막(14)을 형성하고, 폴리실리콘막(15) 및 텅스텐 실리사이드막(16)으로 이루어지는 게이트 패턴을 형성한 다음 산화막 스페이서(17)를 형성한다. 상기 게이트 산화막(14) 형성 과정에서 도핑되지 않은 제2 에피탁셜층 패턴(13 ')으로 인하여 게이트 절연막은 5.8 nm 두께로 비교적 얇게 형성된다.Next, as shown in FIG. 4, a gate oxide film 14 is formed on the first epitaxial layer pattern 13 ′, and a gate pattern composed of the polysilicon film 15 and the tungsten silicide film 16 is formed. Then, the oxide film spacers 17 are formed. Due to the undoped second epitaxial layer pattern 13 ′ in the process of forming the gate oxide layer 14, the gate insulating layer is relatively thin with a thickness of 5.8 nm.

다음으로, 도5에 도시한 바와 같이 상기 산화막 스페이서(17) 및 게이트 패턴을 이온주입 마스크로 이온주입을 실시하여 소오스 및 드레인 영역(18)을 형성한다.Next, as shown in FIG. 5, the oxide spacer 17 and the gate pattern are implanted with an ion implantation mask to form source and drain regions 18. As shown in FIG.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes are possible in the technical field of the present invention without departing from the technical spirit of the present invention. It will be clear to those of ordinary knowledge.

상기와 같이 이루어지는 본 발명은 반도체 기판 상에 도핑된 에피탁셜층을 형성하여, 에피탁셜층의 두께 및 농도에 따라 문턱전압을 조절하는 것이 가능하여 고집적 반도체 소자의 단채널 효과를 방지할 수 있고, 또한 게이트 산화막을 얇게 형성하는 것이 가능하여 구동 전력을 감소시킬 수 있다.The present invention made as described above can form a doped epitaxial layer on the semiconductor substrate, it is possible to adjust the threshold voltage in accordance with the thickness and concentration of the epitaxial layer can prevent the short-channel effect of the highly integrated semiconductor device, In addition, it is possible to form a thin gate oxide film, thereby reducing the driving power.

도1 내지 도5는 본 발명의 일실시예에 따른 모스트랜지스터 제조 공정 단면도.1 to 5 are cross-sectional views of a MOS transistor manufacturing process according to an embodiment of the present invention.

* 도면의 주요 부분에 대한 설명* Description of the main parts of the drawing

10: 실리콘 기판 11: 필드산화막10: silicon substrate 11: field oxide film

12: 제1 에피탁셜층 13: 제2 에피탁셜층12: first epitaxial layer 13: second epitaxial layer

14: 게이트 산화막 15: 폴리실리콘막14 gate oxide film 15 polysilicon film

16: 텅스텐 실리사이드막 17: 산화막 스페이서16: tungsten silicide film 17: oxide film spacer

18: 소오스 및 드레인 영역18: source and drain regions

Claims

An epitaxial layer of a second conductive type doped with an impurity formed on the first conductive semiconductor substrate;

A second epitaxial layer which is not doped with an impurity formed on a predetermined region of the epitaxial layer of the second conductivity type;

A gate insulating film formed on the second epitaxial layer;

A gate electrode formed on the gate insulating film; And

And a source and drain region of a second conductivity type formed in the semiconductor substrate at both ends of the gate electrode.

Implanting the first conductivity type impurities to form a channel in the first conductivity type semiconductor substrate;

Forming a first epitaxial layer doped with impurities of a second conductivity type on the semiconductor substrate;

Forming a second epitaxial layer which is not doped with impurities in a predetermined region of the first epitaxial layer;

Patterning the second epitaxial layer to a size of a gate electrode;

Forming a gate oxide layer on the patterned second epitaxial layer;

Forming a gate electrode on the gate oxide film; And

Implanting impurities of a second conductivity type into the semiconductor substrate to form source and drain regions in the semiconductor substrate across the gate electrode;

Most transistor manufacturing method comprising a.

The method of claim 2,

And a thickness of the first epitaxial layer and an amount of impurities implanted into the first epitaxial layer depend on the threshold voltage of the MOS transistor.

The method of claim 2 or 3,

Injecting the impurity of the first conductivity type,

The method of manufacturing a MOS transistor comprising the injection of phosphorus (P).

The method of claim 2 or 3,

The second conductivity type impurities are

Boron (B) is a morph transistor manufacturing method characterized in that.

The method of claim 2 or 3,

Forming the gate electrode,

Forming a polysilicon film on the gate oxide film;

Forming a tungsten silicide film on the polysilicon film; And

Selectively etching the tungsten silicide layer, the polysilicon layer, and the gate oxide layer

Including a morph transistor manufacturing method.

The method of claim 2 or 3,

After forming the gate electrode,

And forming an oxide spacer on the sidewalls of the gate electrode.