KR100506453B1 - Manufacturing method for semiconductor device - Google Patents
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Abstract
본 발명은 반도체소자의 제조방법에 관한 것으로서, 소자분리 산화막과 트랜치의 사이에 라이너 질화막이 개재되어있는 STI 구조에서 상기 라이너 질화막을 트랜치의 상부에만 일부 남아 있는 칼라형으로 형성함으로써, 라이너 질화막이 트랜치 상부의 기판 스트레스를 방지하고, 트랜치 하부는 질화막이 없어 질화막에 의해 소자분리 산화막에 전자가 축적되어 이로 인해 P+/P+ 소자분리 펀치쓰루 저하가 방지되어 공정수율 및 소자의 신뢰성을 향상시킬 수 있다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, wherein in the STI structure in which a liner nitride film is interposed between a device isolation oxide film and a trench, the liner nitride film is formed in a collar shape in which only part of the trench remains. The upper substrate is prevented and the lower portion of the trench has no nitride film, so electrons are accumulated in the device isolation oxide film by the nitride film, thereby preventing P + / P + device isolation punch-through degradation, thereby improving process yield and device reliability.
Description
본 발명은 반도체소자의 제조방법에 관한 것으로서, 특히 라이너 질화막을 트랜치의 상부에만 칼라형으로 형성하여 라이너 질화막에 의한 P+ 간 소자분리 펀치쓰루를 방지하여 누설전류를 감소시켜 공정수율 및 소자의 신뢰성을 향상시킬 수 있는 반도체소자의 제조방법에 관한 것이다. The present invention relates to a method for manufacturing a semiconductor device, and in particular, the liner nitride film is formed in a color only on the upper portion of the trench to prevent device separation punch-through between P + by the liner nitride film, thereby reducing leakage current to reduce process yield and device reliability. A method for manufacturing a semiconductor device that can be improved.
일반적으로 반도체소자는 소자가 형성되는 활성영역과, 이들을 분리하는 소자분리 영역으로 구분할 수 있으며, 소자분리영역이 소자의 전체 면적에서 차지하는 비율이 크므로 소자의 고집적화를 위해서는 소자분리영역의 축소가 필요할 뿐만 아니라 소자의 원활한 동작을 위하여 각 소자들간의 간섭을 배재시키고, 접합 캐패시턴스를 감소시키는 구조를 갖도록 형성하여야한다. In general, semiconductor devices can be divided into active regions in which devices are formed and device isolation regions separating them, and since the device isolation region occupies a large portion of the entire area of the device, it is necessary to reduce the device isolation region for high integration of the device. In addition, it should be formed to have a structure that excludes the interference between the elements for the smooth operation of the elements, and reduces the junction capacitance.
또한 소자의 집적도가 높아질수록 단위셀에 대한 누설전류 허용치가 감소되는데, 이를 위해서 트랩 생성을 억제하거나 셀간의 소자분리막을 통한 누설전류를 더욱 감소시켜야하는 과제가 있다. In addition, as the degree of integration of the device increases, the leakage current allowance for the unit cell decreases. To this end, there is a problem of suppressing trap generation or further reducing leakage current through the device isolation film between cells.
여기서 트랜치가 형성된 반도체기판은 소자분리막이 매립되기 전후의 열산화에 대한 스트레스 정도가 많은 차이가 나는 것을 알수 있다. Here, it can be seen that the semiconductor substrate on which the trench is formed differs in the degree of stress on thermal oxidation before and after the device isolation layer is embedded.
도 1a 및 도 1b은 일반적인 트랜치가 형성된 반도체기판의 소자분리막 도포 전후의 열산화에 대한 기판 스트레스 정도를 나타내고 있다. 1A and 1B show the degree of substrate stress against thermal oxidation before and after application of a device isolation film to a semiconductor substrate having a general trench formed therein.
먼저, 소자분리막이 도포되기 전단계의 반도체기판의 열산화에 대한 스트레스 상태를 시뮬레이션한 도 1a에서 알수 있듯이 트랜치 내벽을 열산화 시키는 단계에서는 인장이나 응축 스트레스가 별로 없음을 알수 있다. First, as shown in FIG. 1A which simulates the stress state of thermal oxidation of the semiconductor substrate before the device isolation layer is applied, it can be seen that there is little tensile or condensation stress in the thermal oxidation of the trench inner wall.
그러나 트랜치를 소자분리 산화막이 메운 후에 실시되는 열산화, 예를 들어 문턱전압 조절용 이온주입 스크린 산화막 형성이나, 게이트산화막 형성등의 공정에서는 도 1b 에 도시되어있는 바와 같이, 많은 스트레스가 기판에 존재하게 되어 결함의 원인이 되어 얕은 트랜치 소자분리(shallow trench isolation; 이하 STI라 칭함)에서의 누설전류를 증가시키는 문제점이 있다. However, in the process of thermal oxidation, for example, the formation of the ion implantation screen oxide film for controlling the threshold voltage or the formation of the gate oxide film, which are performed after the isolation oxide film is filled in the trench, as shown in FIG. This causes a defect and increases the leakage current in shallow trench isolation (hereinafter referred to as STI).
이러한 문제점을 해결하기 위하여 도 2에 되시되어 있는 바와 같은 라이너 질화막을 이용한 STI 공정을 진행하게 된다. In order to solve this problem, the STI process using the liner nitride film as shown in FIG. 2 is performed.
먼저, 실리콘 반도체기판(10)상에 패드 산화막(12)과 질화막 패턴(도시되지 않음)을 이용하여 트랜치(14)를 형성하고, 트랜치의 내벽에 열산화막(16)을 형성한 후, 전면에 라이너 질화막(18)을 형성한다. First, the trench 14 is formed on the silicon semiconductor substrate 10 using the pad oxide film 12 and the nitride film pattern (not shown), and then the thermal oxide film 16 is formed on the inner wall of the trench. The liner nitride film 18 is formed.
그다음 상기 트랜치를 소자분리 산화막(20)을 메우고, 질화막 상부의 소자분리 산화막과 라이너질화막(18)을 제거한 후, 상기 질화막 패턴을 제거하여 소자분리 공정을 완료하면 소자분리 산화막(20)과 반도체기판(10)의 사이에 라이너 질화막(18) 패턴이 존재하는 STI 구조를 얻을 수 있다. Then, the trench is filled with the device isolation oxide film 20, the device isolation oxide film and the liner nitride film 18 are disposed on the nitride film, and after the device isolation process is completed by removing the nitride film pattern, the device isolation oxide film 20 and the semiconductor substrate are removed. The STI structure in which the liner nitride film 18 pattern exists between (10) can be obtained.
이러한 라이너 질화막을 이용한 STI 방법은 후속 열산화 공정시 질화막에 의해 기판에 가해지는 스트레스가 감소되어 이에 의한 누설전류가 감소된다. In the STI method using the liner nitride film, the stress applied to the substrate by the nitride film during the subsequent thermal oxidation process is reduced, thereby reducing the leakage current.
그러나 이러한 라이너 질화막 이용 STI 공정은 또 다른 심각한 문제저를 야기 시키는 것으로 드러나 이에 대한 보고가 이어지고 있다. However, the liner nitride film-based STI process has been shown to cause another serious problem, and reports on this continue.
즉 도 3에 도시되어 있는 바와 같이, 반도체기판(22)의 N웰(24)상의 양측에 소자분리 산화막(26)에 의해 분리된 두 개의 P+ 영역(27, 28)이 형성되어있으면, P+/N 접합에서 주입된 홀이나, N웰 내에 존재하는 소수 캐리어인 홀이 재결합되지 않고 존재하다가, P+/N웰 접합에 역전압이 가해지면 P+/N웰 접합으로 큰 에너지로 끌려와 전자-홀 쌍을 형성하고, 이렇게 형성되 전자는 높은 에너지를 가지고 있어 실리콘 기판-산화막 경계를 넘을 수 있게된다. That is, as shown in FIG. 3, if two P + regions 27 and 28 separated by the element isolation oxide film 26 are formed on both sides of the N well 24 of the semiconductor substrate 22, P + / The holes injected from the N junction, or the minority carriers present in the N well, are present without being recombined, and when a reverse voltage is applied to the P + / N well junction, they are attracted to the P + / N well junction with a large amount of energy. And the electrons thus formed have a high energy so that they can cross the silicon substrate-oxide boundary.
이때 상기 트랜치의 측벽에 라이너 질화막이 존재하면, 질화막 증착시 사용된 NH3 가스에 존재하는 홀이 실리콘-산화막 경계의 댕글링 본드에 트랩되거나 혹은 실리콘-산화막-질화막의 적층을 형성하여 산화막-질화막 간의 또 다른 계면을 형성하게되어 엎서 형성된 고에너지 전자에 의한 계면 누적이 가능하도록 돕게 된다.At this time, if the liner nitride film is present on the sidewall of the trench, the hole in the NH 3 gas used for the nitride film deposition is trapped in the dangling bond at the silicon oxide layer boundary or the silicon oxide film nitride layer is formed to form an oxide film nitride layer Forming another interface between the liver helps to accumulate the interface by the high-energy electrons formed upside down.
이 경우 N웰과 경계를 이루는 트랜치의 매립산화막에 전자가 누적되면 N웰에 존재하는 트랜치의 측벽 반전이 용이해져 P+/P+ 간 소자분리 펀치쓰루가 악화되는 문제점이 있다. In this case, when electrons accumulate in the buried oxide film of the trench bordering the N well, sidewall inversion of the trench existing in the N well may be easily performed, resulting in deterioration of P + / P + device isolation punch-through.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 The present invention is to solve the above problems, the object of the present invention is
열산화시의 기판 스트레스를 감소시키는 라이너 질화막을 트랜치 상부에 칼라 형상으로 형성하여 P+/P+ 간 소자분리 펀치쓰루가 악화되는 것을 방지하여 공정수율 및 소자의 신뢰성을 향상시킬 수 있는 반도체소자의 제조방법을 제공함에 있다. A method of manufacturing a semiconductor device that can improve process yield and device reliability by forming a liner nitride film that reduces substrate stress during thermal oxidation in the shape of a collar in the upper portion of the trench to prevent deterioration of device separation punch-through between P + / P +. In providing.
본발명은 상기와 같은 목적을 달성하기 위한 것으로서, 본발명에 따른 반도체소자 제조방법의 특징은, The present invention is to achieve the above object, the characteristics of the semiconductor device manufacturing method according to the present invention,
반도체기판상에 패드산화막과 질화막 패턴을 순차적으로 형성하는 공정과, Sequentially forming a pad oxide film and a nitride film pattern on the semiconductor substrate;
상기 질화막 패턴을 마스크로 노출되어있는 패드산화막과 반도체기판의 일정 두께를 식각하여 트랜치를 형성하는 공정과, Etching the pad oxide film and the semiconductor substrate by exposing the nitride film pattern with a mask to form a trench;
상기 트랜치의 내벽에 열산화막을 형성하는 공정과, Forming a thermal oxide film on an inner wall of the trench;
상기 트랜치의 일정 깊이만을 체우는 제1소자분리 산화막을 형성하는 공정과, Forming a first device isolation oxide film filling only a predetermined depth of the trench;
상기 구조의 전표면에 라이너 질화막을 형성하는 공정과, Forming a liner nitride film on the entire surface of the structure;
상기 라이너 질화막을 전면식각하여 상기 트랜치의 상부 내벽과 질화막 패턴의 측벽에만 스페이서 형으로 라이너 질화막 패턴을 형성하는 공정과, Forming a liner nitride film pattern in a spacer shape only on the upper inner wall of the trench and on the sidewalls of the nitride film pattern by etching the liner nitride film over the entire surface;
상기 구조의 전표면에 제2소자분리 산화막을 도포하는 공정과, Applying a second device isolation oxide film to the entire surface of the structure;
상기 제2소자분리 산화막을 전면 식각하여 질화막 패턴을 노출시키는 공정과, Etching the entire surface of the second device isolation oxide film to expose a nitride film pattern;
상기 질화막 패턴과 그 상부의 라이너 질화막을 제거하여 트랜치의 상부에 칼라형으로 존재하는 라이너질화막 패턴을 구비하는 소자분리 구조를 형성하는 것을 특징으로 한다. The device isolation structure may be formed by removing the nitride layer pattern and a liner nitride layer thereon to form a liner nitride layer pattern that is present in a color on the trench.
본 발명의 다른 특징은, 상기 제1 및 제2소자분리 산화막이 고밀도 플라즈마 산화막이나, 상압 CVD 산화막이며, 상기 라이너 질화막은 10∼100Å 두께로 형성되는 것을 특징으로 한다. Another feature of the present invention is characterized in that the first and second device isolation oxide films are high density plasma oxide films or atmospheric pressure CVD oxide films, and the liner nitride film is formed to a thickness of 10 to 100 kPa.
이하, 본 발명에 따른 반도체소자의 제조방법에 관하여 첨부도면을 참조하여 상세히 설명하면 다음과 같다. Hereinafter, a method of manufacturing a semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings.
도 4a 내지 도 4d는 본 발명에 따른 반도체소자의 제조 공정도로서, 완성된 구조가 도 4d에 도시되어있다. 4A to 4D are manufacturing process diagrams of the semiconductor device according to the present invention, and the completed structure is shown in FIG. 4D.
먼저, 실리콘 웨이퍼등의 반도체기판(30)상에 패드산화막(32)괴 질화막(34) 패턴을 형성한 후, 상기 질화막(34) 패턴에 의해 노출되는 반도체기판(30)을 일정 깊이 식각하여 트랜치(36)를 형성하고, 트랜치(36) 내벽에 열산화막(38)을 형성한다. (도 4a 참조). First, after forming a pad oxide film 32 and a nitride nitride film 34 pattern on a semiconductor substrate 30 such as a silicon wafer, the trench is formed by etching the semiconductor substrate 30 exposed by the nitride film 34 pattern to a predetermined depth. A 36 is formed, and a thermal oxide film 38 is formed on the inner wall of the trench 36. (See FIG. 4A).
그다음 상기 구조의 전표면에 제1소자분리 산화막(40)을 도포하여 트랜치(36)를 매립한 후 이를 전면 식각하여 상기 트랜치(36)의 하부에만 일부 남도록한다. 이때 상기 제1소자분리 산화막(40)은 고밀도 플라즈마 산화막이나, 상압 CVD 산화막이며, 상기 제1소자분리 산화막(40)의 식각은 습식이나 건식 또는 습식 후 건식으로 진행할 수 있다. (도 4b 참조). Then, the first device isolation oxide film 40 is applied to the entire surface of the structure to fill the trench 36 and then etch the entire surface so that only a portion of the trench 36 remains below the trench 36. In this case, the first device isolation oxide film 40 may be a high density plasma oxide film or an atmospheric pressure CVD oxide film, and the etching of the first device isolation oxide film 40 may be performed wet, dry, or after wet. (See FIG. 4B).
그후 상기 구조의 전표면에 라이너 질화막(42)을 10∼100Å 정도 두계로 도포한 후, 전면 식각하여 상기 트랜치(36) 상부 내벽과 질화막(34) 패턴의 측벽에 스패이서 형상의 라이너 질화막(42) 패턴을 형성한다. (도 4c 참조). Thereafter, the liner nitride film 42 is applied to the entire surface of the structure in a thickness of about 10 to 100 kPa, and then etched to the entire surface to form a spacer liner nitride film 42 having a spacer shape on the upper inner wall of the trench 36 and the side wall of the nitride film 34 pattern. ) Form a pattern. (See FIG. 4C).
그다음 상기 구조의 전표면에 제2소자분리 산화막(44)을 고밀도 플라즈마 산화막이나, 상압 CVD 산화막으로 형성하여 트랜치(36)를 메우고 이를 CMP 등의 방법으로 식각하여 질화막(36)을 노출시킨 후, 질화막(36) 패턴을 제거하면, 트랜치(36)의 상부에만 칼라형으로 남아 있는 라이너 질화막(42)을 구비하는 STI 구조를 얻을 수 있다. (도 4d 참조). Then, the second device isolation oxide film 44 is formed on the entire surface of the structure as a high-density plasma oxide film or an atmospheric pressure CVD oxide film to fill the trench 36 and etch it by CMP or the like to expose the nitride film 36. If the pattern of the nitride film 36 is removed, an STI structure having the liner nitride film 42 remaining in the color only on the upper portion of the trench 36 can be obtained. (See FIG. 4D).
이상에서 설명한 바와 같이, 본 발명에 따른 반도체소자의 제조방법은, 소자분리 산화막과 트랜치의 사이에 라이너 질화막이 개재되어있는 STI 구조에서 상기 라이너 질화막을 트랜치의 상부에만 일부 남아 있는 칼라형으로 형성하였으므로, 라이너 질화막이 트랜치 상부의 기판 스트레스를 방지하고, 트랜치 하부는 질화막이 없어 질화막에 의해 소자분리 산화막에 전자가 축적되어 이로 인해 P+/P+ 소자분리 펀치쓰루 저하가 방지되어 공정수율 및 소자의 신뢰성을 향상시킬 수 있는 이점이 있다. As described above, in the method of manufacturing the semiconductor device according to the present invention, since the liner nitride film is formed in the STI structure in which the liner nitride film is interposed between the device isolation oxide film and the trench, the liner nitride film is partially formed on the upper portion of the trench. The liner nitride film prevents substrate stress on the upper part of the trench, and the lower part of the trench does not have a nitride film, and electrons accumulate in the device isolation oxide film by the nitride film, thereby preventing P + / P + device isolation punch-through degradation, thereby improving process yield and device reliability. There is an advantage that can be improved.
도 1a 및 도 1b은 트랜치의 소자분리막 도포 전후의 열산화에 대한 기판 스트레스의 시뮬레이션 그래프. 1A and 1B are simulation graphs of substrate stress for thermal oxidation before and after application of trench isolation devices.
도 2는 종래 기술에 따른 반도체소자의 단면도. 2 is a cross-sectional view of a semiconductor device according to the prior art.
도 3은 종래 STI 의 문제점을 도시한 개략도. 3 is a schematic diagram illustrating a problem of a conventional STI.
도 4a 내지 도 4d는 본 발명에 따른 반도체소자의 제조 공정도. 4a to 4d is a manufacturing process diagram of a semiconductor device according to the present invention.
<도면의 주요 부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>
10, 22, 30 : 반도체기판 12, 32 : 패드산화막10, 22, 30: semiconductor substrate 12, 32: pad oxide film
14, 36 : 트랜치 16, 38 : 열산화막14, 36: trench 16, 38: thermal oxide film
18, 42 : 라이너 질화막 20, 26, 40, 44 : 소자분리 산화막18, 42: liner nitride film 20, 26, 40, 44: device isolation oxide film
24 : N웰 27, 28 : P+ 영역 24: N well 27, 28: P + region
34 : 질화막 34: nitride film
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