KR100507380B1 - Method of forming an isolation layer in a semiconductor device - Google Patents
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Abstract
본 발명은 반도체 소자의 소자 분리막 형성 방법에 관한 것으로, 트렌치를 형성하고 트렌치 가장 자리 상부의 패드 산화막을 일부 식각한 후 식각 부위를 포함한 전체 표면에 실리콘층을 형성하고 산화시켜 소자 분리막의 가장자리를 두껍게 형성함으로써, 소자 분리막의 가장자리에 모우트가 발생되는 것을 방지하여 INWE(Inverse Narrow Width Effect)와 험프(Hump) 현상에 의해 소자의 전기적 특성이 저하되는 것을 방지할 수 있다.The present invention relates to a method of forming a device isolation layer of a semiconductor device, and forms a trench, partially etches a pad oxide layer on the top of the trench edge, and then forms and oxidizes a silicon layer on the entire surface including the etched portion to thicken the edge of the device isolation layer. By forming it, it is possible to prevent the moat from occurring at the edge of the device isolation film, and to prevent the electrical characteristics of the device from being deteriorated by the inverse narrow width effect (INWE) and the hump phenomenon.
Description
본 발명은 반도체 소자의 소자 분리막 형성 방법에 관한 것으로, 특히 STI(Shallow Trench Isolation) 공정으로 소자 분리막을 형성하는 반도체 소자의 소자 분리막 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of forming a device isolation film of a semiconductor device, and more particularly, to a method of forming a device isolation film of a semiconductor device in which a device isolation film is formed by a shallow trench isolation (STI) process.
소자 분리막은 트랜지스터, 플래시 메모리 셀 또는 커패시터와 같은 반도체 소자들이 형성되는 반도체 기판의 소자 분리 영역에 형성되며, 각각의 반도체 소자를 전기적으로 격리시킨다. The device isolation layer is formed in a device isolation region of a semiconductor substrate on which semiconductor devices such as transistors, flash memory cells, or capacitors are formed, and electrically isolates each semiconductor device.
소자 분리막을 형성하는 소자 분리 공정은 LOCOS(Local Oxidation of Silicon) 공정이나 STI(Shallow Trench Isolation) 공정으로 실시된다. The device isolation process for forming the device isolation layer is performed by a local oxide of silicon (LOCOS) process or a shallow trench isolation (STI) process.
LOCOS 공정은 장시간의 고온 산화 공정으로 진행되기 때문에, 채널 저지 이온의 측면 확산이 발생되고 측면 산화로 인하여 버즈 빅(Bird's beak)이 발생된다. 이로 인해, 반도체 소자의 전기적 특성이 저하될 뿐만 아니라, 디자인 룰이 0.25um 이하인 제조 공정에서는 LOCOS 공정으로 소자 분리막을 형성하는 데에는 한계가 있다. 또한, 소자 분리막의 깊이를 증가시키면, 반도체 기판에 과도한 스트레스가 가해지고 평탄성이 저하되는 문제점이 있다.Since the LOCOS process proceeds to a long time high temperature oxidation process, lateral diffusion of channel blocking ions occurs, and a bird's beak occurs due to lateral oxidation. As a result, not only the electrical characteristics of the semiconductor device are deteriorated, but also in the manufacturing process having a design rule of 0.25 μm or less, there is a limit in forming the device isolation film by the LOCOS process. In addition, when the depth of the device isolation layer is increased, excessive stress is applied to the semiconductor substrate and flatness is lowered.
이러한 문제점을 해결하기 위하여, 현재에는 소자 분리 공정을 STI 공정으로 진행하고 있다. STI 공정은 LOCOS 공정에 비하여 버즈 빅이 발생되지 않고, 소자의 전기적 격리 특성이 우수하다. 하지만, 소자 분리막을 형성하기 위해서는 반도체 기판의 소자 분리 영역에 트렌치를 형성해야 하는데, 트렌치의 상하부 모서리가 뾰족하게 형성되면서 트렌치의 상부 모서리에서 전계가 집중되고 스트레스가 증가하며, 후속 공정에서 형성되는 게이트 산화막이 얇게 형성되어 누설 전류가 발생되는 문제점이 발생된다. 또한, STI 공정의 경우, 트렌치의 폭이 좁아지고 깊이가 깊어짐에 따라 트렌치를 절연 물질로 매립하기가 어려워지고, 화학적 기계적 연마 공정을 포함한 공정 단계의 수와 난이도가 증가하며, 소자 분리막의 가장 자리에 형성되는 모우트(Moat)에 의해 INWE(Inverse Narrow Width Effect)와 험프(Hump) 현상이 발생되어 소자의 전기적 특성과 신뢰성이 저하되는 문제점이 있다.In order to solve this problem, the device isolation process is currently proceeding to the STI process. STI process does not generate buzz big compared to LOCOS process, and has excellent electrical isolation characteristics of the device. However, in order to form an isolation layer, a trench must be formed in the isolation region of the semiconductor substrate. As the upper and lower corners of the trench are sharply formed, an electric field is concentrated and stress increases at the upper corner of the trench, and a gate is formed in a subsequent process. The oxide film is thinly formed, which causes a problem of leakage current. In addition, in the STI process, as the width of the trench becomes narrower and deeper, it becomes more difficult to fill the trench with an insulating material, increase the number and difficulty of process steps including chemical mechanical polishing, and increase the edge of the device isolation layer. The inverse narrow width effect (INWE) and the hump phenomenon are generated by the moat formed in the device, thereby deteriorating the electrical characteristics and reliability of the device.
이에 대하여, 본 발명이 제시하는 반도체 소자의 소자 분리막 형성 방법은 트렌치를 형성하고 트렌치 가장 자리 상부의 패드 산화막을 일부 식각한 후 식각 부위를 포함한 전체 표면에 실리콘층을 형성하고 산화시켜 소자 분리막의 가장자리를 두껍게 형성함으로써, 소자 분리막의 가장자리에 모우트가 발생되는 것을 방지하여 INWE(Inverse Narrow Width Effect)와 험프(Hump) 현상에 의해 소자의 전기적 특성이 저하되는 것을 방지할 수 있다. On the other hand, in the method of forming an isolation layer of a semiconductor device according to the present invention, a trench is formed, a portion of the pad oxide layer on the edge of the trench is etched, and a silicon layer is formed on the entire surface including the etched portion to oxidize the edge of the isolation layer. By forming a thicker, it is possible to prevent the generation of the moat at the edge of the device isolation film, it is possible to prevent the electrical characteristics of the device is lowered by the inverse narrow width effect (INWE) and the hump (Hump) phenomenon.
본 발명의 실시예에 따른 반도체 소자의 소자 분리막 형성 방법은 소자 분리 영역이 정의된 패드 산화막 패턴 및 패드 질화막 패턴을 반도체 기판 상에 적층 구조로 형성하는 단계와, 반도체 기판의 소자 분리 영역에 트렌치를 형성하는 단계와, 패드 산화막 패턴의 가장자리를 식각하여 제거하는 단계와, 패드 산화막 패턴의 가장자리가 제거된 부분을 포함한 전체 표면에 실리콘층을 형성하는 단계와, 트렌치가 매립되도록 절연 물질층을 형성하는 단계와, 패드 질화막 패턴 및 패드 산화막 패턴을 제거하는 단계, 및 실리콘층을 산화 공정으로 산화시켜 산화막을 형성하는 단계를 포함하는 반도체 소자의 소자 분리막 형성 방법.The method of forming a device isolation layer of a semiconductor device according to an embodiment of the present invention includes forming a pad oxide layer pattern and a pad nitride layer pattern having a device isolation region in a stacked structure on a semiconductor substrate, and forming a trench in the device isolation region of the semiconductor substrate. Forming a layer, etching and removing edges of the pad oxide layer pattern, forming a silicon layer on the entire surface including a portion where the edge of the pad oxide layer pattern is removed, and forming an insulating material layer to fill the trench. And removing the pad nitride film pattern and the pad oxide film pattern, and oxidizing the silicon layer in an oxidation process to form an oxide film.
상기에서, 패드 산화막 패턴의 가장자리는 불산 계열의 용액으로 제거할 수 있으며, 패드 산화막 패턴의 가장자리를 20Å 내지 140Å만큼 제거하는 것이 바람직하다. 패드 산화막 패턴의 식각 정도는 식각 공정의 진행 시간으로 조절할 수 있다.In the above, the edge of the pad oxide film pattern may be removed with a hydrofluoric acid-based solution, and the edge of the pad oxide film pattern may be removed by 20 kPa to 140 kPa. The etching degree of the pad oxide layer pattern may be controlled by the progress time of the etching process.
실리콘층은 저압 화학기상 증착법으로 비정질실리콘을 증착하여 형성할 수 있다. 이때, 비정질 실리콘층은 400℃ 내지 600℃의 온도에서 10Å 내지 100Å의 두께로 형성할 수 있다.The silicon layer may be formed by depositing amorphous silicon by low pressure chemical vapor deposition. In this case, the amorphous silicon layer may be formed to a thickness of 10 Pa to 100 Pa at a temperature of 400 ℃ to 600 ℃.
산화 공정은 50℃ 내지 200℃의 온도에서 O2 플라즈마 처리로 진행되며, O2 플라즈마 처리는 플라즈마 애슁 공정이나 O2 이온 주입 공정으로 진행할 수 있다.Oxidation step will be presented in O 2 plasma treatment at a temperature of 50 ℃ to 200 ℃, O 2 plasma treatment may be carried out in a plasma ashing process or the O 2 ion implantation process.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다. Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention. However, the present invention is not limited to the embodiments disclosed below, but may be implemented in various forms, and the scope of the present invention is not limited to the embodiments described below. Only this embodiment is provided to complete the disclosure of the present invention and to fully inform those skilled in the art, the scope of the present invention should be understood by the claims of the present application.
한편, 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다라고 기재되는 경우에 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제3의 막이 개재되어질 수도 있다. 또한 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되었다. 도면 상에서 동일 부호는 동일한 요소를 지칭한다.On the other hand, when a film is described as being "on" another film or semiconductor substrate, the film may exist in direct contact with the other film or semiconductor substrate, or a third film may be interposed therebetween. In the drawings, the thickness or size of each layer is exaggerated for clarity and convenience of explanation. Like numbers refer to like elements on the drawings.
도 1a 내지 도 1g는 본 발명의 실시예에 따른 반도체 소자의 소자 분리막 형성 방법을 설명하기 위한 소자의 단면도들이다.1A to 1G are cross-sectional views of devices for describing a method of forming a device isolation film of a semiconductor device according to an embodiment of the present invention.
도 1a를 참조하면, 반도체 기판(101) 상에 패드 산화막(102) 및 패드 질화막(103)을 순차적으로 형성한 후, 패드 질화막(103) 상부에 소자 분리 영역이 정의된 포토레지스트 패턴(104)을 형성한다. 이후, 포토레지스트 패턴(104)을 식각 마스크로 이용한 식각 공정으로 소자 분리 영역 상의 패드 질화막(103) 및 패드 산화막(102)을 순차적으로 패터닝하여, 반도체 기판(101)의 소자 분리 영역을 노출시킨다. 이때, 식각 공정은 건식 식각 공정으로 실시할 수 있다. Referring to FIG. 1A, after the pad oxide film 102 and the pad nitride film 103 are sequentially formed on the semiconductor substrate 101, the photoresist pattern 104 having the device isolation region defined on the pad nitride film 103 is defined. To form. Subsequently, the pad nitride film 103 and the pad oxide film 102 on the device isolation region are sequentially patterned by an etching process using the photoresist pattern 104 as an etching mask to expose the device isolation region of the semiconductor substrate 101. In this case, the etching process may be performed by a dry etching process.
상기에서, 패드 산화막(102)은 50Å 내지 200Å의 두께로 형성할 수 있으며, 패드 질화막(103)은 1000Å 내지 2000Å의 두께로 형성할 수 있다. 그리고, 포토레지스트 패턴(104)은 3000Å 내지 10000Å의 두께로 형성한다. In the above, the pad oxide film 102 may be formed to a thickness of 50 kPa to 200 kPa, and the pad nitride film 103 may be formed to a thickness of 1000 kPa to 2000 kPa. The photoresist pattern 104 is formed to a thickness of 3000 kPa to 10000 kPa.
도 1b를 참조하면, 트렌치 식각 공정으로 반도체 기판(101)의 소자 분리 영역을 소정의 깊이로 식각하여 트렌치(105)를 형성한다. 이때, 트렌치 식각 공정은 포토레지스트 패턴(104)이나 패드 질화막(103)을 식각 방지막의 역할을 하는 하드 마스크로 사용하여 실시할 수 있다. 트렌치 식각 공정으로 트렌치(105)를 형성한 후에는, ATC(After Treatment Chamber) 처리를 실시하여 트렌치(105) 측벽 및 저면의 식각 손상을 보완한다. 이러한, 트렌치 식각 공정은 500W 내지 1500W의 탑 파워와 20W 내지 300W의 바텀 파워를 인가하고 1mTorr 내지 50mTorr의 압력에서 N2/HBr/Cl2/O2 가스를 사용하여 실시할 수 있다. 이때, N2의 공급 유량은 1sccm 내지 20sccm으로 설정하고, HBr의 공급 유량은 0sccm 내지 100sccm으로 설정하고, Cl2의 공급 유량은 10sccm 내지 1000sccm으로 설정하고, O2의 공급 유량은 1sccm 내지 200sccm으로 설정할 수 있다. 상기의 조건에서, 트렌치(105)를 2500Å 내지 4000Å의 깊이로 형성할 수 있다.Referring to FIG. 1B, the trench 105 may be formed by etching the device isolation region of the semiconductor substrate 101 to a predetermined depth by a trench etching process. In this case, the trench etching process may be performed using the photoresist pattern 104 or the pad nitride layer 103 as a hard mask serving as an etch stop layer. After the trench 105 is formed by the trench etching process, an after treatment chamber (ATC) treatment is performed to compensate for etching damage on the sidewalls and bottom of the trench 105. The trench etching process may be performed using N 2 / HBr / Cl 2 / O 2 gas at a pressure of 1 mTorr to 50 mTorr by applying a top power of 500 W to 1500 W and a bottom power of 20 W to 300 W. At this time, the supply flow rate of N 2 is set to 1sccm to 20sccm, the supply flow rate of HBr is set to 0sccm to 100sccm, the supply flow rate of Cl 2 is set to 10sccm to 1000sccm, and the supply flow rate of O 2 is set to 1sccm to 200sccm Can be set. Under the above conditions, the trench 105 can be formed to a depth of 2500 kPa to 4000 kPa.
도 1c를 참조하면, 포토레지스트 패턴(도 1b의 104)을 제거한다. 이어서, 식각 공정에 의해 패터닝되면서 노출된 패드 산화막(102)의 가장 자리를 일부 식각하여 제거한다. 이때, 패드 산화막(102)의 가장 자리가 20Å 내지 140Å 정도로 제거되도록 식각 공정을 실시한다. 일반적으로, 불산(HF) 계열의 용액을 이용하여 약 180초 동안 패드 산화막(102)을 식각할 경우 50Å 정도가 식각되므로, 이를 고려하여 식각 공정의 시간을 조절하면, 패드 산화막(102)의 가장 자리가 20Å 내지 140Å 정도로 제거되도록 식각 공정을 실시할 수 있다.Referring to FIG. 1C, the photoresist pattern (104 in FIG. 1B) is removed. Subsequently, some edges of the exposed pad oxide film 102 are etched and removed while being patterned by an etching process. At this time, an etching process is performed such that the edge of the pad oxide film 102 is removed to about 20 kPa to 140 kPa. In general, when the pad oxide film 102 is etched for about 180 seconds using a hydrofluoric acid (HF) -based solution, about 50 μs is etched. The etching process may be performed such that the sites are removed to about 20 kPa to 140 kPa.
도 1d를 참조하면, 패드 산화막(102)이 제거된 영역을 포함한 전체 표면에 실리콘층(106)을 형성한다. 실리콘층(106)은 저압 화학기상 증착법으로 비정질실리콘을 증착하여 형성할 수 있으며, 400℃ 내지 600℃의 온도에서 10Å 내지 100Å의 두께로 형성할 수 있다. Referring to FIG. 1D, the silicon layer 106 is formed on the entire surface including the region where the pad oxide film 102 is removed. The silicon layer 106 may be formed by depositing amorphous silicon by a low pressure chemical vapor deposition method, and may be formed to a thickness of 10 Pa to 100 Pa at a temperature of 400 ℃ to 600 ℃.
도 1e를 참조하면, 트렌치(도 1d의 105)가 충분히 매립되도록 전체 상부에 절연 물질층(107)을 형성한 후 평탄화 공정으로 패드 질화막(103) 상부의 절연 물질층을 제거한다. 이때, 절연 물질층(107)은 고밀도 플라즈마 산화막(High Plasma Density)으로 형성할 수 있으며, 트렌치(105)가 완전히 매립되도록 4000Å 내지 6000Å의 두께로 형성하는 것이 바람직하다.Referring to FIG. 1E, an insulating material layer 107 is formed on the entire upper portion of the trench (105 in FIG. 1D) to sufficiently fill the trench, and then the insulating material layer on the pad nitride layer 103 is removed by a planarization process. At this time, the insulating material layer 107 may be formed of a high plasma density (High Plasma Density), it is preferable to form a thickness of 4000 ~ 6000 되도록 so that the trench 105 is completely embedded.
도 1f를 참조하면, 패드 질화막(도 1e의 103) 및 패드 산화막(도 1e의 102)을 제거한다. 패드 질화막(도 1e의 103)은 인산(H3PO4)을 이용한 습식 식각으로 제거할 수 있으며, 패드 산화막(도 1e의 102)은 세정 공정으로 제거할 수 있다. 패드 질화막(도 1e의 103) 및 패드 산화막(도 1e의 102)이 제거되면서, 절연 물질층(107)을 둘러싸고 있는 실리콘층(106)이 노출된다.Referring to FIG. 1F, the pad nitride film (103 in FIG. 1E) and the pad oxide film (102 in FIG. 1E) are removed. The pad nitride layer 103 in FIG. 1E may be removed by wet etching using phosphoric acid (H 3 PO 4 ), and the pad oxide layer 102 in FIG. 1E may be removed in a cleaning process. While the pad nitride film 103 (FIG. 1E) and the pad oxide film 102 (FIG. 1E) are removed, the silicon layer 106 surrounding the insulating material layer 107 is exposed.
도 1g를 참조하면, 산화 공정으로 실리콘층(도 1f의 106)을 산화시켜 산화막(108)을 형성한다. 이때, 산화 공정은 O2 플라즈마 처리로 실시할 수 있으며, 50℃ 내지 200℃의 온도에서 실시할 수 있다. 한편, O2 플라즈마 처리는 플라즈마 애슁(Plasma ashing) 공정이나 O2 이온 주입 공정으로 실시할 수 있다.Referring to FIG. 1G, an oxide layer 108 is formed by oxidizing a silicon layer 106 (FIG. 1F) by an oxidation process. At this time, the oxidation process may be carried out by O 2 plasma treatment, it can be carried out at a temperature of 50 ℃ to 200 ℃. On the other hand, the O 2 plasma treatment may be performed by a plasma ashing process or an O 2 ion implantation process.
이로써, 절연 물질층(107)과 산화막(108)으로 이루어진 소자 분리막(109)이 형성된다. As a result, an isolation layer 109 including the insulating material layer 107 and the oxide film 108 is formed.
상술한 바와 같이, 본 발명은 트렌치를 형성하고 트렌치 가장 자리 상부의 패드 산화막을 일부 식각한 후 식각 부위를 포함한 전체 표면에 실리콘층을 형성하고 산화시켜 소자 분리막의 가장자리를 두껍게 형성함으로써, 소자 분리막의 가장자리에 모우트가 발생되는 것을 방지하여 INWE(Inverse Narrow Width Effect)와 험프(Hump) 현상에 의해 소자의 전기적 특성이 저하되는 것을 방지할 수 있다.As described above, the present invention forms a trench, partially etches the pad oxide film on the top of the trench edge, and then forms a silicon layer on the entire surface including the etched portion and oxidizes to form a thick edge of the device isolation layer. It is possible to prevent the occurrence of the moat at the edge to prevent the electrical characteristics of the device due to the inverse narrow width effect (INWE) and the hump (Hump) phenomenon.
도 1a 내지 도 1g는 본 발명의 실시예에 따른 반도체 소자의 소자 분리막 형성 방법을 설명하기 위한 소자의 단면도들이다.1A to 1G are cross-sectional views of devices for describing a method of forming a device isolation film of a semiconductor device according to an embodiment of the present invention.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
101 : 반도체 기판 102 : 패드 산화막101 semiconductor substrate 102 pad oxide film
102a : 패드 산화막의 가장자리 103 : 패드 질화막102a: edge of pad oxide film 103: pad nitride film
104 : 포토레지스트 패턴 105 : 트렌치104: photoresist pattern 105: trench
106 : 실리콘층 107 : 절연 물질층106: silicon layer 107: insulating material layer
108 : 산화막 109 : 소자 분리막108: oxide film 109: device isolation film
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