KR100503368B1 - Manufacturing method of nonvolatile semiconductor memory device - Google Patents
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Abstract
반도체 기판 위에 제1 산화막을 형성하는 단계, 제1 산화막 위에 복수개의 플로팅 게이트를 형성하는 단계, 반도체 기판 및 복수개의 플로팅 게이트 위에 제2 산화막을 형성하는 단계, 제2 산화막 위에 질화막을 형성하는 단계, 질화막을 식각하여 복수개의 플로팅 게이트의 사이에 질화막 패턴을 형성하는 단계, 플로팅 게이트 및 질화막 패턴 위에 폴리 실리콘층을 형성하는 단계, 질화막 패턴 및 제2 산화막의 일부가 노출되도록 폴리 실리콘층을 식각하여 컨트롤 게이트를 형성하는 단계, 컨트롤 게이트를 식각 방지막으로 하여 질화막 패턴 및 노출된 제2 산화막을 제거하는 단계를 포함하는 비휘발성 반도체 메모리 소자의 제조 방법.Forming a first oxide film on the semiconductor substrate, forming a plurality of floating gates on the first oxide film, forming a second oxide film on the semiconductor substrate and the plurality of floating gates, forming a nitride film on the second oxide film, Etching the nitride film to form a nitride film pattern between the plurality of floating gates, forming a polysilicon layer on the floating gate and the nitride film pattern, and etching and controlling the polysilicon layer to expose a portion of the nitride film pattern and the second oxide film. Forming a gate, and removing the nitride layer pattern and the exposed second oxide layer using the control gate as an etch stop layer.
Description
본 발명은 비휘발성 반도체 메모리 소자의 제조 방법에 관한 것으로, 보다 상세하게는 플래쉬 메모리 소자의 컨트롤 게이트(Control Gate)의 제조 방법에 관한 것이다.The present invention relates to a method of manufacturing a nonvolatile semiconductor memory device, and more particularly, to a method of manufacturing a control gate of a flash memory device.
일반적으로 반도체 메모리 소자는 크게 휘발성 메모리(volatile memory)와 비휘발성 메모리(non-volatile memory)로 구분된다. 휘발성 메모리의 대부분은 DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory) 등의 RAM이 차지하고 있으며, 전원 인가 시 데이터의 입력 및 보존이 가능하지만, 전원 제거 시 데이터가 휘발되어 보존이 불가능한 특징을 가진다. 반면에, ROM(Read Only Memory)이 대부분을 차지하고 있는 비휘발성 메모리는 전원이 인가되지 않아도 데이터가 보존되는 특징을 가진다. In general, semiconductor memory devices are classified into volatile memory and non-volatile memory. Most of volatile memory is occupied by RAM such as DRAM (Dynamic Random Access Memory) and SRAM (Static Random Access Memory), and data can be input and stored when power is applied, but data cannot be preserved due to volatilization when power is removed. Has On the other hand, nonvolatile memory, which occupies most of ROM (Read Only Memory), has a feature that data is preserved even when power is not applied.
현재, 공정기술 측면에서 비휘발성 메모리 소자는 플로팅 게이트(floating gate) 계열과 두 종류 이상의 유전막이 2중 혹은 3중으로 적층된 MIS(Metal Insulator Semiconductor) 계열로 구분된다.At present, in terms of process technology, nonvolatile memory devices are classified into a floating gate series and a metal insulator semiconductor (MIS) series in which two or more dielectric layers are stacked in two or three layers.
플로팅 게이트 계열의 메모리 소자는 전위 우물(potential well)을 이용하여 기억 특성을 구현하며, 플래시 EEPROM(Electrically Erasable Programmable Read Only Memory)으로 가장 널리 응용되고 있는 ETOX(EPROM Tunnel Oxide) 구조가 대표적이다. Floating gate series memory devices implement memory characteristics using potential wells, and the most commonly used EPEP Tunnel Oxide (ETOX) structure is widely used as a flash electrically electrically programmable read only memory (EEPROM).
그러나, ETOX(EPROM Tunnel Oxide) 구조의 메모리 소자는 컨트롤 게이트를 형성하기 위한 식각 공정을 진행할 경우, 폴리 실리콘층의 측벽에 형성되어 있는 자연 산화막(Native Oxide)이 제거되지 않고 일종의 식각 방지막으로 작용하여 폴리 실리콘 잔류물(Poly Silicon Residue)이 형성된다. 이러한 잔류물은 비휘발성 메모리 소자의 동작을 저해하는 요소로 작용한다. However, when the ETOX (EPROM Tunnel Oxide) structure has an etching process for forming a control gate, the native oxide formed on the sidewall of the polysilicon layer is not removed and acts as a kind of etch stop layer. Poly Silicon Residue is formed. These residues act as a deterrent to the operation of the nonvolatile memory device.
본 발명의 기술적 과제는 폴리 실리콘층을 컨트롤 게이트로 형성할 경우에 폴리 실리콘 잔류물이 발생하지 않도록 하여 안정적인 동작을 하는 비휘발성 반도체 메모리 소자의 제조 방법을 제공하는 것이다. An object of the present invention is to provide a method of manufacturing a nonvolatile semiconductor memory device that can stably operate by preventing a polysilicon residue from being formed when a polysilicon layer is formed as a control gate.
본 발명에 따른 비휘발성 반도체 메모리 소자의 제조 방법은 반도체 기판 위에 제1 산화막을 형성하는 단계, 상기 제1 산화막 위에 복수개의 플로팅 게이트를 형성하는 단계, 상기 반도체 기판 및 상기 복수개의 플로팅 게이트 위에 제2 산화막을 형성하는 단계, 상기 제2 산화막 위에 질화막을 형성하는 단계, 상기 질화막을 식각하여 상기 복수개의 플로팅 게이트의 사이에 질화막 패턴을 형성하는 단계, 상기 플로팅 게이트 및 상기 질화막 패턴 위에 폴리 실리콘층을 형성하는 단계, 상기 질화막 패턴 및 상기 제2 산화막의 일부가 노출되도록 상기 폴리 실리콘층을 식각하여 컨트롤 게이트를 형성하는 단계, 상기 컨트롤 게이트를 식각 방지막으로 하여 상기 질화막 패턴 및 노출된 제2 산화막을 제거하는 단계를 포함하는 것이 바람직하다. A method of manufacturing a nonvolatile semiconductor memory device according to the present invention includes the steps of forming a first oxide film on a semiconductor substrate, forming a plurality of floating gates on the first oxide film, a second on the semiconductor substrate and the plurality of floating gates. Forming an oxide film, forming a nitride film on the second oxide film, etching the nitride film to form a nitride film pattern between the plurality of floating gates, and forming a polysilicon layer on the floating gate and the nitride film pattern And etching the polysilicon layer to expose a portion of the nitride layer pattern and the second oxide layer to form a control gate, and removing the nitride layer pattern and the exposed second oxide layer using the control gate as an etch stop layer. It is preferred to include the step.
또한, 상기 질화막 패턴은 상기 플로팅 게이트의 일측벽에 형성하는 것이 바람직하다. The nitride film pattern may be formed on one side wall of the floating gate.
또한, 상기 질화막 패턴은 상기 복수개의 플로팅 게이트 중 인접한 한 쌍의 플로팅 게이트의 사이에 한 쌍으로 형성하여 상기 한 쌍의 플로팅 게이트 사이의 간격을 줄여주는 역할을 하는 것이 바람직하다. In addition, the nitride layer pattern may be formed as a pair between adjacent pairs of floating gates among the plurality of floating gates, thereby reducing a gap between the pair of floating gates.
또한, 상기 한 쌍의 질화막 패턴의 각각은 서로 소정 간격 이격되어 형성되어 있는 것이 바람직하다. Further, it is preferable that each of the pair of nitride film patterns is formed spaced apart from each other by a predetermined interval.
또한, 상기 제2 산화막은 ONO 절연막으로 형성하는 것이 바람직하다. The second oxide film is preferably formed of an ONO insulating film.
또한, 상기 폴리 실리콘층을 식각하여 상기 컨트롤 게이트를 형성하기 전에 상기 폴리 실리콘층 위에 형성되어 있는 자연 산화막을 제거하는 단계를 더 포함하는 것이 바람직하다. The method may further include removing the native oxide layer formed on the polysilicon layer before etching the polysilicon layer to form the control gate.
그러면, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 본 발명의 실시예에 대하여 첨부한 도면을 참고로 하여 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. Then, embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art can easily implement the present invention. As those skilled in the art would realize, the described embodiments may be modified in various different ways, all without departing from the spirit or scope of the present invention.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.In the drawings, the thickness of layers, films, panels, regions, etc., are exaggerated for clarity. Like parts are designated by like reference numerals throughout the specification. When a part of a layer, film, region, plate, etc. is said to be "on" another part, this includes not only the other part being "right over" but also another part in the middle. On the contrary, when a part is "just above" another part, there is no other part in the middle.
이제 본 발명의 실시예에 따른 비휘발성 반도체 메모리 소자의 제조 방법에 대하여 도면을 참고로 하여 상세하게 설명한다.A method of manufacturing a nonvolatile semiconductor memory device according to an embodiment of the present invention will now be described in detail with reference to the accompanying drawings.
도 1 내지 도 7은 본 발명의 한 실시예에 따른 비휘발성 반도체 메모리 소자의 제조 방법을 순서대로 나타낸 단면도이고, 도 8 내지 도 10은 종래의 비휘발성 반도체 메모리 소자의 제조 방법의 일부를 순서대로 나타낸 단면도이다. 1 to 7 are cross-sectional views sequentially illustrating a method of manufacturing a nonvolatile semiconductor memory device according to an embodiment of the present invention, and FIGS. 8 to 10 are parts of a method of manufacturing a conventional nonvolatile semiconductor memory device in order. It is sectional drawing shown.
본 발명의 한 실시예에 따른 비휘발성 반도체 메모리 소자의 제조 방법은 우선, 도 1에 도시된 바와 같이, 반도체 기판(110) 위에 제1 산화막(120)을 형성하고, 제1 산화막(120) 위에 복수개의 플로팅 게이트(130)를 형성한다. 이러한 플로팅 게이트(130)는 폴리 실리콘층을 패턴화하여 형성하는 것이 바람직하다. In the method of manufacturing a nonvolatile semiconductor memory device according to an embodiment of the present invention, first, as shown in FIG. 1, a first oxide film 120 is formed on a semiconductor substrate 110, and a first oxide film 120 is formed on the first oxide film 120. A plurality of floating gates 130 are formed. The floating gate 130 is preferably formed by patterning a polysilicon layer.
그리고, 도 2에 도시된 바와 같이, 반도체 기판(110) 및 복수개의 플로팅 게이트(130) 위에 제2 산화막(140)을 형성한다. 이러한 제2 산화막(140)은 ONO 절연막으로 형성할 수 있다. ONO(Oxide-Nitride-Oxide) 절연막은 산화막, 질화막 및 산화막으로 이루어진 절연막이다. As shown in FIG. 2, the second oxide layer 140 is formed on the semiconductor substrate 110 and the plurality of floating gates 130. The second oxide film 140 may be formed of an ONO insulating film. An oxide-nitride-oxide (ONO) insulating film is an insulating film made of an oxide film, a nitride film, and an oxide film.
그리고, 도 3에 도시된 바와 같이, 제2 산화막(140) 위에 질화막(Nitride)(150)을 형성한다. 이러한 질화막(150)은 복수개의 플로팅 게이트(130) 사이의 간격을 최대한 줄일 수 있도록 두껍게 형성하는 것이 바람직하다. As shown in FIG. 3, a nitride film 150 is formed on the second oxide film 140. The nitride film 150 may be formed to be thick so as to reduce the gap between the plurality of floating gates 130 as much as possible.
그리고, 도 4에 도시된 바와 같이, 질화막(150)을 식각하여 복수개의 플로팅 게이트(130)의 사이에 질화막 패턴(150A)을 형성한다. As illustrated in FIG. 4, the nitride film 150 is etched to form the nitride film pattern 150A between the plurality of floating gates 130.
이러한 질화막 패턴(150A)은 플로팅 게이트(130)의 일측벽에 형성하며, 복수개의 플로팅 게이트(130) 중 인접한 한 쌍의 플로팅 게이트(130)의 사이에 한 쌍으로 형성하여 한 쌍의 플로팅 게이트(130) 사이의 간격을 줄여주는 역할을 한다. 그리고, 이러한 한 쌍의 질화막 패턴(150A)의 각각은 서로 소정 간격 이격되어 형성된다. The nitride layer pattern 150A is formed on one side wall of the floating gate 130, and is formed as a pair between adjacent pairs of floating gates 130 among the plurality of floating gates 130 to form a pair of floating gates ( 130) to reduce the gap between. Each of the pair of nitride film patterns 150A is formed to be spaced apart from each other by a predetermined interval.
그리고, 도 5에 도시된 바와 같이, 플로팅 게이트(130) 및 질화막 패턴(150A) 위에 폴리 실리콘층(160)을 형성한다. As shown in FIG. 5, the polysilicon layer 160 is formed on the floating gate 130 and the nitride film pattern 150A.
이 때, 플로팅 게이트(130)들 사이에 형성되어 플로팅 게이트(130)들의 간격을 줄여주는 질화막 패턴(150A)에 의해 폴리 실리콘층(160)이 비교적 평탄하게 형성된다. At this time, the polysilicon layer 160 is formed relatively flat by the nitride film pattern 150A formed between the floating gates 130 to reduce the spacing of the floating gates 130.
따라서, 다음 공정으로, 폴리 실리콘층(160) 위의 모든 영역에 형성되어 있는 자연 산화막(Native Oxide)을 완전히 제거할 수 있다. Therefore, in the next process, the native oxide film formed in all regions on the polysilicon layer 160 may be completely removed.
즉, 도 8에 도시된 바와 같이, 종래에는 폴리 실리콘층(160)이 형성될 때, 폴리 실리콘층(160) 아래에 이미 형성되어 있는 복수개의 플로팅 게이트(130) 때문에, 폴리 실리콘층(160)은 굴곡을 가지며 형성된다. 즉, 종래에는 본 발명의 한 실시예에 따른 질화막 패턴(150A)이 형성되지 않으므로 폴리 실리콘층(160)은 굴곡을 가지며 형성된다.That is, as shown in FIG. 8, when the polysilicon layer 160 is conventionally formed, the polysilicon layer 160 is due to the plurality of floating gates 130 already formed under the polysilicon layer 160. Is curved and formed. That is, since the nitride film pattern 150A according to the exemplary embodiment of the present invention is not conventionally formed, the polysilicon layer 160 is formed with a bend.
따라서, 플로팅 게이트(130)들의 사이 부분에 대응하는 부분에 폴리 실리콘층(160)은 경사진 부분을 가지며, 이러한 경사진 폴리 실리콘층(160) 위에 형성된 자연 산화막(50)은 도 8에 도시된 바와 같이, 식각 공정에 의해서도 완전히 식각되지 않고 남아있게 된다. Accordingly, the polysilicon layer 160 has an inclined portion in a portion corresponding to the portion between the floating gates 130, and the natural oxide film 50 formed on the inclined polysilicon layer 160 is shown in FIG. As shown, the etching process is not completely etched but remains.
즉, 자연 산화막의 식각 공정 진행 시 에쳔트(etchant)가 자연 산화막에 수직으로 작용하기 때문에 경사진 폴리 실리콘층(160)의 부분에서는 자연 산화막(50)이 완전히 제거되지 않고 남는다. That is, since the etchant acts perpendicular to the natural oxide layer during the etching process of the natural oxide layer, the natural oxide layer 50 is not completely removed from the inclined portion of the polysilicon layer 160.
이러한 잔류 자연 산화막(50)은 도 9 및 도 10에 도시된 바와 같이, 후술할 컨트롤 게이트(160A)의 형성 시 마스크 역할을 하여 폴리 실리콘 잔류물(160B)을 발생하게 하고, 이러한 폴리 실리콘 잔류물(160B)은 남게 되어 비휘발성 반도체 메모리 소자의 동작에 좋지 않는 영향을 주게 된다.As shown in FIGS. 9 and 10, the residual natural oxide film 50 serves as a mask in forming the control gate 160A to be described later to generate the polysilicon residue 160B, and the polysilicon residue. 160B remains, which may adversely affect the operation of the nonvolatile semiconductor memory device.
한편, 본 발명의 한 실시예에 따른 비휘발성 반도체 메모리 소자의 제조 방법은 폴리 실리콘층(160) 위의 모든 영역에 형성되어 있는 자연 산화막(Native Oxide)을 완전히 제거한 후에는 도 6에 도시된 바와 같이, 질화막 패턴(150A) 및 제2 산화막(140)의 일부가 노출되도록 폴리 실리콘층(160)을 식각하여 컨트롤 게이트(160A)를 형성한다. Meanwhile, the method of manufacturing a nonvolatile semiconductor memory device according to an embodiment of the present invention is shown in FIG. 6 after completely removing the native oxide formed in all regions on the polysilicon layer 160. Likewise, the control gate 160A is formed by etching the polysilicon layer 160 to expose a portion of the nitride layer pattern 150A and the second oxide layer 140.
그리고, 도 7에 도시된 바와 같이, 컨트롤 게이트(160A)를 식각 방지막으로 하여 질화막 패턴(150A)을 습식 식각으로 제거하고, 이어서 노출된 제2 산화막(140)을 제거한다. As shown in FIG. 7, the nitride film pattern 150A is wet-etched using the control gate 160A as an etch stop layer, and then the exposed second oxide layer 140 is removed.
상술한 바와 같은 본 발명에 따른 비휘발성 반도체 메모리 소자의 제조 방법으로 제조된 비휘발성 반도체 메모리 소자의 작용을 설명하면 다음과 같다. The operation of the nonvolatile semiconductor memory device manufactured by the method for manufacturing the nonvolatile semiconductor memory device according to the present invention as described above is as follows.
도 7은 본 발명에 따른 비휘발성 반도체 메모리 소자의 구조 단면도이다.7 is a structural cross-sectional view of a nonvolatile semiconductor memory device according to the present invention.
도 7에 도시된 플로팅 게이트 계열의 비휘발성 메모리 소자는 전위 우물(potential well)을 이용하여 기억특성을 구현하며, 현재 플래시 이이피롬(Flash EEPROM)으로 널리 응용되고 있는 ETOX(EPROM with tunnel oxide)구조이다.The floating gate-based nonvolatile memory device shown in FIG. 7 implements memory characteristics by using potential wells, and is commonly used as an ETOX (EPROM with tunnel oxide) structure that is widely used as a flash EEPROM. to be.
도 7에 도시된 비휘발성 반도체 메모리 소자는 2층 폴리 실리콘 구조를 도시한 것으로써, 반도체 기판(110)과, 반도체 기판(110)상에 형성된 제1 산화막(120)과, 제1 산화막(120)상에 형성된 플로팅 게이트(130)와, 플로팅 게이트(130) 상에 형성된 제2 산화막(140A)과, 제2 산화막(140A)상에 형성된 컨트롤 게이트(160A), 컨트롤 게이트(160A) 양측의 반도체 기판(110) 표면 내에 형성된 소오스 접합부 및 드레인 접합부(도시하지 않음)로 구성된다.The nonvolatile semiconductor memory device illustrated in FIG. 7 illustrates a two-layer polysilicon structure, and includes a semiconductor substrate 110, a first oxide film 120 formed on the semiconductor substrate 110, and a first oxide film 120. 2) semiconductors on both sides of the floating gate 130 formed on the floating gate 130, the second oxide film 140A formed on the floating gate 130, the control gate 160A and the control gate 160A formed on the second oxide film 140A. And a source junction and a drain junction (not shown) formed in the surface of the substrate 110.
상기에서, 제1 산화막(120)을 터널링 산화막이라고 하며, 제2 산화막(140A)은 IPD(Inter Polysilicon Dielectric)라고 한다.In the above description, the first oxide film 120 is referred to as a tunneling oxide film, and the second oxide film 140A is referred to as an IPD (Inter Polysilicon Dielectric).
이와 같은 플로팅 게이트 계열의 비휘발성 메모리 소자의 프로그램 및 소거 동작은 다음과 같이 이루어진다.The program and erase operations of the floating gate series nonvolatile memory device are performed as follows.
먼저, 프로그램 시에는 상기 컨트롤 게이트(160A)에 충분히 큰 양(+)의 전압을 인가하면, 이 양(+)의 전압은 IPD층인 제2 산화막(140A)을 통해 플로팅 게이트(130)와 전기적으로 결합되어 플로팅 게이트(130)의 전위를 증가시킨다.First, when a large enough positive voltage is applied to the control gate 160A during programming, the positive voltage is electrically connected to the floating gate 130 through the second oxide layer 140A, which is an IPD layer. Coupled to increase the potential of the floating gate 130.
따라서, 터널링 산화막인 제1 산화막(120)의 전기장 세기는 증가하게 되고, 특히, 소오스 접합부와 드레인 접합부간의 전기장 세기에 의해 발생한 핫 일렉트론(hot electron)은 터널링 산화막인 제1 산화막(120)을 통해 플로팅 게이트(130)로 주입된다.Therefore, the electric field strength of the first oxide film 120, which is a tunneling oxide film, is increased. In particular, hot electrons generated by the electric field strength between the source junction and the drain junction are transferred through the first oxide film 120, which is a tunneling oxide film. Is injected into the floating gate 130.
이에, 핫 일렉트론은 터널링 산화막인 제1 산화막(120)과 IPD층인 제2 산화막(140)에 의한 전위 우물에 트랩(Trap)된다.Accordingly, the hot electrons are trapped in the potential well by the first oxide film 120 which is a tunneling oxide film and the second oxide film 140 which is an IPD layer.
소거는 상기 전위 우물에 트랩된 핫 일렉트론을 플로팅 게이트(130)로부터 제거하는 것을 말하는 것으로써, 컨트롤 게이트(160A)에 음(-)의 전압을 인가하고, 소오스 접합부에 양(+)의 전압을 인가하면, 플로팅 게이트(160A)에 저장된 핫 일렉트론이 터널링 산화막인 제1 산화막(120)을 파울러 노드하임 터널링(Fowler Nordheim Tunneling)하여 반도체 기판(110)으로 방출된다.Erasing refers to removing hot electrons trapped in the potential well from the floating gate 130, applying a negative voltage to the control gate 160A, and applying a positive voltage to the source junction. When applied, the hot electrons stored in the floating gate 160A are Fowler Nordheim Tunneled to the semiconductor substrate 110 by fouling the first oxide film 120 which is the tunneling oxide film.
본 발명은 첨부된 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 수 있을 것이다. 따라서, 본 발명의 진정한 보호범위는 첨부된 청구범위에 의해서만 정해져야 할 것이다.Although the present invention has been described with reference to one embodiment shown in the accompanying drawings, this is merely exemplary, and it will be understood by those skilled in the art that various modifications and equivalent other embodiments are possible. Could be. Accordingly, the true scope of protection of the invention should be defined only by the appended claims.
본 발명에 따른 비휘발성 반도체 메모리 소자의 제조 방법은 폴리 실리콘층이 비교적 평탄하게 형성됨으로써 폴리 실리콘층 위의 자연 산화막이 완전히 제거되며, 따라서, 두꺼운 두께를 가지는 폴리 실리콘층을 패터닝하여 컨트롤 게이트를 형성할 경우에 자연 산화막에 의한 폴리 실리콘 잔류물이 발생하지 않도록 한다. In the method of manufacturing a nonvolatile semiconductor memory device according to the present invention, the polysilicon layer is relatively flat, so that the natural oxide film on the polysilicon layer is completely removed. Thus, the polysilicon layer having a thick thickness is patterned to form a control gate. In this case, the polysilicon residue caused by the natural oxide film is not generated.
또한, 플로팅 게이트들 사이에 폴리 실리콘 잔유물이 발생하지 않도록 하여 완성된 비휘발성 반도체 메모리 소자가 안정적인 동작을 하도록 한다. In addition, the polysilicon residue does not occur between the floating gates to allow the completed nonvolatile semiconductor memory device to operate stably.
도 1 내지 도 7은 본 발명의 한 실시예에 따른 비휘발성 반도체 메모리 소자의 제조 방법을 순서대로 나타낸 단면도이고, 1 to 7 are cross-sectional views sequentially illustrating a method of manufacturing a nonvolatile semiconductor memory device according to an embodiment of the present invention.
도 8 내지 도 10은 종래의 비휘발성 반도체 메모리 소자의 제조 방법의 일부를 순서대로 나타낸 단면도이다. 8 to 10 are cross-sectional views sequentially illustrating a part of a conventional method for manufacturing a nonvolatile semiconductor memory device.
Claims (6)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2003-0084524A KR100503368B1 (en) | 2003-11-26 | 2003-11-26 | Manufacturing method of nonvolatile semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2003-0084524A KR100503368B1 (en) | 2003-11-26 | 2003-11-26 | Manufacturing method of nonvolatile semiconductor memory device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20050050874A KR20050050874A (en) | 2005-06-01 |
| KR100503368B1 true KR100503368B1 (en) | 2005-07-26 |
Family
ID=38666184
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2003-0084524A Expired - Fee Related KR100503368B1 (en) | 2003-11-26 | 2003-11-26 | Manufacturing method of nonvolatile semiconductor memory device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100503368B1 (en) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020044702A (en) * | 2000-12-06 | 2002-06-19 | 윤종용 | Method for fabricating split gate type flash memory device |
| KR20020045434A (en) * | 2000-12-11 | 2002-06-19 | 윤종용 | Method for fabricating split gate type flash memory device |
| US6649474B1 (en) * | 2002-07-09 | 2003-11-18 | Nanya Technology Corporation | Method for fabricating a source line of a flash memory cell |
-
2003
- 2003-11-26 KR KR10-2003-0084524A patent/KR100503368B1/en not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020044702A (en) * | 2000-12-06 | 2002-06-19 | 윤종용 | Method for fabricating split gate type flash memory device |
| KR20020045434A (en) * | 2000-12-11 | 2002-06-19 | 윤종용 | Method for fabricating split gate type flash memory device |
| US6649474B1 (en) * | 2002-07-09 | 2003-11-18 | Nanya Technology Corporation | Method for fabricating a source line of a flash memory cell |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20050050874A (en) | 2005-06-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| PA0109 | Patent application |
St.27 status event code: A-0-1-A10-A12-nap-PA0109 |
|
| PA0201 | Request for examination |
St.27 status event code: A-1-2-D10-D11-exm-PA0201 |
|
| R18-X000 | Changes to party contact information recorded |
St.27 status event code: A-3-3-R10-R18-oth-X000 |
|
| D13-X000 | Search requested |
St.27 status event code: A-1-2-D10-D13-srh-X000 |
|
| D14-X000 | Search report completed |
St.27 status event code: A-1-2-D10-D14-srh-X000 |
|
| PG1501 | Laying open of application |
St.27 status event code: A-1-1-Q10-Q12-nap-PG1501 |
|
| E701 | Decision to grant or registration of patent right | ||
| PE0701 | Decision of registration |
St.27 status event code: A-1-2-D10-D22-exm-PE0701 |
|
| GRNT | Written decision to grant | ||
| PR0701 | Registration of establishment |
St.27 status event code: A-2-4-F10-F11-exm-PR0701 |
|
| PR1002 | Payment of registration fee |
St.27 status event code: A-2-2-U10-U11-oth-PR1002 Fee payment year number: 1 |
|
| PG1601 | Publication of registration |
St.27 status event code: A-4-4-Q10-Q13-nap-PG1601 |
|
| PN2301 | Change of applicant |
St.27 status event code: A-5-5-R10-R13-asn-PN2301 St.27 status event code: A-5-5-R10-R11-asn-PN2301 |
|
| PN2301 | Change of applicant |
St.27 status event code: A-5-5-R10-R13-asn-PN2301 St.27 status event code: A-5-5-R10-R11-asn-PN2301 |
|
| PR1001 | Payment of annual fee |
St.27 status event code: A-4-4-U10-U11-oth-PR1001 Fee payment year number: 4 |
|
| PR1001 | Payment of annual fee |
St.27 status event code: A-4-4-U10-U11-oth-PR1001 Fee payment year number: 5 |
|
| PR1001 | Payment of annual fee |
St.27 status event code: A-4-4-U10-U11-oth-PR1001 Fee payment year number: 6 |
|
| PR1001 | Payment of annual fee |
St.27 status event code: A-4-4-U10-U11-oth-PR1001 Fee payment year number: 7 |
|
| FPAY | Annual fee payment |
Payment date: 20120619 Year of fee payment: 8 |
|
| PR1001 | Payment of annual fee |
St.27 status event code: A-4-4-U10-U11-oth-PR1001 Fee payment year number: 8 |
|
| LAPS | Lapse due to unpaid annual fee | ||
| PC1903 | Unpaid annual fee |
St.27 status event code: A-4-4-U10-U13-oth-PC1903 Not in force date: 20130715 Payment event data comment text: Termination Category : DEFAULT_OF_REGISTRATION_FEE |
|
| PC1903 | Unpaid annual fee |
St.27 status event code: N-4-6-H10-H13-oth-PC1903 Ip right cessation event data comment text: Termination Category : DEFAULT_OF_REGISTRATION_FEE Not in force date: 20130715 |
|
| P22-X000 | Classification modified |
St.27 status event code: A-4-4-P10-P22-nap-X000 |
|
| P22-X000 | Classification modified |
St.27 status event code: A-4-4-P10-P22-nap-X000 |
|
| P22-X000 | Classification modified |
St.27 status event code: A-4-4-P10-P22-nap-X000 |