KR100517561B1

KR100517561B1 - 불 휘발성 반도체 메모리 장치

Info

Publication number: KR100517561B1
Application number: KR10-2003-0057247A
Authority: KR
Inventors: 이승원; 이승근
Original assignee: 삼성전자주식회사
Priority date: 2003-08-19
Filing date: 2003-08-19
Publication date: 2005-09-28
Anticipated expiration: 2023-08-19
Also published as: KR20050019455A; US7016232B2; CN1591689A; CN100541666C; US20050078523A1; US7142457B2; US20060114738A1; EP1515343A3; JP2005063644A; EP1515343A2

Abstract

본 발명에 따른 메모리 장치는 기준 셀 어레이와 각각이 메모리 셀들을 포함하는 복수 개의 뱅크들을 포함한다. 복수 개의 전류 복사 회로들은 뱅크들 각각에 대응하며, 기준 셀 어레이를 통해 흐르는 기준 전류를 복사하여 기준 전압을 각각 발생한다. 복수 개의 감지 블록들은 뱅크들 각각에 대응하며, 대응하는 전류 복사 회로로부터의 기준 전압에 응답하여 대응하는 뱅크로부터 데이터를 감지하는 복수 개의 감지 증폭기들을 각각 포함한다.

Description

불 휘발성 반도체 메모리 장치{NONVOLATILE SEMICONDUCTOR MEMORY DEVICE}

본 발명은 반도체 메모리 장치에 관한 것으로, 좀 더 구체적으로는 기준 메모리 셀들을 이용하여 감지 동작을 수행하는 플래시 메모리 장치에 관한 것이다.

컴퓨터 시스템, 디지털 핸디 터미널 등과 같은 전자 장치들에서 불휘발성 반도체 메모리 장치들은 중요한 구성 요소로서 자리 잡아 가고 있다. 그러한 전자 장치에 있어서, 큰 저장 용량을 갖는 메모리 장치에 대한 요구가 점차적으로 증가되고 있다. 이를 만족시키기 위해서는 집적도를 향상시키는 것이 무엇보다도 우선되어야 한다. 하지만, 많은 제약으로 인해 현 공정 기술을 이용하여 집적도를 크게 향상시키는 것은 어렵다. 대안으로서, 집적도의 향상없이 저장 용량을 배가시킬 수 있는 방법이 개발되어 오고 있다. 그러한 방법은, 잘 알려진 바와 같이, 하나의 메모리 셀에 멀티-비트 (또는 멀티-레벨) 데이터를 저장하는 기술을 포함한다.

멀티-비트 데이터를 저장하는 메모리의 예들이 U.S. Patent No. 6,122,188에 "NON-VOLATILE MEMORY DEVICE HAVING MULTI-BIT CELL STRUCTURE AND A METHOD OF PROGRAMMING SAME"라는 제목으로 그리고 U.S. Patent No. 5,673,223에 "NONVOLATILE SEMICONDUCTOR MEMORY DEVICE WITH MULTIPLE WORD LINE VOLTAGE GENERATORS"라는 제목으로 각각 기재되어 있다.

메모리 셀에 저장된 멀티-비트 데이터를 읽기/쓰기 위해서, 잘 알려진 바와 같이, 감지 증폭 회로가 사용된다. 감지 증폭 회로는 선택된 메모리 셀을 통해 흐르는 전류의 양을 기준 전류와 비교함으로써 선택된 메모리 셀에 저장된 데이터를 감지 증폭한다. 기준 전류를 생성하기 위해서, 일반적으로, 감지 증폭 회로 내에 기준 메모리 셀을 배치하게 된다. 예를 들면, 하나의 메모리 셀이 단일-비트 데이터를 저장할 때 감지 증폭 회로에는 하나의 기준 메모리 셀이 존재한다. 하나의 메모리 셀이 2-비트 데이터를 저장할 때 감지 증폭 회로에는 3개의 기준 메모리 셀들이 존재한다. 감지 증폭 회로에 위치한 기준 메모리 셀들은 상이한 문턱 전압들을 갖도록 프로그램되어야 한다.

멀티-비트 메모리 장치에 다수의 감지 증폭 회로들이 요구되는 경우, 각 감지 증폭 회로에는 다수의 기준 메모리 셀들이 배치될 것이다. 멀티-비트 메모리 장치의 경우, 각 메모리 셀은 멀티-비트 상태들에 각각 대응하는 문턱 전압 분포들 중 하나를 가지며, 문턱 전압 분포들 간의 마진은 단일-비트 메모리 장치와 비교하여 볼 때 적다. 적은 마진을 이용하여 멀티-비트 데이터를 읽기 위해서는, 기준 메모리 셀들의 문턱 전압들이 엄격하게 관리되어야 한다. 따라서, 감지 증폭 회로들에 사용되는 기준 메모리 셀들의 문턱 전압들을 엄격하게 관리하기 위해서, 기준 메모리 셀들 각각이 요구되는 문턱 전압을 갖는 지의 여부를 판별하기 위한 테스트 동작이 상당히 긴 시간 동안 수행되어야 한다. 게다가, 감지 증폭 회로 내에 기준 메모리 셀은, 잘 알려진 바와 같이, 많은 레이아웃 영역 (기준 메모리 셀을 위한 별도의 웰 영역, 기준 메모리 셀을 제어하는 데 사용되는 고전압 트랜지스터들을 위한 별도의 웰 영역 등)을 필요로 한다.

본 발명의 목적은 레이아웃 면적을 줄일 수 있는 플래시 메모리 장치를 제공하는 것이다.

본 발명의 다른 목적은 테스트 시간을 줄일 수 있는 플래시 메모리 장치를 제공하는 것이다.

본 발명의 또 다른 목적은 읽기 시간을 향상시킬 수 있는 플래시 메모리 장치를 제공하는 것이다.

상술한 제반 목적을 달성하기 위한 본 발명의 특징에 따르면, 반도체 메모리 장치는 기준 셀 어레이와; 각각이 메모리 셀들을 포함하는 복수 개의 뱅크들과; 상기 뱅크들 각각에 대응하며, 각각이 상기 기준 셀 어레이를 통해 흐르는 기준 전류를 복사하여 기준 전압을 발생하는 복수 개의 전류 복사 회로들과; 그리고 상기 뱅크들 각각에 대응하며, 각각이 대응하는 전류 복사 회로로부터의 기준 전압에 응답하여 대응하는 뱅크로부터 데이터를 감지하는 복수 개의 감지 증폭기들을 포함하는 복수 개의 감지 증폭 블록들을 포함한다.

이 실시예에 있어서, 상기 전류 복사 회로들은 대응하는 감지 증폭 블록들에 인접하여 배치된다.

이 실시예에 있어서, 상기 전류 복사 회로들 각각은 전원 전압에 연결된 소오스 및 제 1 노드에 공통 연결된 게이트 및 드레인을 갖는 제 1 PMOS 트랜지스터와; 상기 제 1 노드는 기준 신호 라인을 통해 상기 기준 셀 어레이에 연결되며; 상기 전원 전압에 연결된 소오스 및 제 2 노드에 공통 연결된 게이트 및 드레인을 갖는 제 2 PMOS 트랜지스터와; 상기 제 1 노드의 전압과 상기 제 2 노드의 전압을 비교하여 상기 기준 전압을 발생하는 제 1 증폭기와; 그리고 상기 제 2 노드와 접지 전압 사이에 연결되며, 상기 기준 전압에 의해서 제어되는 제 1 NMOS 트랜지스터를 포함한다.

이 실시예에 있어서, 상기 각 감지 증폭 블록의 각 감지 증폭기는 메인 감지 노드; 기준 감지 노드와; 상기 메인 감지 노드로 소정 전류를 공급하는 제 1 PMOS 트랜지스터와; 상기 기준 감지 노드로 소정 전류를 공급하는 제 2 PMOS 트랜지스터와; 대응하는 전류 복사 회로로부터의 기준 전압에 응답하여 상기 기준 감지 노드로 공급되는 전류를 방전하는 제 2 NMOS 트랜지스터와; 그리고 상기 기준 감지 노드의 전압과 상기 메인 감지 노드의 전압을 비교하여 데이터를 출력하는 제 2 증폭기를 포함한다.

이 실시예에 있어서, 상기 각 감지 증폭기는 상기 메인 감지 노드 및 상기 기준 감지 노드에 각각 연결되며, 방전 신호에 응답하여 동작하는 제 3 및 제 4 NMOS 트랜지스터들을 더 포함하며, 상기 제 1 및 제 2 NMOS 트랜지스터들은 제 1 접지 라인에 연결된 제 1 가드 밴드 내에 형성되고 상기 제 3 및 제 4 NMOS 트랜지스터들은 제 2 접지 라인에 연결된 제 2 가드 밴드 내에 형성된다.

본 발명의 다른 특징에 따르면, 반도체 메모리 장치는 기준 셀 어레이와; 각각이 메모리 셀들을 포함하는 복수 개의 뱅크들과; 상기 뱅크들 각각에 대응하며, 각각이 상기 기준 셀 어레이를 통해 흐르는 기준 전류들을 복사하여 기준 전압들을 발생하는 복수 개의 전류 복사 회로들과; 그리고 상기 뱅크들 각각에 대응하며, 각각이 대응하는 전류 복사 회로로부터의 기준 전압들에 응답하여 대응하는 뱅크로부터 데이터를 감지하는 복수 개의 감지 증폭기들을 포함하는 복수 개의 감지 증폭 블록들을 포함한다.

이 실시예에 있어서, 상기 메모리 셀들 각각은 멀티-비트 데이터를 저장한다. 상기 기준 셀 어레이는 상이한 문턱 전압들을 갖도록 프로그램되는 제 1 내지 제 3 기준 메모리 셀들을 포함하며, 상기 전류 복사 회로들 각각은 상기 제 1 내지 제 3 기준 메모리셀들을 통해 흐르는 전류들을 복사하여 제 1 내지 제 3 기준 전압들을 발생하는 제 1 내지 제 3 전류 복사기들을 포함한다.

이 실시예에 있어서, 상기 제 1 내지 제 3 전류 복사기들 각각은 전원 전압에 연결된 소오스 및 제 1 노드에 공통 연결된 게이트 및 드레인을 갖는 제 1 PMOS 트랜지스터와; 상기 제 1 노드는 대응하는 기준 신호 라인을 통해 상기 기준 셀 어레이에 연결되며; 상기 전원 전압에 연결된 소오스 및 제 2 노드에 공통 연결된 게이트 및 드레인을 갖는 제 2 PMOS 트랜지스터와; 상기 제 1 노드의 전압과 상기 제 2 노드의 전압을 비교하여 대응하는 기준 전압을 발생하는 제 1 증폭기와; 그리고 상기 제 2 노드와 접지 전압 사이에 연결되며, 상기 대응하는 기준 전압에 의해서 제어되는 제 1 NMOS 트랜지스터를 포함한다.

이 실시예에 있어서, 상기 각 감지 증폭 블록의 각 감지 증폭기는 메인 감지 노드; 기준 감지 노드와; 상기 메인 감지 노드로 소정 전류를 공급하는 제 1 PMOS 트랜지스터와; 상기 기준 감지 노드로 소정 전류를 공급하는 제 2 PMOS 트랜지스터와; 제 2 NMOS 트랜지스터를 통해 상기 기준 감지 노드에 연결되며, 대응하는 전류 복사 회로의 제 1 전류 복사기로부터의 제 1 기준 전압에 응답하여 상기 기준 감지 노드로 공급되는 전류를 방전하는 제 3 NMOS 트랜지스터와; 제 4 NMOS 트랜지스터를 통해 상기 기준 감지 노드에 연결되며, 상기 대응하는 전류 복사 회로의 제 2 전류 복사기로부터의 제 2 기준 전압에 응답하여 상기 기준 감지 노드로 공급되는 전류를 방전하는 제 5 NMOS 트랜지스터와; 제 6 NMOS 트랜지스터를 통해 상기 기준 감지 노드에 연결되며, 상기 대응하는 전류 복사 회로의 제 3 전류 복사기로부터의 제 3 기준 전압에 응답하여 상기 기준 감지 노드로 공급되는 전류를 방전하는 제 7 NMOS 트랜지스터와; 그리고 상기 기준 감지 노드의 전압과 상기 메인 감지 노드의 전압을 비교하여 데이터를 출력하는 제 2 증폭기를 포함한다.

본 발명의 또 다른 특징에 따르면, 반도체 메모리 장치는 기준 셀 어레이와; 각각이 행들과 열들의 매트릭스 형태로 배열된 메모리 셀들을 포함하는 제 1 및 제 2 섹터들과; 상기 제 1 및 제 2 섹터들을 통해 배열된 제 1 및 제 2 그로벌 비트 라인들과; 선택 신호들에 응답하여 상기 제 1 그로벌 비트 라인을 상기 제 1 섹터의 메모리 셀에 연결하고 상기 제 2 그로벌 비트 라인을 상기 제 2 섹터의 메모리 셀에 연결하는 열 선택 게이트 회로와; 상기 기준 셀 어레이를 통해 흐르는 전류를 복사하여 기준 전압을 발생하는 전류 복사 회로와; 메인 감지 노드와 기준 감지 노드를 가지며, 상기 기준 전압에 응답하여 상기 메인 감지 노드의 전압과 상기 기준 감지 노드의 전압을 비교하여 데이터를 출력하는 감지 증폭 회로와; 그리고 상기 제 1 및 제 2 그로벌 비트 라인들 중 선택된 그로벌 비트 라인을 상기 메인 감지 노드에 연결하고 비선택된 그로벌 비트 라인을 상기 기준 감지 노드에 연결하는 스위치 회로를 포함한다. 상기 제 1 및 제 2 그로벌 비트 라인들에 연결된 메모리 셀들 중 어느 하나만이 도전된다.

본 발명의 바람직한 실시예들이 참조 도면들에 의거하여 이하 상세히 설명될 것이다. 본 발명은 멀티-레벨 데이터를 저장하는 메모리 장치, 예를 들면, 노어 플래시 메모리 장치 (NOR-type flash memory device)를 이용하여 설명될 것이다.

도 1은 본 발명에 따른 플래시 메모리 장치를 보여주는 블록도이다. 도 1을 참조하면, 본 발명에 따른 플래시 메모리 장치 (1000)는 데이터 정보를 저장하는 메모리 셀 어레이 (100)를 포함하며, 메모리 셀 어레이 (100)는 복수 개의 뱅크들 (BK0-BKm)로 구성된다. 뱅크들 (BK0-BKm) 각각은 복수 개의 섹터들 (SCT0-SCTn)로 구성된다. 각 섹터는, 비록 도면에는 도시되지 않았지만, 행들 (또는 워드 라인들)과 열들 (또는 비트 라인들)의 매트릭스 형태로 배열된 복수 개의 메모리 셀들을 포함한다. 예를 들면, 메모리 셀들 각각은 플로팅-게이트 트랜지스터 (floating-gate transistor)로 구성될 것이다. 각 뱅크에 있어서, 각 섹터의 워드 라인들은 로우 디코더 회로 (110)에 의해서 선택될 것이다. 이는 이 분야의 통상적인 지식을 습득한 자들에게 자명하며, 그것에 대한 설명은 그러므로 생략된다.

컬럼 선택 게이트 회로 (120)는 선택된 뱅크 내의 선택된 섹터의 비트 라인들을 감지 증폭 블록 (130)에 연결한다. 감지 증폭 블록 (130)은 뱅크들 (BK0-BKm) 각각에 대응하는 감지 증폭 회로들 (SAP0-SAPm)을 포함한다. 감지 증폭 회로들 (SAP0-SAPm)은 감지 증폭 제어 회로 (150)에 의해서 제어된다. 감지 증폭 회로들 (SAP0-SAPm) 각각은 컬럼 선택 게이트 회로 (120)를 통해 선택된 섹터로부터 데이터를 읽는다. 감지 증폭 회로들 (SAP0-SAPm)에는 대응하는 전류 복사 회로들 (current copier circuits) (CPB0-CPBm)이 각각 배치되어 있다. 전류 복사 회로들 (CPB0-CPBm) 각각은 기준 셀 어레이 (140)에서 제공되는 기준 전류들을 복사하여 대응하는 감지 증폭 회로들 (SAP0-SAPm)로 공급한다.

도 2는 본 발명에 따른 도 1에 도시된 감지 증폭 블록 (130) 및 기준 셀 어레이 (140)를 보여주는 블록도이다.

먼저 기준 셀 어레이 (140)는 3개의 기준 메모리 셀들 (RML, RMM, RMH)을 포함한다. 기준 메모리 셀들 (RML, RMM, RMH)은 상이한 문턱 전압들을 갖도록 조정될 것이다. 예를 들면, 기준 메모리 셀 (RML)은 기준 메모리 셀 (RMM)보다 낮은 문턱 전압을 갖고, 기준 메모리 셀 (RMH)은 기준 메모리 셀 (RMM)보다 높은 문턱 전압을 갖는다. 이는 각 메모리 셀에 저장된 2-비트 데이터를 읽기 위한 것으로, 2-비트 데이터 대신에 N-비트 데이터 (N은 3 또는 그 보다 큰 정수)를 읽기 위해서는 보다 많은 기준 메모리 셀들이 요구됨은 자명하다. 이에 반해서, 단일-비트 데이터를 읽기 위해서는 단지 하나의 기준 메모리 셀이 필요할 것이다. 이는 이후 상세히 설명될 것이다.

계속해서 도 2를 참조하면, 기준 메모리 셀 (RML)은 접지된 소오스, 기준 워드 라인 (WLr)에 연결된 제어 게이트, 그리고 NMOS 트랜지스터들 (M1, M2, M3)을 통해 기준 신호 라인 (RSL1)에 연결된 드레인을 갖는다. 기준 메모리 셀 (RMM)은 접지된 소오스, 기준 워드 라인 (WLr)에 연결된 제어 게이트, 그리고 NMOS 트랜지스터들 (M4, M5, M6)을 통해 기준 신호 라인 (RSL2)에 연결된 드레인을 갖는다. 기준 메모리 셀 (RMH)은 접지된 소오스, 기준 워드 라인 (WLr)에 연결된 제어 게이트, 그리고 NMOS 트랜지스터들 (M7, M8, M9)을 통해 기준 신호 라인 (RSL3)에 연결된 드레인을 갖는다. 기준 워드 라인 (WLr)이 활성화될 때, 설정된 문턱 전압들에 따라 기준 메모리 셀들을 통해 상이한 기준 전류들이 흐른다.

여기서, 각 기준 메모리 셀에 대응하는 NMOS 트랜지스터들은 임의의 비트 라인을 감지 증폭 블록 (130)에 연결할 때 경유하는 컬럼 선택 게이트 회로 (120)의 컬럼 패스 트랜지스터들에 대응하는 것이다.

도 2에 도시된 바와 같이, 감지 증폭 블록 (130)은 뱅크들 각각에 대응하는 감지 증폭 회로들 (SAP0-SAPm)로 구성되며, 각 감지 증폭 회로는 복수 개의 감지 증폭기들과 하나의 전류 복사 회로를 포함한다. 예를 들면, 감지 증폭 회로 (SAP0)는 감지 증폭기들 (SA0-SAi)과 하나의 전류 복사 회로 (CPB0)를 포함하며, 감지 증폭기들의 수는 입출력 구조에 따라 결정될 것이다. 플래시 메모리 장치의 입출력 구조가 X16일 때, 감지 증폭 회로는 16개의 감지 증폭기들로 구성될 것이다. 기준 신호 라인들 (RSL1, RSL2, RSL3)은 감지 증폭 회로들 (SAP0-SAPm)의 전류 복사 회로들 (CPB0-CPBm)에 공통으로 연결되어 있다. 전류 복사 회로들 (CPB0-CPBm) 각각은 기준 신호 라인들 (RSL1, RSL2, RSL3)을 통해 흐르는 기준 전류들 (즉, 기준 메모리 셀들을 통해 흐르는 전류들)을 복사하여 기준 전압들 (VREFL, VREFM, VREFH)을 발생한다. 각 전류 복사 회로에 있어서, 기준 전압들 (VREFL, VREFM, VREFH)은 대응하는 감지 증폭 회로의 감지 증폭기들 (SA0-SAi)에 공통으로 제공된다.

도 3a은 본 발명의 바람직한 실시예에 따른 도 2에 도시된 전류 복사 회로를 보여주는 회로도이다.

도 3a를 참조하면, 본 발명에 따른 전류 복사 회로 (CPB0)는 3개의 전류 복사기들 (current copiers) (CPL, CPM, CPH)을 포함한다. 전류 복사기 (CPL)는 기준 신호 라인 (RSL1)에 연결되고, 전류 복사기 (CPM)는 기준 신호 라인 (RSL2)에 연결되며, 전류 복사기 (CPH)는 기준 신호 라인 (RSL3)에 연결된다. 기준 신호 라인들 (RSL1, RSL2, RSL3)은, 앞서 설명된 바와 같이, 기준 셀 어레이 (140)의 기준 메모리 셀들 (RML, RMM, RMH)에 각각 연결된다. 전류 복사기 (CPL)는 PMOS 트랜지스터들 (M11, M12), NMOS 트랜지스터 (M13), 그리고 증폭기 (AMP1)를 포함한다. 소오스가 전원 전압 (VCC)에 연결된 PMOS 트랜지스터 (M11)는 기준 신호 라인 (RSL1)에 공통으로 연결된 드레인 그리고 게이트를 갖는다. 게다가, PMOS 트랜지스터 (M11)의 게이트 및 드레인은 증폭기 (AMP1)의 반전 입력 단자 (-)에 연결된다. PMOS 트랜지스터 (M12)는 전원 전압 (VCC)에 연결된 소오스, 그리고 증폭기 (AMP1)의 비반전 입력 단자 (+)에 공통 연결된 게이트 및 드레인을 갖는다. 게이트가 증폭기 (AMP1)의 출력 전압 (VREFL)에 연결된 NMOS 트랜지스터 (M13)는 PMOS 트랜지스터 (M12)의 드레인과 접지 전압 (VSS) 사이에 연결된다.

나머지 전류 복사기들 (CPM, CPH)은 앞서 설명된 전류 복사기 (CPL)와 동일하게 구성되며, 그것에 대한 설명은 그러므로 생략된다. 단, 기준 신호 라인들 (RSL2, RSL3)을 통해 흐르는 기준 전류들에 따라 전류 복사기들 (CPM, CPH)의 출력 전압들 (VREFM, VREFH)은 다르게 결정될 것이다.

기준 워드 라인 (WLr)이 활성화될 때, 기준 메모리 셀들 (RML, RMM, RMH)은 턴 온된다. 이러한 조건에 따르면, 먼저, 전류 복사기 (CPL)에 있어서, 다이오드로서 동작하는 PMOS 트랜지스터 (M11)를 통해 기준 신호 라인 (RSL1)으로 전류가 공급된다. 기준 신호 라인 (RSL1)으로 공급된 전류는 기준 메모리 셀 (RML)을 통해 방전된다. 기준 메모리 셀 (RML)을 통해 흐르는 전류의 양은 기준 메모리 셀 (RML)의 문턱 전압에 의존한다. 이때, PMOS 트랜지스터 (M11)의 드레인 또는 게이트 전압이 기준 메모리 셀 (RML)의 문턱 전압에 따라 미리 설정된 값이 될 것이다. 증폭기 (AMP1)는 입력 전압들 (또는 PMOS 트랜지스터들 (M11, M12)의 드레인 전압들)을 비교하여 그 비교 결과로서 기준 전압 (VREFL)을 발생한다. 기준 전압 (VREFL)은 NMOS 트랜지스터 (M13)의 게이트에 인가된다. 이러한 동작은 증폭기 (AMP1)의 입력 전압들 (또는 PMOS 트랜지스터들 (M11, M12)의 드레인 전압들)이 일치할 때까지 수행될 것이다. 증폭기 (AMP1)의 입력 전압들이 일치할 때, NMOS 트랜지스터 (M13)를 통해 흐르는 전류의 양은 기준 메모리 셀 (RML)을 통해 흐르는 것과 동일해진다. 즉, 전류 복사기 (CPL)는 기준 메모리 셀 (RML)을 통해 흐르는 전류를 복사하며, 복사된 전류 (iL)는 NMOS 트랜지스터 (M13)를 통해 흐른다.

나머지 전류 복사기들 (CPM, CPH)은 앞서 설명된 것과 동일한 방법으로 대응하는 기준 전압들 (VREFM, VREFH)을 각각 발생한다.

비록 기준 메모리 셀 (RML)의 트랜스컨덕턴스가 NMOS 트랜지스터 (M13)의 트랜스컨덕턴스와 일치하지 않지만, 본 발명에 따른 전류 복사기는 기준 메모리 셀 (RML)을 통해 흐르는 전류를 정확하게 복사할 수 있다. 이는 PMOS 트랜지스터들 (M11, M12)의 드레인 전압들을 비교하여 PMOS 트랜지스터들 (M11, M12)의 드레인 전압들이 일치할 때까지 비교 결과에 따라 NMOS 트랜지스터 (M13)의 게이트 전압을 조절함으로써 달성된다. 결과적으로, PMOS 트랜지스터들 (M11, M12)의 드레인 전압들이 일치하는 경우, PMOS 트랜지스터들 (M11, M12)을 통해 흐르는 전류들 (iR, iL)은 같으며, 이 전류들 (iR, iL)은 기준 메모리 셀 (RML)과 NMOS 트랜지스터 (M13)를 통해 각각 흐르게 된다.

도 3b는 본 발명의 다른 실시예에 따른 도 2에 도시된 전류 복사 회로를 보여주는 회로도이다.

도 3b를 참조하면, 본 발명에 따른 전류 복사 회로 (CPB0')는 3개의 전류 복사기들 (CPL', CPM', CPH')을 포함한다. 전류 복사기 (CPL')는 PMOS 트랜지스터들 (M14, M15), NMOS 트랜지스터 (M16), 그리고 증폭기 (AMP2)를 포함한다. 도 3b에 도시된 전류 복사기 (CPL')는 PMOS 트랜지스터 (M15)의 게이트가 증폭기 (AMP2)의 비반전 입력 단자 (+) 대신에 PMOS 트랜지스터 (M14)의 게이트에 연결된다는 점을 제외하면 도 3a에 도시된 전류 복사기 (CPL)와 동일하다. 나머지 전류 복사기들 (CPM', CPH')은 앞서 설명된 전류 복사기 (CPL')와 동일하게 구성되며, 그것에 대한 설명은 그러므로 생략된다.

도 3b에서, PMOS 트랜지스터 (M15)는 소신호 증폭기로서 사용되며, 이는 PMOS 트랜지스터들 (M14, M15)의 드레인 전압들의 차를 증폭시키기 위한 것이다. 그렇게 증폭된 드레인 전압차는 다시 증폭기 (AMP2)를 통해 증폭되기 때문에, 전체적인 증폭률이 향상되어 증폭기 (AMP2)의 오프셋이 제거될 수 있다.

도 4는 본 발명의 바람직한 실시예에 따른 도 2에 도시된 감지 증폭기 (SA0)를 보여주는 회로도이다.

도 4를 참조하면, 감지 증폭기 (SA0)는 PMOS 트랜지스터들 (M20, M21), NMOS 트랜지스터들 (M22-M32), 그리고 증폭기 (AMP3)를 포함한다. PMOS 트랜지스터 (M20)는 전원 전압 (VCC)에 연결된 소오스와 SOr 노드 (또는 기준 감지 노드)에 공통 연결된 게이트 및 드레인을 갖는다. SOr 노드는 증폭기 (AMP3)의 반전 입력 단자 (-)에 연결된다. PMOS 트랜지스터 (M21)는 전원 전압 (VCC)에 연결된 소오스, PMOS 트랜지스터 (M20)의 게이트에 연결된 게이트, 그리고 SOm 노드 (또는 메인 감지 노드)에 연결된 드레인을 갖는다. SOm 노드는 증폭기 (AMP3)의 비반전 입력 단자 (+)에 연결된다. 드레인이 SOr 노드에 연결된 NMOS 트랜지스터 (M22)는 바이어스 전압 (BS)에 의해서 제어된다. 드레인이 SOm 노드에 연결된 NMOS 트랜지스터 (M23)는 바이어스 전압 (BS)에 의해서 제어된다. NMOS 트랜지스터 (M23)의 드레인은 컬럼 선택 게이트 (YG)를 통해 메모리 셀 (MC)에 연결된다.

NMOS 트랜지스터들 (M24, M25)은 NMOS 트랜지스터 (M22)의 드레인과 접지 전압 사이에는 직렬 연결된다. NMOS 트랜지스터 (M24)는 선택 신호 (SH)에 의해서 제어되고, NMOS 트랜지스터 (M25)는 전류 복사기 (CPH)로부터의 기준 전압 (VREFH)에 의해서 제어된다. NMOS 트랜지스터들 (M26, M27)은 NMOS 트랜지스터 (M22)의 드레인과 접지 전압 사이에는 직렬 연결된다. NMOS 트랜지스터 (M26)는 선택 신호 (SM)에 의해서 제어되고, NMOS 트랜지스터 (M26)는 전류 복사기 (CPM)로부터의 기준 전압 (VREFM)에 의해서 제어된다. NMOS 트랜지스터들 (M28, M29)은 NMOS 트랜지스터 (M22)의 드레인과 접지 전압 사이에는 직렬 연결된다. NMOS 트랜지스터 (M28)는 선택 신호 (SL)에 의해서 제어되고, NMOS 트랜지스터 (M29)는 전류 복사기 (CPL)로부터의 기준 전압 (VREFL)에 의해서 제어된다. NMOS 트랜지스터들 (M30, M31)는 제어 신호 (PDIS)에 응답하여 동작하며, SOr 노드, SOm 노드 그리고 비트 라인의 전압들을 방전시킨다. PMOS 트랜지스터 (M32)는 제어 신호 (PEQ)에 응답하여 SOr 및 SOm 노드들의 전압들을 등화한다.

도 4에서, PMOS 트랜지스터 (M21)는 소신호 증폭기로서 사용되며, 이는 PMOS 트랜지스터들 (M20, M21)의 드레인 전압들의 차를 증폭시키기 위한 것이다. 그렇게 증폭된 드레인 전압차는 다시 증폭기 (AMP3)를 통해 증폭되기 때문에, 감지 증폭기의 전체적인 증폭률이 향상될 수 있다.

NMOS 트랜지스터 (M25)의 게이트 전압 (VREFH)은 기준 메모리 셀 (RMH)을 통해 흐르는 전류를 복사하도록 전류 복사기 (CPH)에 의해서 조절되고, NMOS 트랜지스터 (M27)의 게이트 전압 (VREFM)은 기준 메모리 셀 (RMM)을 통해 흐르는 전류를 복사하도록 전류 복사기 (CPM)에 의해서 조절되며, NMOS 트랜지스터 (M29)의 게이트 전압 (VREFL)은 기준 메모리 셀 (RML)을 통해 흐르는 전류를 복사하도록 전류 복사기 (CPL)에 의해서 조절된다.

감지 증폭기 (SA0)와 전류 복사기들 (CPL, CPM, CPL)을 서로 이웃하게 배치하고 감지 증폭기 (SA0)와 전류 복사기들 (CPL, CPM, CPL)에 동일 전원 전압을 공급함으로써 노이즈에 의한 전류 복사 왜곡을 막을 수 있다. 즉, 감지 증폭기 (SA0)의 공급 전압이 노이즈성으로 변할 경우 감지 증폭기 (SA0)의 PMOS 트랜지스터들 (M20, M21)의 소오스 전압들이 변하게 된다. 이는 NMOS 트랜지스터들 (M25, M27, M29)의 드레인 전압들이 변화되게 한다. 따라서, 복사된 기준 전류들이 변화될 수 있다. 하지만, 전류 복사기들 (CPL, CPM, CPH) 각각은 PMOS 트랜지스터들 (M11, M12)을 통해 공급 전압의 변화를 인식하고, 변화에 맞게 NMOS 트랜지스터들 (M13)의 게이트 전압들 (VREFL, VREFM, VREFH)을 조절한다. 이렇게 조절된 게이트 전압들 (VREFL, VREFM, VREFH)에 의하면, 감지 증폭기 (SA0)의 대응하는 NMOS 트랜지스터들 (M25, M27, M29)을 통해 흐르는 전류들은 공급 전압 변화에 무관하게 유지된다.

이 실시예에 있어서, 도 4에 도시된 바와 같이, 감지 증폭기 (SA0)의 NMOS 트랜지스터들 (M25, M27, M29)에 사용되는 접지 전압 라인 (VSS1)은 다른 NMOS 트랜지스터들과 다른 접지 전압 라인 (VSS2)과 분리되어 있다. 특히, 도 5에 도시된 바와 같이, NMOS 트랜지스터들 (M25, M27, M29)은 가드 밴드 (guard band) (101)에 의해서 분리된 기판 내에 형성된다. 마찬가지로, 감지 증폭기 (SA0)의 다른 NMOS 트랜지스터들 역시 다른 가드 밴드 (103)에 의해서 분리된 기판 내에 형성된다. 이러한 구조는 제어 신호 (PDIS)의 활성화에 따라 NMOS 트랜지스터들 (M30, M31)이 턴 온될 때 또는 증폭기 (AMP3)의 동작시에 발생하는 접지 노이즈가 NMOS 트랜지스터들 (M25, M27, M29)에 영향을 미치지 않게 한다.

또한, NMOS 트랜지스터들 (M25, M27, M29)의 소오스 전압들이 노이즈로 인해 변하는 경우, 전류 복사기들 (CPH, CPM, CPL)의 NMOS 트랜지스터들 (M13)의 소오스 전압들도 동시에 변한다. 따라서, 기준 전압들 (VREFL, VREFM, VREFH)은 대응하는 전류 복사기들의 피드백 특성에 의해 소오스 전압 변화에 따라 변화한다. 이러한 변화는 NMOS 트랜지스터들 (M25, M27, M29)에 흐르는 전류가 기준 메모리 셀들에 흐르는 전류와 동일하게 유지되게 한다. 예를 들면, NMOS 트랜지스터 (M25)의 소오스에 노이즈가 생겨 게이트 전압이 변화하는 경우 NMOS 트랜지스터 (M25)를 통해 흐르는 전류가 감소한다. 이와 동시에, NMOS 트랜지스터 (M13)를 통해 흐르는 전류가 감소한다. NMOS 트랜지스터 (M13)를 통해 흐르는 전류가 감소하면, PMOS 트랜지스터 (M12)의 드레인 전압이 상승하게 된다. 이러한 전압 변화는 증폭기(AMP2)을 통해 NMOS 트랜지스터 (M13)의 게이트 전압 (VREFH)이 상승하게 한다. 이렇게 상승된 게이트 전압은 NMOS 트랜지스터들 (M13, M25)의 전류들이 증가되게 한다. 따라서, 소오스/게이트 전압이 노이즈로 인해 변화되더라도, NMOS 트랜지스터들 (M25, M27, M29)에 흐르는 전류가 기준 메모리 셀들에 흐르는 전류와 동일하게 유지되게 한다.

도 6은 본 발명의 바람직한 실시예에 따른 도 4에 도시된 증폭기 및 도 1에 도시된 감지 증폭 제어 회로를 보여주는 회로도이다.

도 6을 참조하면, 본 발명에 따른 증폭기 (AMP3)는 PMOS 트랜지스터들 (M33, M34, M35), NMOS 트랜지스터들 (M36, M37, M38), 그리고 전달 게이트들 (TG1, TG2)을 포함한다. 증폭기 (AMP3)의 SOm 노드는 전달 게이트 (TG1)를 통해 래치 노드 (LD10)에 연결되며, 증폭기 (AMP3)의 SOr 노드는 전달 게이트 (TG2)를 통해 래치 노드 (LD12)에 연결된다. 전달 게이트들 (TG1, TG2)은 제어 신호들 (PDOT1B, PDOT1)에 응답하여 동작한다. PMOS 트랜지스터 (M33)는 전원 전압에 연결된 소오스 및 제어 신호 (PDOT1B)를 입력받도록 연결된 게이트를 갖는다. NMOS 트랜지스터 (M38)는 접지 전압에 연결된 소오스 및 제어 신호 (PDOT1)를 입력받도록 연결된 게이트를 갖는다. PMOS 및 NMOS 트랜지스터들 (M34, M36)은 PMOS 트랜지스터 (M33)의 드레인과 NMOS 트랜지스터 (M38)의 드레인 사이에 직렬 연결되며, 래치 노드 (ND12)의 전압에 의해서 공통으로 제어된다. PMOS 및 NMOS 트랜지스터들 (M35, M37)은 PMOS 트랜지스터 (M33)의 드레인과 NMOS 트랜지스터 (M38)의 드레인 사이에 직렬 연결되며, 래치 노드 (ND10)의 전압에 의해서 공통으로 제어된다.

이 실시예에 있어서, PMOS 트랜지스터들 (M34, M35)과 NMOS 트랜지스터들 (M36, M37)은 래치 (LAT10)를 구성한다.

제어 신호들 (PDOT1B, PDOT1)이 비활성화 상태로 유지되는 동안 래치 노드들 (LD10, LD12)은 대응하는 전달 게이트들 (TG1, TG2)을 통해 SOm 및 SOr 노드들에 전기적으로 연결된다. 제어 신호들 (PDOT1B, PDOT1)이 활성화될 때, 래치 노드들 (LD10, LD12)은 SOm 및 SOr 노드들에 전기적으로 절연됨과 동시에 PMOS 및 NMOS 트랜지스터들 (M33, M38)이 턴 온된다. 이는 래치 노드들 (LD10, LD12)의 전압차가 래치 (LAT10)에 의해서 증폭되게 한다.

계속해서 도 6을 참조하면, 감지 증폭 제어 회로 (150)는 PMOS 트랜지스터들 (M39, M40, M41, M42, M44, M45)와 NMOS 트랜지스터들 (M46, M47, M48, M49)을 포함한다. PMOS 트랜지스터 (M39)는 전원 전압에 연결된 소오스 및 증폭기 (AMP3)의 래치 노드 (LD10)에 연결된 게이트를 갖는다. PMOS 트랜지스터 (M40)는 전원 전압에 연결된 소오스 및 증폭기 (AMP3)의 래치 노드 (LD12)에 연결된 게이트를 갖는다. PMOS 트랜지스터 (M41)는 PMOS 트랜지스터 (M39)의 드레인에 연결된 소오스, 래치 노드 (LD14)에 연결된 드레인, 그리고 제어 신호 (PDOT2B)를 입력받도록 연결된 게이트를 갖는다. PMOS 트랜지스터 (M42)는 PMOS 트랜지스터 (M40)의 드레인에 연결된 소오스, 래치 노드 (LD16)에 연결된 드레인, 그리고 제어 신호 (PDOT2B)를 입력받도록 연결된 게이트를 갖는다. NMOS 트랜지스터 (M48)는 래치 노드 (LD14)에 연결된 드레인, 접지 전압에 연결된 소오스, 그리고 제어 신호 (PDOT2B_LAT)를 입력받도록 연결된 게이트를 갖는다. NMOS 트랜지스터 (M49)는 래치 노드 (LD16)에 연결된 드레인, 접지 전압에 연결된 소오스, 그리고 제어 신호 (PDOT2B_LAT)를 입력받도록 연결된 게이트를 갖는다. PMOS 트랜지스터 (M43)는 전원 전압에 연결된 소오스 및 제어 신호 (PDOT2B_LAT)를 입력받도록 연결된 게이트를 갖는다. PMOS 및 NMOS 트랜지스터들 (M44, M46)은 PMOS 트랜지스터 (M43)의 드레인과 접지 전압 사이에 직렬 연결되며, 래치 노드 (ND16)의 전압에 의해서 공통으로 제어된다. PMOS 및 NMOS 트랜지스터들 (M45, M47)은 PMOS 트랜지스터 (M43)의 드레인과 접지 전압 사이에 직렬 연결되며, 래치 노드 (ND14)의 전압에 의해서 공통으로 제어된다.

도 6에 있어서, PMOS 트랜지스터들 (M39, M41)의 연결 노드에는 PMOS 트랜지스터 (M50)가 연결되고 PMOS 트랜지스터들 (M40, M42)의 연결 노드에는 PMOS 트랜지스터 (M51)가 연결된다. PMOS 트랜지스터 (M50)는 읽기 동작을 알리는 제어 신호 (PDOT2BR)에 의해서 제어되며, 읽기 동작시 감지 증폭기에 의해서 감지 증폭된 데이터를 출력한다. PMOS 트랜지스터 (M51)는 검증 동작을 알리는 제어 신호 (PDOT2BV)에 의해서 제어되며, 검증 동작시 감지 증폭기에 의해서 감지 증폭된 데이터를 출력한다.

이 실시예에 있어서, 바이어스 전압 (BS)은 대응하는 뱅크가 선택될 때만 공급되도록 제어될 것이다.

도 7은 본 발명에 따른 플래시 메모리 장치의 읽기 동작을 설명하기 위한 동작 타이밍도이다. 멀티-비트, 예를 들면, 2-비트 데이터를 저장하는 본 발명에 따른 플래시 메모리 장치의 읽기 동작이 참조 도면들에 의거하여 이하 상세히 설명될 것이다. 잘 알려진 바와 같이, 선택된 메모리 셀에 저장된 2-비트 데이터는 2번의 감지 동작을 통해 읽혀진다. 먼저 상위 비트가 읽혀지고 그 다음에 하위 비트가 읽혀진다. 각 감지 동작은, 도 7에 도시된 바와 같이, 프리챠지 구간, 발전 구간 그리고 데이터 출력 구간으로 이루어진다. 실질적인 감지 동작이 수행되기 이전에, 먼저, 제어 신호 (PDIS)의 활성화에 따라 방전 동작이 수행된다. 설명의 편의상, 하나의 감지 증폭기 (SA0)를 기준으로 읽기 동작이 수행될 것이다.

도 7에 도시된 바와 같이, 바이어스 인에이블 신호 (BIAS_EN)가 활성화됨에 따라 감지 증폭기 (SA0) 및 전류 복사기들 (CPL, CPM, CPH)에는 바이어스 전압 (BS)이 공급된다. 프리챠지 구간 동안 제어 신호들 (PDTO1B, PDOT2B, PDOT2_LAT)이 하이 레벨로 유지된다. 이에따라, SOm 및 SOr 노드들은 래치 노드들 (LD10, LD12)과 전기적으로 연결되고, 감지 증폭 제어 회로 (150) 내의 래치 노드들 (LD14, LD16)은 NMOS 트랜지스터들 (M48, M49)을 통해 접지 전압으로 프리챠지된다.

기준 워드 라인 (WLr)이 활성화되고 바이어스 전압 (BS)이 전류 복사기들 (CPL, CPM, CPH)에 인가됨에 따라, 전류 복사기들 (CPL, CPM, CPH)의 PMOS 트랜지스터들 (M11)은 기준 신호 라인들 (RSL1, RSL2, RSL3)으로 전류를 공급하며, 기준 신호 라인들 (RSL1, RSL2, RSL3)으로 공급된 전류들은 대응하는 기준 메모리 셀들 (RML, RMM, RMH)을 통해 방전된다. 앞서 설명된 바와 같이, 기준 메모리 셀들 (RML, RMM, RMH)은 미리 설정된 상이한 문턱 전압들을 갖는다. 따라서, 기준 신호 라인들 (RSL1, RSL2, RSL3)을 통해 상이한 기준 전류들이 흐른다. 기준 신호 라인들 (RSL1, RSL2, RSL3)은 뱅크들 (BK0-BKm)에 각각 대응하는 전류 복사 회로들 (CPB0-CPBm)에 공통으로 연결되어 있다. 전류 복사기들 (CPL, CPM, CPH)에 있어서, 증폭기들 (AMP2) 각각은 PMOS 트랜지스터들 (M11, M12)의 드레인 전압들의 전압차를 감지 증폭하며, 그 결과 NMOS 트랜지스터들 (M13)의 게이트 전압들 (VREFL, VREFM, VREFH)이 결정된다. 드레인 전압들의 전압차가 없을 때, 전류 복사기들 (CPL, CPM, CPH) 각각의 NMOS 트랜지스터 (M13)은 대응하는 기준 메모리 셀을 통해 흐르는 동일한 양의 전류를 흘린다. 이러한 과정을 통해 감지 증폭기 (SA0)의 NMOS 트랜지스터들 (M25, M27, M29)의 게이트 전압들 (VREFH, VREFM, VREFL)이 결정될 것이다.

상위 데이터 비트를 결정하기 위해서, 먼저 제어 신호 (SM)가 활성화되며, 이는 SOr 노드에 공급되는 전류가 NMOS 트랜지스터들 (M26, M27)을 통해 흐르게 한다. 컬럼 선택 게이트 회로를 통해 선택된 메모리 셀 (MC)이 SOm 노드에 연결된다. 이는 SOr 및 SOm 노드들에 각각 연결된 래치 노드들 (LD10, LD12) 사이에 전압차가 생기게 한다. 래치 노드들 (LD10, LD12) 사이에 전압차는 제어 신호 (PDOT1B)가 활성화됨에 따라 래치 (LAT10)에 의해서 증폭된다. 예를 들면, NMOS 트랜지스터들 (M26, M27)을 통해 흐르는 전류의 양이 선택된 메모리 셀 (MC)을 통해 흐르는 전류의 양보다 많을 때, 래치 노드 (LD10)의 전압은 래치 노드 (LD12)의 전압보다 상대적으로 높다. 제어 신호 (PDOT1B)가 활성화됨에 따라 전달 게이트들 (TG1, TG2)은 비도전되는 반면에 PMOS 및 NMOS 트랜지스터들 (M33, M38)은 턴 온된다. 래치 노드들 (LD10, LD12)의 전압들은 각각 전원 전압과 접지 전압으로 증폭된다.

그 다음에, 도 7에 도시된 바와 같이, 제어 신호들 (PDOT2B, PDOT2B_LAT)가 로우로 활성화된다. PMOS 트랜지스터들 (M41, M42, M43)이 턴 온되고 NMOS 트랜지스터들 (M48, M49)이 턴 오프된다. 이러한 조건에서, 감지 증폭 제어 회로 (150)는 래치 노드들 (LD10, LD12)의 전압들에 따라 다음의 감지 동작에 필요한 기준 전류를 선택하기 위한 선택 신호들 (SL, SH)을 발생한다. 좀 더 구체적으로 설명하면, 래치 노드들 (LD10, LD12)이 각각 하이 레벨과 로우 레벨을 가질 때, PMOS 트랜지스터 (M39)는 턴 오프되고 PMOS 트랜지스터 (M40)는 턴 온된다. 이는 래치 노드 (LD14)는 접지 전압으로 유지되게 하는 반면에 래치 노드 (LD16)는 PMOS 트랜지스터들 (M40, M42)을 통해 전원 전압이 된다. 즉, 선택 신호 (SL)는 로우 레벨이 되고 선택 신호 (SH)는 하이 레벨이 된다. 이에 반해서, 래치 노드들 (LD10, LD12)이 각각 로우 레벨과 하이 레벨을 갖는 경우, 선택 신호 (SL)는 하이 레벨이 되고 선택 신호 (SH)는 로우 레벨이 된다. 제어 신호 (PDOT2BR)가 로우 레벨로 유지되는 동안, PMOS 트랜지스터 (M50)는 PMOS 트랜지스터 (M39)를 통해 전달되는 데이터를 다음단에 위치한 레지스터 (미도시됨)로 출력한다.

앞서 설명된 과정을 통해 선택된 메모리 셀에 저장된 2-비트 데이터 중 상위 데이터 비트가 감지된다. 감지 증폭 제어 회로 (150)에 의해서 생성된 선택 신호들 (SL, SH) 중 활성화된 신호에 따라 다음에 수행된 감지 동작의 기준 전류가 선택된다. 예를 들면, 선택 신호 (SL)가 활성화될 때, NMOS 트랜지스터 (M28)가 활성화되며, 가장 낮은 문턱 전압을 갖는 기준 메모리 셀 (RML)을 통해 흐르는 기준 전류가 선택될 것이다. 선택 신호 (SH)가 활성화될 때, NMOS 트랜지스터 (M24)가 활성화되며, 가장 높은 문턱 전압을 갖는 기준 메모리 셀 (RMH)을 통해 흐르는 기준 전류가 선택될 것이다. 하위 데이터 비트는 그렇게 결정된 기준 전류를 이용하여 앞서 설명된 것과 동일한 방식으로 감지될 것이다.

각 감지 증폭기의 SOm 노드는 컬럼 선택 게이트 회로 및 그로벌 비트 라인을 통해 선택된 메모리 셀에 연결되는 반면에, 그것의 SOr 노드는 단지 기준 전류를 흘리는 NMOS 트랜지스터에만 연결된다. SOm 및 SOr 노드들 간의 로딩차는 감지 속도가 저하되게 한다. 보다 빠른 읽기 시간을 확보하기 위해서는 SOm 및 SOr 노드들이 동일한 로딩을 갖도록 제어되어야 한다. 이를 위해서, 본 발명에 따른 플래시 메모리 장치는 선택된 그로벌 비트 라인에 인접한 다른 그로벌 비트 라인이 SOr 노드에 연결되도록 구성된다. 좀 더 구체적으로 설명하면 다음과 같다.

단지 2개의 그로벌 비트 라인들 (GBLe, GBLo)과 관련된 구성을 보여주는 도 8을 참조하면, 뱅크 (BKi)는 복수 개의 섹터들 (SCT0-SCTn)을 포함하며, 그로벌 비트 라인들 (GBLe, GBLo)이 섹터들 (SCT0-SCTn)에 공유되도록 배치되어 있다. 각 섹터의 구성 요소들은 동일한 참조 번호들로 표기된다. 섹터 (SCTk)에 있어서, 메모리 셀 (MCe)은 대응하는 선택 트랜지스터들 (M60e, M62e)을 통해 그로벌 비트 라인 (GBLe)에 연결되고, 메모리 셀 (MCo)은 대응하는 선택 트랜지스터들 (M60o, M62o)을 통해 그로벌 비트 라인 (GBLo)에 연결된다. 메모리 셀들 (MCe, MCo)은 동일한 워드 라인 (WLk)에 연결되어 있다. 선택 트랜지스터 (M60e)는 선택 신호 (SELEk)에 의해서 제어되고, 선택 트랜지스터 (M60o)는 선택 신호 (SELOk)에 의해서 제어된다. 선택 트랜지스터들 (M62e, M62o)은 선택 신호 (YA)에 의해서 공통으로 제어된다. 스위치 회로 (160)는 선택 신호들 (SELE, SELO)에 응답하여 동작하며, NMOS 트랜지스터들 (M66e, M68e, M66o, M68o)을 포함한다. 스위치 회로 (160)는 그로벌 비트 라인들 (GBLe, GBLo) 중 선택된 그로벌 비트 라인을 감지 증폭기 (SAi)의 SOm 노드에 연결한다. 이와 동시에, 스위치 회로 (160)는 비선택된 그로벌 비트 라인을 감지 증폭기 (SAi)의 SOr 노드에 연결한다.

섹터 (SCTk)의 메모리 셀 (MCe)이 선택된다고 가정하자. 이러한 가정에 따르면, 선택 신호들 (SELE, SELEk, SELEk+1)이 활성화되는 반면에 선택 신호들 (SELO, SELOk, SELOk+1)은 비활성화된다. 선택된 메모리 셀 (MCe)은 NMOS 트랜지스터들 (M60e, M62e)을 통해 그로벌 비트 라인 (GBLe)에 연결되며, 그로벌 비트 라인 (GBLe)은 NMOS 트랜지스터들 (M64e, M66e)을 통해 감지 증폭기 (SAi)의 SOm 노드에 연결된다. 이와 동시에, 인접한 비선택된 그로벌 비트 라인 (GBLo)은 섹터 (SCTk+1)의 트랜지스터들 (M60o, M62o)을 통해 메모리 셀 (MCo)에 연결된다. 섹터 (SCTk+1)의 워드 라인 (WLk)은 비선택된다. 이와 동시에, 그로벌 비트 라인 (GBLo)은 NMOS 트랜지스터들 (M64o, M66o)을 통해 감지 증폭기 (SAi)의 SOr 노드에 연결된다. 따라서, 감지 증폭기 (SAi)의 SOr 및 SOm 노드들은 동일한 로딩을 갖는다.

섹터 (SCTk)의 메모리 셀 (MCo)이 선택된다고 가정하자. 이러한 가정에 따르면, 선택 신호들 (SELO, SELOk, SELOk+1)이 활성화되는 반면에 선택 신호들 (SELE, SELEk, SELEk+1)은 비활성화된다. 선택된 메모리 셀 (MCo)은 NMOS 트랜지스터들 (M60o, M62o)을 통해 그로벌 비트 라인 (GBLo)에 연결되며, 그로벌 비트 라인 (GBLo)은 NMOS 트랜지스터들 (M64o, M68e)을 통해 감지 증폭기 (SAi)의 SOm 노드에 연결된다. 이때, 섹터 (SCTk+1)의 워드 라인 (WLk)은 비선택된다. 이와 동시에, 인접한 비선택된 그로벌 비트 라인 (GBLe)은 섹터 (SCTk+1)의 트랜지스터들 (M60e, M62e)을 통해 메모리 셀 (MCe)에 연결된다. 이와 동시에, 그로벌 비트 라인 (GBLe)은 NMOS 트랜지스터들 (M64e, M68o)을 통해 감지 증폭기 (SAi)의 SOr 노드에 연결된다. 따라서, 감지 증폭기 (SAi)의 SOr 및 SOm 노드들은 동일한 로딩을 갖는다.

인접한 섹터 (SCTk+1)의 메모리 셀들이 선택되는 경우, 섹터 (SCTk+1)와 동일한 방식으로 그로벌 비트 라인들이 선택적으로 감지 증폭기 (SAi)의 SOr 및 SOm 노드들에 연결될 것이다. 그러므로, 그것에 대한 설명은 여기서 생략된다.

본 발명의 기술적 사상이 멀티-비트, 예를 들면, 2-비트 데이터를 저장하는 플래시 메모리 장치를 이용하여 설명되었지만, 본 발명이 이에 국한되지 않음은 자명하다. 예를 들면, 본 발명의 기술적 사상은 단일 비트 데이터를 저장하는 플래시 메모리장치에도 적용될 것이다.

본 발명의 다른예에 따른 도 1에 도시된 감지 증폭 블록 (130) 및 기준 셀 어레이 (140)를 보여주는 블록도가 도 9를 참조하면, 기준 셀 어레이 (140')는 기준 메모리 셀 (RM)을 포함하며, 기준 메모리 셀 (RM)은 온 셀 및 오프 셀을 판별하기에 적합한 전류를 흘리도록 프로그램될 것이다. 기준 메모리 셀 (RM)은 접지된 소오스, 기준 워드 라인 (WLr)에 연결된 제어 게이트, 그리고 NMOS 트랜지스터들 (M70, M71, M72)을 통해 기준 신호 라인 (RSL)에 연결된 드레인을 갖는다.

도 9에 도시된 바와 같이, 감지 증폭 블록 (130')은 뱅크들 각각에 대응하는 감지 증폭 회로들 (SAP0-SAPm)로 구성되며, 각 감지 증폭 회로는 복수 개의 감지 증폭기들과 하나의 전류 복사 회로를 포함한다. 예를 들면, 감지 증폭 회로 (SAP0)는 감지 증폭기들 (SA0-SAi)과 하나의 전류 복사 회로 (CPB0)를 포함하며, 감지 증폭기들의 수는 입출력 구조에 따라 결정될 것이다. 플래시 메모리 장치의 입출력 구조가 X16일 때, 감지 증폭 회로는 16개의 감지 증폭기들로 구성될 것이다. 기준 신호 라인은 감지 증폭 회로들 (SAP0-SAPm)의 전류 복사 회로들 (CPB0-CPBm)에 공통으로 연결되어 있다. 전류 복사 회로들 (CPB0-CPBm) 각각은 기준 신호 라인 (RSL)을 통해 흐르는 기준 전류 (즉, 기준 메모리 셀을 통해 흐르는 전류)을 복사하여 기준 전압 (VREF)을 발생한다. 각 전류 복사 회로에 있어서, 기준 전압 (VREF)은 대응하는 감지 증폭 회로의 감지 증폭기들 (SA0-SAi)에 공통으로 제공된다.

본 발명의 다른예에 따른 도 2에 도시된 감지 증폭기 및 전류 복사 회로를 보여주는 도 10을 참조하면, 단일 비트 데이터를 감지 증폭하기 위해서 단지 하나의 전류 복사 회로가 사용된다는 점을 제외하면, 도 10에 도시된 감지 증폭기 (SA0) 및 전류 복사 회로 (CPB0)는 도 4에 도시된 것과 실질적으로 동일하게 구성되며, 그것에 대한 설명은 그러므로 생략된다. NMOS 트랜지스터들 (M13, M25)의 게이트들에 인가되는 전압 (VREF)은 온 셀 및 오프 셀을 판별하기에 적합한 전압을 갖도록 설정될 것이다. 감지 증폭기 (SA0)의 증폭기 (AMP3)는 도 6에 도시된 것과 실질적으로 동일하게 구성될 것이다.

이상에서, 본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만, 이는 예를 들어 설명한 것에 불과하며 본 발명의 기술적 사상 및 범위를 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다.

본 발명에 따른 플래시 메모리 장치는 뱅크들에 각각 대응하는 감지 증폭 회로들 및 전류 복사 회로들을 포함한다. 각 뱅크에 대응하는 감지 증폭 회로는 복수 개의 감지 증폭기들을 포함하며, 각 감지 증폭기는 기준 메모리 셀 대신에 NMOS 트랜지스터를 통해 기준 전류가 흐르도록 구성된다. 감지 증폭기들의 NMOS 트랜지스터들은 대응하는 전류 복사 회로에 의해서 공통으로 제어된다. 뱅크들에 각각 대응하는 전류 복사 회로들은 기준 셀 어레이의 기준 메모리 셀(들)을 통해 흐르는 전류(들)을 복사하여 감지 증폭기들의 NMOS 트랜지스터들을 제어하기 위한 기준 전압(들)을 발생한다. 이러한 구조에 따르면, 각 감지 증폭 회로에 기준 메모리 셀(들)을 각각 배치하는 대신에 하나의 기준 메모리 셀(들)을 통해 흐르는 전류를 복사함으로써, 기준 메모리 셀의 문턱 전압을 조정하는 데 필요한 시간을 단축할 수 있다.

또한, 본 발명에 따른 전류 복사 회로의 경우, 기준 메모리 셀과 다른 트랜스-컨덕턴스를 갖는 NMOS 트랜지스터를 이용하여 기준 전류를 복사하더라도 기준 메모리 셀을 통해 흐르는 전류를 정확하게 복사하는 것이 가능하다. 이와 더불어, 감지 증폭기에서 기준 전류가 흐르는 NMOS 트랜지스터(들)의 접지 전압 라인을 감지 증폭기의 다른 소자들과 분리하고 상이한 가드 밴드들 내에 형성되도록 함으로써 접지 전원 노이즈에 인해 기준 전류가 변화되는 것을 방지할 수 있다.

게다가, 감지 증폭기의 SOr 및 SOm 노드들이 동일한 로딩을 갖도록 그로벌 비트 라인들을 스위치함으로써 읽기 속도 (또는 감지 속도)를 향상시키는 것이 가능하다.

도 1은 본 발명에 따른 플래시 메모리 장치를 보여주는 블록도;

도 2는 본 발명에 따른 도 1에 도시된 감지 증폭 블록 및 기준 셀 어레이를 보여주는 블록도;

도 3a은 본 발명의 바람직한 실시예에 따른 도 2에 도시된 전류 복사 회로를 보여주는 회로도;

도 3b는 본 발명의 다른 실시예에 따른 도 2에 도시된 전류 복사 회로를 보여주는 회로도;

도 4는 본 발명의 바람직한 실시예에 따른 도 2에 도시된 감지 증폭기를 보여주는 회로도;

도 5는 도 4에 도시된 NMOS 트랜지스터들 (M25, M27, M29, M30, M31)의 레이아웃 구조를 보여주는 단면도;

도 6은 본 발명의 바람직한 실시예에 따른 도 4에 도시된 증폭기 및 도 1에 도시된 감지 증폭 제어 회로를 보여주는 회로도;

도 7은 본 발명에 따른 플래시 메모리 장치의 읽기 동작을 설명하기 위한 동작 타이밍도;

도 8은 본 발명의 다른예에 따른 플래시 메모리 장치를 보여주는 블록도;

도 9는 본 발명의 다른예에 따른 도 1에 도시된 감지 증폭 블록 및 기준 셀 어레이를 보여주는 블록도; 그리고

도 10은 본 발명의 다른예에 따른 도 2에 도시된 감지 증폭기 및 전류 복사 회로를 보여주는 회로도이다.

* 도면의 주요 부분에 대한 부호 설명 *

100 : 메모리 셀 어레이 110 : 로우 디코더 회로

120 : 컬럼 선택 게이트 회로 130 : 감지 증폭 블록

140 : 기준 셀 어레이 150 : 감지 증폭 제어 회로

Claims

기준 셀 어레이와;

각각이 메모리 셀들을 포함하는 복수 개의 뱅크들과;

상기 뱅크들 각각에 대응하며, 각각이 상기 기준 셀 어레이를 통해 흐르는 기준 전류를 복사하여 기준 전압을 발생하는 복수 개의 전류 복사 회로들과; 그리고

상기 뱅크들 각각에 대응하며, 각각이 대응하는 전류 복사 회로로부터의 기준 전압에 응답하여 대응하는 뱅크로부터 데이터를 감지하는 복수 개의 감지 증폭기들을 포함하는 복수 개의 감지 증폭 블록들을 포함하는 반도체 메모리 장치.
제 1 항에 있어서,

상기 전류 복사 회로들은 대응하는 감지 증폭 블록들에 인접하여 배치되는 반도체 메모리 장치.
제 1 항에 있어서,

상기 전류 복사 회로들 각각은

전원 전압에 연결된 소오스 및 제 1 노드에 공통 연결된 게이트 및 드레인을 갖는 제 1 PMOS 트랜지스터와;

상기 제 1 노드는 기준 신호 라인을 통해 상기 기준 셀 어레이에 연결되며;

상기 전원 전압에 연결된 소오스 및 제 2 노드에 공통 연결된 게이트 및 드레인을 갖는 제 2 PMOS 트랜지스터와;

상기 제 1 노드의 전압과 상기 제 2 노드의 전압을 비교하여 상기 기준 전압을 발생하는 제 1 증폭기와; 그리고

상기 제 2 노드와 접지 전압 사이에 연결되며, 상기 기준 전압에 의해서 제어되는 제 1 NMOS 트랜지스터를 포함하는 반도체 메모리 장치.
제 1 항에 있어서,

상기 전류 복사 회로들 각각은

전원 전압에 연결된 소오스 및 제 1 노드에 공통 연결된 게이트 및 드레인을 갖는 제 1 PMOS 트랜지스터와;

상기 제 1 노드는 기준 신호 라인을 통해 상기 기준 셀 어레이에 연결되며;

상기 전원 전압에 연결된 소오스, 상기 제 1 PMOS 트랜지스터의 게이트에 연결된 게이트, 그리고 제 2 노드에 연결된 드레인을 갖는 제 2 PMOS 트랜지스터와;

상기 제 1 노드의 전압과 상기 제 2 노드의 전압을 비교하여 상기 기준 전압을 발생하는 제 1 증폭기와; 그리고

상기 제 2 노드와 접지 전압 사이에 연결되며, 상기 기준 전압에 의해서 제어되는 제 1 NMOS 트랜지스터를 포함하는 반도체 메모리 장치.
제 3 항 및 제 4 항 중 어느 하나에 있어서,

상기 각 감지 증폭 블록의 각 감지 증폭기는

메인 감지 노드;

기준 감지 노드와;

상기 메인 감지 노드로 소정 전류를 공급하는 제 1 PMOS 트랜지스터와;

상기 기준 감지 노드로 소정 전류를 공급하는 제 2 PMOS 트랜지스터와;

대응하는 전류 복사 회로로부터의 기준 전압에 응답하여 상기 기준 감지 노드로 공급되는 전류를 방전하는 제 2 NMOS 트랜지스터와; 그리고

상기 기준 감지 노드의 전압과 상기 메인 감지 노드의 전압을 비교하여 데이터를 출력하는 제 2 증폭기를 포함하는 반도체 메모리 장치.
제 5 항에 있어서,

상기 각 감지 증폭기는 상기 메인 감지 노드 및 상기 기준 감지 노드에 각각 연결되며, 방전 신호에 응답하여 동작하는 제 3 및 제 4 NMOS 트랜지스터들을 더 포함하며, 상기 제 1 및 제 2 NMOS 트랜지스터들은 제 1 접지 라인에 연결된 제 1 가드 밴드 내에 형성되고 상기 제 3 및 제 4 NMOS 트랜지스터들은 제 2 접지 라인에 연결된 제 2 가드 밴드 내에 형성되는 반도체 메모리 장치.
기준 셀 어레이와;

각각이 메모리 셀들을 포함하는 복수 개의 뱅크들과;

상기 뱅크들 각각에 대응하며, 각각이 상기 기준 셀 어레이를 통해 흐르는 기준 전류들을 복사하여 기준 전압들을 발생하는 복수 개의 전류 복사 회로들과; 그리고

상기 뱅크들 각각에 대응하며, 각각이 대응하는 전류 복사 회로로부터의 기준 전압들에 응답하여 대응하는 뱅크로부터 데이터를 감지하는 복수 개의 감지 증폭기들을 포함하는 복수 개의 감지 증폭 블록들을 포함하는 반도체 메모리 장치.
제 7 항에 있어서,

상기 전류 복사 회로들은 대응하는 감지 증폭 블록들에 인접하여 배치되는 반도체 메모리 장치.
제 7 항에 있어서,

상기 메모리 셀들 각각은 멀티-비트 데이터를 저장하는 반도체 메모리 장치.
제 9 항에 있어서,

상기 기준 셀 어레이는 상이한 문턱 전압들을 갖도록 프로그램되는 제 1 내지 제 3 기준 메모리 셀들을 포함하는 반도체 메모리 장치.
제 10 항에 있어서,

상기 전류 복사 회로들 각각은 상기 제 1 내지 제 3 기준 메모리셀들을 통해 흐르는 전류들을 복사하여 제 1 내지 제 3 기준 전압들을 발생하는 제 1 내지 제 3 전류 복사기들을 포함하는 반도체 메모리 장치.
제 10 항에 있어서,

상기 제 1 내지 제 3 전류 복사기들 각각은

전원 전압에 연결된 소오스 및 제 1 노드에 공통 연결된 게이트 및 드레인을 갖는 제 1 PMOS 트랜지스터와;

상기 제 1 노드는 대응하는 기준 신호 라인을 통해 상기 기준 셀 어레이에 연결되며;

상기 전원 전압에 연결된 소오스 및 제 2 노드에 공통 연결된 게이트 및 드레인을 갖는 제 2 PMOS 트랜지스터와;

상기 제 1 노드의 전압과 상기 제 2 노드의 전압을 비교하여 대응하는 기준 전압을 발생하는 제 1 증폭기와; 그리고

상기 제 2 노드와 접지 전압 사이에 연결되며, 상기 대응하는 기준 전압에 의해서 제어되는 제 1 NMOS 트랜지스터를 포함하는 반도체 메모리 장치.
제 10 항에 있어서,

상기 제 1 내지 제 3 전류 복사기들 각각은

전원 전압에 연결된 소오스 및 제 1 노드에 공통 연결된 게이트 및 드레인을 갖는 제 1 PMOS 트랜지스터와;

상기 제 1 노드는 대응하는 기준 신호 라인을 통해 상기 기준 셀 어레이에 연결되며;

상기 전원 전압에 연결된 소오스, 상기 제 1 PMOS 트랜지스터의 게이트에 연결된 게이트, 그리고 제 2 노드에 연결된 드레인을 갖는 제 2 PMOS 트랜지스터와;

상기 제 1 노드의 전압과 상기 제 2 노드의 전압을 비교하여 대응하는 기준 전압을 발생하는 제 1 증폭기와; 그리고

상기 제 2 노드와 접지 전압 사이에 연결되며, 상기 대응하는 기준 전압에 의해서 제어되는 제 1 NMOS 트랜지스터를 포함하는 반도체 메모리 장치.
제 12 항 및 제 13 항 중 어느 하나에 있어서,

상기 각 감지 증폭 블록의 각 감지 증폭기는

메인 감지 노드;

기준 감지 노드와;

상기 메인 감지 노드로 소정 전류를 공급하는 제 1 PMOS 트랜지스터와;

상기 기준 감지 노드로 소정 전류를 공급하는 제 2 PMOS 트랜지스터와;

제 2 NMOS 트랜지스터를 통해 상기 기준 감지 노드에 연결되며, 대응하는 전류 복사 회로의 제 1 전류 복사기로부터의 제 1 기준 전압에 응답하여 상기 기준 감지 노드로 공급되는 전류를 방전하는 제 3 NMOS 트랜지스터와;

제 4 NMOS 트랜지스터를 통해 상기 기준 감지 노드에 연결되며, 상기 대응하는 전류 복사 회로의 제 2 전류 복사기로부터의 제 2 기준 전압에 응답하여 상기 기준 감지 노드로 공급되는 전류를 방전하는 제 5 NMOS 트랜지스터와;

제 6 NMOS 트랜지스터를 통해 상기 기준 감지 노드에 연결되며, 상기 대응하는 전류 복사 회로의 제 3 전류 복사기로부터의 제 3 기준 전압에 응답하여 상기 기준 감지 노드로 공급되는 전류를 방전하는 제 7 NMOS 트랜지스터와; 그리고

상기 기준 감지 노드의 전압과 상기 메인 감지 노드의 전압을 비교하여 데이터를 출력하는 제 2 증폭기를 포함하는 반도체 메모리 장치.
제 14 항에 있어서,

상기 각 감지 증폭기는 상기 메인 감지 노드 및 상기 기준 감지 노드에 각각 연결되며, 방전 신호에 응답하여 동작하는 제 8 및 제 9 NMOS 트랜지스터들을 더 포함하며, 상기 제 3, 제 5 및 제 7 NMOS 트랜지스터들은 제 1 접지 라인에 연결된 제 1 가드 밴드 내에 형성되고 상기 제 8 및 제 9 NMOS 트랜지스터들은 제 2 접지 라인에 연결된 제 2 가드 밴드 내에 형성되는 반도체 메모리 장치.
메모리 셀과;

기준 신호 라인에 연결된 기준 메모리 셀과;

상기 기준 신호 라인에 연결되며, 상기 기준 메모리 셀을 통해 흐르는 기준 전류를 복사하여 기준 전압을 발생하는 전류 복사기와;

상기 메모리 셀에 연결된 메인 감지 노드 및 기준 감지 노드로 소정 전류를 각각 공급하는 전류 공급 회로와;

상기 기준 감지 노드에 연결되며, 상기 기준 전압에 응답하여 상기 기준 감지 노드로 공급되는 전류를 방전하는 제 1 NMOS 트랜지스터와; 그리고

상기 기준 감지 노드의 전압과 상기 메인 감지 노드의 전압을 비교하여 셀 데이터를 출력하는 제 1 증폭기를 포함하는 반도체 메모리 장치.
제 16 항에 있어서,

상기 전류 복사 회로는

전원 전압에 연결된 소오스 및 제 1 노드에 공통 연결된 게이트 및 드레인을 갖는 제 1 PMOS 트랜지스터와;

상기 제 1 노드는 상기 기준 신호 라인을 통해 상기 기준 메모리 셀에 연결되며;

상기 전원 전압에 연결된 소오스 및 제 2 노드에 공통 연결된 게이트 및 드레인을 갖는 제 2 PMOS 트랜지스터와;

상기 제 1 노드의 전압과 상기 제 2 노드의 전압을 비교하여 상기 기준 전압을 발생하는 제 2 증폭기와; 그리고

상기 제 2 노드와 접지 전압 사이에 연결되며, 상기 기준 전압에 의해서 제어되는 제 2 NMOS 트랜지스터를 포함하는 반도체 메모리 장치.
제 16 항에 있어서,

상기 전류 복사 회로는

전원 전압에 연결된 소오스 및 제 1 노드에 공통 연결된 게이트 및 드레인을 갖는 제 1 PMOS 트랜지스터와;

상기 제 1 노드는 상기 기준 신호 라인을 통해 상기 기준 메모리 셀에 연결되며;

상기 전원 전압에 연결된 소오스, 상기 제 1 PMOS 트랜지스터의 게이트에 연결된 게이트, 그리고 제 2 노드에 연결된 드레인을 갖는 제 2 PMOS 트랜지스터와;

상기 제 1 노드의 전압과 상기 제 2 노드의 전압을 비교하여 상기 기준 전압을 발생하는 제 2 증폭기와; 그리고

상기 제 2 노드와 접지 전압 사이에 연결되며, 상기 기준 전압에 의해서 제어되는 제 2 NMOS 트랜지스터를 포함하는 반도체 메모리 장치.
메모리 셀과;

제 1 내지 제 3 기준 신호 라인들에 각각 연결된 제 1 내지 제 3 기준 메모리 셀들과;

상기 제 1 내지 제 3 기준 신호 라인들에 연결되며, 상기 제 1 내지 제 3 기준 메모리 셀들을 통해 흐르는 기준 전류들을 복사하여 제 1 내지 제 3 기준 전압들을 발생하는 제 1 내지 제 3 전류 복사기들과;

상기 메모리 셀에 연결된 메인 감지 노드 및 기준 감지 노드로 소정 전류를 각각 공급하는 전류 공급 회로와;

제 1 NMOS 트랜지스터를 통해 상기 기준 감지 노드에 연결되며, 상기 제 1 기준 전압에 응답하여 상기 기준 감지 노드로 공급되는 전류를 방전하는 제 2 NMOS 트랜지스터와;

제 3 NMOS 트랜지스터를 통해 상기 기준 감지 노드에 연결되며, 상기 제 2 기준 전압에 응답하여 상기 기준 감지 노드로 공급되는 전류를 방전하는 제 4 NMOS 트랜지스터와;

제 5 NMOS 트랜지스터를 통해 상기 기준 감지 노드에 연결되며, 상기 제 3 기준 전압에 응답하여 상기 기준 감지 노드로 공급되는 전류를 방전하는 제 6 NMOS 트랜지스터와; 그리고

상기 기준 감지 노드의 전압과 상기 메인 감지 노드의 전압을 비교하여 셀 데이터를 출력하는 제 1 증폭기를 포함하는 반도체 메모리 장치.
제 19 항에 있어서,

상기 제 1 내지 제 3 전류 복사기들 각각은

전원 전압에 연결된 소오스 및 제 1 노드에 공통 연결된 게이트 및 드레인을 갖는 제 1 PMOS 트랜지스터와;

상기 제 1 노드는 대응하는 기준 신호 라인에 연결되며;

상기 전원 전압에 연결된 소오스 및 제 2 노드에 공통 연결된 게이트 및 드레인을 갖는 제 2 PMOS 트랜지스터와;

상기 제 1 노드의 전압과 상기 제 2 노드의 전압을 비교하여 대응하는 기준 전압을 발생하는 제 2 증폭기와; 그리고

상기 제 2 노드와 접지 전압 사이에 연결되며, 상기 대응하는 기준 전압에 의해서 제어되는 제 7 NMOS 트랜지스터를 포함하는 반도체 메모리 장치.
제 19 항에 있어서,

상기 제 1 내지 제 3 전류 복사기들 각각은

전원 전압에 연결된 소오스 및 제 1 노드에 공통 연결된 게이트 및 드레인을 갖는 제 1 PMOS 트랜지스터와;

상기 제 1 노드는 대응하는 기준 신호 라인에 연결되며;

상기 전원 전압에 연결된 소오스, 상기 제 1 PMOS 트랜지스터의 게이트에 연결된 게이트, 그리고 제 2 노드에 연결된 드레인을 갖는 제 2 PMOS 트랜지스터와;

상기 제 1 노드의 전압과 상기 제 2 노드의 전압을 비교하여 대응하는 기준 전압을 발생하는 제 2 증폭기와; 그리고

상기 제 2 노드와 접지 전압 사이에 연결되며, 상기 대응하는 기준 전압에 의해서 제어되는 제 7 NMOS 트랜지스터를 포함하는 반도체 메모리 장치.
기준 셀 어레이와;

각각이 행들과 열들의 매트릭스 형태로 배열된 메모리 셀들을 포함하는 제 1 및 제 2 섹터들과;

상기 제 1 및 제 2 섹터들을 통해 배열된 제 1 및 제 2 그로벌 비트 라인들과;

선택 신호들에 응답하여 상기 제 1 그로벌 비트 라인을 상기 제 1 섹터의 메모리 셀에 연결하고 상기 제 2 그로벌 비트 라인을 상기 제 2 섹터의 메모리 셀에 연결하는 열 선택 게이트 회로와;

상기 기준 셀 어레이를 통해 흐르는 전류를 복사하여 기준 전압을 발생하는 전류 복사 회로와;

메인 감지 노드와 기준 감지 노드를 가지며, 상기 기준 전압에 응답하여 상기 메인 감지 노드의 전압과 상기 기준 감지 노드의 전압을 비교하여 데이터를 출력하는 감지 증폭 회로와; 그리고

상기 제 1 및 제 2 그로벌 비트 라인들 중 선택된 그로벌 비트 라인을 상기 메인 감지 노드에 연결하고 비선택된 그로벌 비트 라인을 상기 기준 감지 노드에 연결하는 스위치 회로를 포함하는 반도체 메모리 장치.
제 22 항에 있어서,

상기 제 1 및 제 2 그로벌 비트 라인들에 연결된 메모리 셀들 중 어느 하나만이 도전되는 반도체 메모리 장치.