KR100527687B1 - Method for forming capacitor of semiconductor device - Google Patents
Method for forming capacitor of semiconductor device Download PDFInfo
- Publication number
- KR100527687B1 KR100527687B1 KR10-2002-0076410A KR20020076410A KR100527687B1 KR 100527687 B1 KR100527687 B1 KR 100527687B1 KR 20020076410 A KR20020076410 A KR 20020076410A KR 100527687 B1 KR100527687 B1 KR 100527687B1
- Authority
- KR
- South Korea
- Prior art keywords
- forming
- lower electrode
- pattern
- insulating film
- capacitor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D1/00—Resistors, capacitors or inductors
- H10D1/01—Manufacture or treatment
- H10D1/041—Manufacture or treatment of capacitors having no potential barriers
- H10D1/042—Manufacture or treatment of capacitors having no potential barriers using deposition processes to form electrode extensions
Landscapes
- Semiconductor Memories (AREA)
Abstract
반도체 소자의 커패시터 형성방법이 개시되어 있다. 반도체 기판 상에 상부의 일부가 서로 연결되어 지지되는 복수개의 실린더형 노드들을 형성하고, 상기 연결부위를 포함하여 복수개의 실린더형 노드들 표면에 유전막을 형성한다. 상기 연결부위를 포함하여 복수개의 실린더형 노드들을 매립하도록 제1 도전막을 형성한다. 상기 제1 도전막 및 상기 연결부위를 차례로 식각하여 상기 복수개의 실린더형 노드들을 분리한다. 이와 같이, 반도체 소자의 축적용량을 증가시키기 위해 커패시터의 하부전극을 높이 형성하여도 하부전극이 쓰러지거나 휘어져 소자의 불량을 초래하는 것을 방지할 수 있다.Disclosed is a method of forming a capacitor of a semiconductor device. A plurality of cylindrical nodes having a portion of the upper part connected to and supported by each other are formed on the semiconductor substrate, and a dielectric film is formed on the surfaces of the plurality of cylindrical nodes including the connection part. A first conductive layer is formed to fill a plurality of cylindrical nodes including the connection portion. The plurality of cylindrical nodes are separated by sequentially etching the first conductive layer and the connecting portion. As described above, even if the lower electrode of the capacitor is formed high to increase the storage capacity of the semiconductor device, the lower electrode may be prevented from falling or causing the device to fail.
Description
본 발명은 반도체 소자의 커패시터 형성방법에 관한 것으로, 보다 상세하게는 높이가 높은 하부전극을 갖는 반도체 소자의 커패시터 형성방법에 관한 것이다.The present invention relates to a method of forming a capacitor of a semiconductor device, and more particularly, to a method of forming a capacitor of a semiconductor device having a high height lower electrode.
최근, 고집적된 반도체 소자를 제작하기 위해 반도체 소자의 디자인 룰(Design Rule)을 축소시킴으로서, 반도체 소자에 셀(cell)들을 형성하기 위한 단위면적이 감소되고 있다.Recently, by reducing design rules of semiconductor devices to fabricate highly integrated semiconductor devices, the unit area for forming cells in semiconductor devices has been reduced.
특히, 디램(Dynamic Random Access Memory; 이하, DRAM이라 한다.)에 있어서, 소자 동작을 위해 큰 정전용량을 필요로 하는 커패시터는 단위면적의 감소와 함께 정전용량을 유지하는데 많은 어려움이 따른다.In particular, in DRAM (Dynamic Random Access Memory, hereinafter referred to as DRAM), a capacitor that requires a large capacitance for the operation of the device has a lot of difficulty in maintaining the capacitance with a reduction in the unit area.
일반적으로, 커패시터의 축적용량 C는In general, the capacitance C of the capacitor is
의 식으로 구해진다. 여기서, ε_0 및ε는 각기 진공 중에서의 유전율 및 커패시터 유전막의 유전율을 의미하며, A는 커패시터의 유효면적을 나타내고, d는 유전체막의 두께를 의미한다.Obtained by the equation Here, ε_0 and ε respectively refer to the dielectric constant of the vacuum and the dielectric constant of the capacitor dielectric film, A represents the effective area of the capacitor, and d represents the thickness of the dielectric film.
상기 식으로부터 알 수 있듯이, 축적용량을 향상시키기 위해서는 높은 유전율을 갖는 유전체막을 형성하는 방법, 커패시터의 유효면적을 증가시키는 방법, 그리고 유전체막의 두께를 감소시키는 방법 등을 고려할 수 있다.As can be seen from the above equation, in order to improve the storage capacity, a method of forming a dielectric film having a high dielectric constant, a method of increasing the effective area of a capacitor, and a method of reducing the thickness of the dielectric film can be considered.
그러나, 유전체막의 두께를 감소시키는 방법은 현재와 같이 고집적된 메모리 장치에 적용되기에는 한계가 있다. 또한, Ta2O5, Ta2O5N, Al 2O5, HfO2 및 TiO2 등의 금속산화물 및 페로브스카이트(Perovskite) 구조의 (Ba, Sr)TiO3(BST), SrTiO3, BaTiO3, PZT 및 PLZT 등과 같은 고유전율의 물질을 이용하여 유전체막을 형성하는 공정들이 알려져 있지만, 공정 안정화 및 신뢰성 문제로 인해, 현재의 공정에 채택하기에는 어려움이 많다.However, the method of reducing the thickness of the dielectric film is limited to be applied to the highly integrated memory device as it is today. Further, metal oxides such as Ta 2 O 5 , Ta 2 O 5 N, Al 2 O 5 , HfO 2 and TiO 2 , and (Ba, Sr) TiO 3 (BST) and SrTiO 3 having a perovskite structure Processes for forming a dielectric film using high dielectric constant materials, such as BaTiO 3 , PZT, and PLZT, are known. However, due to process stabilization and reliability problems, it is difficult to adopt them in current processes.
따라서, 현재의 반도체 장치의 제조공정의 제반상황을 고려할 때, 커패시터의 유효면적의 증가를 통하여 축적용량을 향상시키는 방법이 가장 적합한 것으로 평가될 수 있다.Therefore, in consideration of the general situation of the current manufacturing process of the semiconductor device, a method of improving the storage capacity through the increase of the effective area of the capacitor can be evaluated as the most suitable.
상기 커패시터의 유효면적을 증가시키기 위해, 커패시터 구조는 초기의 평면 커패시터 구조에서 스택(stack)형 또는 트렌치(trench)형 커패시터 구조로, 다시 실린더형 커패시터 또는 핀(fin)형 커패시터 등 스토리지 전극의 면적을 증대시키기 위한 구조로 기술 변화가 이루어져 오고 있다. 예를 들면, 미합중국 특허 제5,656,536호에는 왕관 형상의 적층형 커패시터가 제시되어 있고, 미합중국 특허 제5,716,884호 및 제5,807,782호에는 핀 형상의 적층형 커패시터가 제시되어 있다.In order to increase the effective area of the capacitor, the capacitor structure is a stack or trench capacitor structure from the initial planar capacitor structure, and then the area of the storage electrode such as a cylindrical capacitor or a fin capacitor. Technological changes have been made in order to increase the number of workers. For example, U.S. Patent Nos. 5,656,536 present crown-shaped stacked capacitors, and U.S. Patents 5,716,884 and 5,807,782 present pin-shaped stacked capacitors.
이와는 달리 미합중국 특허 제5,877,052호에는 스토리지 전극의 상부에 반구형 실리콘 그레인(Hemispherical Grain; HSG, 이하, "HSG"라고 한다.)을 형성하여 커패시터의 축적용량을 증가시키는 방법이 개시되어 있다.In contrast, US Pat. No. 5,877,052 discloses a method of increasing the storage capacity of a capacitor by forming a hemispherical silicon grain (HSG, hereinafter referred to as "HSG") on top of a storage electrode.
또한, 미합중국 특허 제5,956,587호에는 상술한 방법들을 결합하여 실린더형 스토리지 전극의 상부에 HSG층을 형성하는 방법이 개시되어 있다.In addition, US Pat. No. 5,956,587 discloses a method of combining the aforementioned methods to form an HSG layer on top of a cylindrical storage electrode.
그러나, 현재 디자인 룰이 더욱 집적화 되면서 스토리지 노드의 폭이 좁아지고 이에 따라, 커패시터의 면적 감소를 개선하기 위하여 스토리지 노드의 높이를 증가시켜 용량을 확보하고 있다. However, as the design rules become more integrated, the width of the storage node becomes narrower. Accordingly, the capacity of the storage node is increased in order to improve the reduction of the capacitor area.
도 1a 내지 도 1e는 종래의 커패시터의 하부전극 형성방법을 나타낸 단면도이다.1A to 1E are cross-sectional views illustrating a method of forming a lower electrode of a conventional capacitor.
구체적으로, 도 1a를 참조하면, 반도체 기판(100)에 형성된 콘택 플러그(110)를 포함하는 제1 절연층(120)상에 PEOX와 같은 물질로 이루어진 제2 절연층(130)을 형성한다.Specifically, referring to FIG. 1A, a second insulating layer 130 made of a material such as PEOX is formed on the first insulating layer 120 including the contact plug 110 formed on the semiconductor substrate 100.
도 1b를 참조하면, 통상의 사진 식각 공정에 의해 상기 제2 절연층(130)을 일부 식각하여 개구부(150)를 형성한다.Referring to FIG. 1B, an opening 150 is formed by partially etching the second insulating layer 130 by a conventional photolithography process.
도 1c를 참조하면, 상기 개구부(150)의 측면 및 저면을 포함하여 제2 절연층(130)이 도포된 기판(100) 전면에 도핑된 폴리실리콘막(160)을 연속적으로 형성하며, 상기 도핑된 폴리실리콘막(160)이 형성된 개구부(150)를 포함한 기판(100) 전면에 USG(undoped silicate glass, 이하, "USG" 라고 한다.)막(165)을 형성한다.Referring to FIG. 1C, the doped polysilicon layer 160 is continuously formed on the entire surface of the substrate 100 to which the second insulating layer 130 is applied, including the side surface and the bottom surface of the opening 150. An undoped silicate glass (USG) film 165 is formed on the entire surface of the substrate 100 including the opening 150 on which the polysilicon film 160 is formed.
도 1d를 참조하면, 상기 USG막(165)을 식각하며 상기 도핑된 폴리실리콘막(160)을 식각하여 상기 제2 절연층(130) 상에 형성되어 있는 상기 도핑된 폴리실리콘막(160)의 연결된 부위를 제거함으로서 하부전극(160a)을 형성한다. Referring to FIG. 1D, the USG layer 165 may be etched and the doped polysilicon layer 160 may be etched to form the second insulating layer 130. The lower electrode 160a is formed by removing the connected portion.
도 1e를 참조하면, 상기 USG막(165) 및 상기 제2 절연층(130)을 모두 식각하며 상기 하부전극(160a) 상에 질화물로 이루어진 유전막(170)을 형성한 후, 도핑된 폴리실리콘으로 이루어진 상부전극(180)을 형성한다.Referring to FIG. 1E, both the USG film 165 and the second insulating layer 130 are etched to form a dielectric film 170 made of nitride on the lower electrode 160a and then doped with polysilicon. The upper electrode 180 is formed.
그러나, 상기 USG막 및 제2 절연층을 식각하는 과정에서 스토리지 노드가 쓰러지거나 휘어져 인접한 스토리지 노드와 맞닿거나 함께 쓰러지는 문제가 발생한다. 즉, 공정의 마진을 줄어든 상태에서 공정을 진행시키는데 어려움이 따른다. 디자인 룰이 계속적으로 협소해지는 현 시점에서, 축적용량을 증가시키기 위해 스토리지 노드의 높이를 증가시키는 현재의 방법은 한계가 있다.However, in the process of etching the USG layer and the second insulating layer, a storage node collapses or bends, so that a contact with or adjacent to the adjacent storage node occurs. That is, it is difficult to proceed with the process in a state of reducing the margin of the process. At the present time when design rules continue to narrow, current methods of increasing the height of storage nodes to increase storage capacity are limited.
따라서, 본 발명의 목적은 높이가 증가하여도 하부전극이 쓰러지는 것을 방지할 수 있는 반도체 소자 커패시터의 형성방법을 제공하는 것이다.Accordingly, an object of the present invention is to provide a method of forming a semiconductor device capacitor that can prevent the lower electrode from falling even when the height is increased.
상기한 목적을 달성하기 위하여 본 발명은, 반도체 기판 상에 상부의 일부가 서로 연결되어 지지되는 복수개의 실린더형 노드들을 형성하는 단계, 상기 연결부위를 포함하여 복수개의 실린더형 노드들 표면에 유전막을 형성하는 단계, 상기 연결부위를 포함하여 복수개의 실린더형 노드들을 매립하도록 제1 도전막을 형성하는 단계 및 상기 제1 도전막 및 상기 연결부위를 차례로 식각하여 상기 복수개의 실린더형 노드들을 분리하는 단계를 포함한다.In order to achieve the above object, the present invention provides a method for forming a plurality of cylindrical nodes on which a portion of an upper portion of a semiconductor substrate is connected to and supported on a semiconductor substrate. Forming a first conductive layer to fill a plurality of cylindrical nodes including the connecting portion, and separating the plurality of cylindrical nodes by sequentially etching the first conductive layer and the connecting portion. Include.
이와 같이, 반도체 소자의 축적용량을 증가시키기 위해 커패시터의 하부전극을 높이 형성하여도 하부전극이 쓰러지거나 휘어져 소자의 불량을 초래하는 것을 방지할 수 있다.As described above, even if the lower electrode of the capacitor is formed high to increase the storage capacity of the semiconductor device, the lower electrode may be prevented from falling or causing the device to fail.
이하, 본 발명을 상세하게 설명하고자 한다.Hereinafter, the present invention will be described in detail.
반도체 소자의 커패시터를 제조하기 위해, 반도체 기판 상에 상부의 일부가 서로 연결되어 지지되는 복수개의 실린더형 노드들을 형성한다.In order to manufacture a capacitor of a semiconductor device, a plurality of cylindrical nodes are formed on a semiconductor substrate, a part of which is connected to and supported on each other.
이때 상기 상부가 연결된 복수개의 실린더형 노드들을 형성하기 위해, 반도체 기판 상에 제1 절연막을 형성하고 상기 제1 절연막에 상기 반도체 기판의 일부 영역을 노출시키는 복수개의 개구부를 형성한다. 상기 복수개의 개구부의 측면, 저면 및 상기 제1 절연막 상에 균일하게 도핑된 폴리실리콘막을 형성한다. 상기 개구부를 매립하도록 상기 도핑된 폴리실리콘막 상에 제2 절연막을 형성한다. 상기 복수개의 개구부 내부 및 개구부들 사이의 연결 부분에만 제2 절연막 및 도핑된 폴리실리콘막이 남아있도록 상기 제2 절연막 및 상기 도핑된 폴리실리콘막을 선택적으로 이방성 식각하여 제2 절연막 패턴 및 도핑된 폴리실리콘막 패턴을 형성한다. 상기 제2 절연막의 패턴을 제거하여 서로 연결된 복수개의 실린더형 노드를 형성한다.In this case, in order to form a plurality of cylindrical nodes to which the upper portion is connected, a first insulating layer is formed on the semiconductor substrate, and a plurality of openings are formed in the first insulating layer to expose a portion of the semiconductor substrate. A polysilicon layer uniformly doped is formed on side surfaces, bottom surfaces of the plurality of openings, and the first insulating layer. A second insulating film is formed on the doped polysilicon film to fill the opening. The second insulating layer and the doped polysilicon layer are selectively anisotropically etched so that the second insulating layer and the doped polysilicon layer remain only inside the plurality of openings and between the openings. Form a pattern. The plurality of cylindrical nodes connected to each other are formed by removing the pattern of the second insulating layer.
상기 이방성 식각은 상기 복수개의 개구부 및 개구부들 사이의 연결부분 이외의 영역에 덮인 상기 제2 절연막을 노출시키도록 형성된 그물망 구조의 포토마스크 패턴을 개재하여 수행한다.The anisotropic etching is performed through a photomask pattern having a mesh structure formed to expose the second insulating film covered in a region other than the connection portion between the plurality of openings and the openings.
상기 연결부위를 포함하여 복수개의 실린더형 노드들 표면에 유전막을 형성한다. 상기 연결부위를 포함하여 복수개의 실린더형 노드들을 매립하도록 제1 도전막을 형성하는 단계, 상기 제1 도전막 및 상기 연결부위를 차례로 식각하여 상기 복수개의 실린더형 노드들을 분리하는 단계, 상기 분리된 복수개의 실린더형 노드들 각각의 상부면을 덮도록 절연막 패턴을 형성하는 단계 및 상기 절연막 패턴을 포함한 상기 제1 도전막 상에 제2 도전막을 형성하는 단계를 포함한다.A dielectric layer is formed on the surfaces of the plurality of cylindrical nodes including the connection portion. Forming a first conductive layer to fill the plurality of cylindrical nodes including the connection portion, separating the plurality of cylindrical nodes by sequentially etching the first conductive layer and the connection portion, the separated plurality Forming an insulating film pattern to cover the top surface of each of the three cylindrical nodes, and forming a second conductive film on the first conductive film including the insulating film pattern.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
실시예Example
도 2a 내지 도 2j는 본 발명의 실시예에 따른 반도체 소자의 커패시터 형성방법을 나타낸 단면도이다.2A through 2J are cross-sectional views illustrating a capacitor forming method of a semiconductor device in accordance with an embodiment of the present invention.
도 2a를 참조하면, 통상의 셸로우 트렌치 분리(shallow trench isolation;STI) 공정으로 기판(200)에 트렌치(210)를 형성하여 기판(200)을 액티브(active) 영역과 필드(field) 영역으로 구분한다. 상기 액티브 영역 및 필드 영역으로 구분된 기판에 산화막을 형성한다. 상기 기판(200) 전면에 게이트 폴리실리콘을 증착하고 사진 식각 공정으로 상기 기판의 상부면이 노출되도록 상기 게이트 폴리실리콘 및 산화막을 선택적으로 식각하여 게이트 산화막(215) 및 게이트 전극(218)을 형성한다.Referring to FIG. 2A, a trench 210 is formed in the substrate 200 by a conventional shallow trench isolation (STI) process to turn the substrate 200 into an active region and a field region. Separate. An oxide film is formed on a substrate divided into the active region and the field region. A gate oxide layer 215 and a gate electrode 218 are formed by depositing gate polysilicon on the entire surface of the substrate 200 and selectively etching the gate polysilicon and the oxide layer to expose the upper surface of the substrate by a photolithography process. .
통상의 이온 주입 공정을 통해 상기 게이트 전극(218) 양측의 기판 표면에 소오스(source)/드레인(drain) 영역(220)을 형성한다. 상기 게이트 전극(218)을 포함하는 기판(200) 전면에 질화막을 증착하고 상기 질화막을 이방성 식각하여 상기 게이트 전극(218) 측벽에 스페이서(218a)를 형성한다. 상기 게이트 전극(218)이 형성된 기판 상에 제1 절연막(215)을 형성한다.A source / drain region 220 is formed on the surface of the substrate on both sides of the gate electrode 218 through a conventional ion implantation process. A nitride layer is deposited on the entire surface of the substrate 200 including the gate electrode 218 and anisotropically etched to form the spacer 218a on the sidewall of the gate electrode 218. The first insulating layer 215 is formed on the substrate on which the gate electrode 218 is formed.
통상의 사진 식각 공정을 통해 상기 제1 절연막의 일부 영역을 식각하여 제1 콘택홀(미도시)을 형성한다. 상기 제1 콘택홀을 매립하도록 상기 제1 절연막 상에 금속물을 도포하고, 통상의 화학 기계적 연마(chemical mechanical polishing; 이하, "CMP"라고 한다.) 공정으로 상기 제1 개구부 내에만 상기 금속물이 매립된 상태까지 평탄화하여, 상기 제1 절연막 상에 도포된 금속물을 모두 제거하여 제1 콘택 플러그(contact plug)(미도시)를 형성한다. 상기 제1 콘택 플러그가 형성된 기판(200) 상에 폴리실리콘과 텅스텐 실리사이드를 증착하여 비트라인(미도시)을 형성한다. 상기 비트라인이 형성된 기판(200) 상에 제2 절연막(230)을 증착한다.A portion of the first insulating layer is etched through a conventional photolithography process to form a first contact hole (not shown). A metal material is coated on the first insulating film to fill the first contact hole, and the metal material is formed only in the first opening by a general chemical mechanical polishing (hereinafter, referred to as "CMP") process. The planarized state is flattened to remove all metals applied on the first insulating film to form a first contact plug (not shown). Polysilicon and tungsten silicide are deposited on the substrate 200 on which the first contact plug is formed to form a bit line. The second insulating layer 230 is deposited on the substrate 200 on which the bit line is formed.
도 2b를 참조하면, 통상의 사진 식각 공정에 의해 상기 반도체 기판의 상부면이 드러날 때까지 소정 영역의 상기 제2 절연막(230) 및 제1 절연막(225)을 차례로 식각하여 제2 콘택홀을 형성한다. 상기 제2 콘택홀을 도전성 물질로 매립하여 상기 제2 절연막(230) 및 제1 절연막(225)에 제2 콘택 플러그(235)를 형성하고, 상기 제2 콘택 플러그(235)를 포함하여 상기 제2 절연막(230) 상에 PEOX와 같은 절연물질을 도포하여 제3 절연막(240)을 형성한다. Referring to FIG. 2B, a second contact hole is formed by sequentially etching the second insulating film 230 and the first insulating film 225 in a predetermined region until the upper surface of the semiconductor substrate is exposed by a conventional photolithography process. do. The second contact hole is filled with a conductive material to form a second contact plug 235 in the second insulating film 230 and the first insulating film 225, and includes the second contact plug 235. The third insulating layer 240 is formed by coating an insulating material such as PEOX on the second insulating layer 230.
도 2c를 참조하면, 상기 제3 절연막(240) 상에 반사 방지막(미도시) 및 포토레지스트(photoresist)(미도시)를 도포하고 상기 포토레지스트를 패터닝하여 마스크 패턴(mask pattern)을 형성한다. 상기 마스크 패턴을 식각 마스크로 사용하여 통상의 사진 식각 공정으로 상기 제3 절연막(240)의 소정 영역을 이방성 식각함으로서 상기 제2 콘택 플러그(235)의 상부면을 포함하여 상기 제2 절연막(230)의 상부면을 부분적으로 노출시키는 개구영역(245)을 형성한다.Referring to FIG. 2C, an anti-reflection film (not shown) and a photoresist (not shown) are coated on the third insulating layer 240, and the photoresist is patterned to form a mask pattern. The second insulating layer 230 including an upper surface of the second contact plug 235 by anisotropically etching a predetermined region of the third insulating layer 240 by using the mask pattern as an etching mask by an ordinary photolithography process. An opening region 245 is formed to partially expose the top surface of the substrate.
도 2d를 참조하면, 상기 개구영역(245)의 측면 및 저면을 포함하여 상기 제3 절연막(240) 전면에 걸쳐 균일하게 제1 도핑된 폴리실리콘막(250)을 형성한다. 상기 제1 도핑된 폴리실리콘막(250) 상에 HTUSG(High Temperature Undoped Silicate Glass)와 같은 산화물을 증착하여 상기 개구영역(245)을 매립하는 제1 산화막(255)을 형성한다. 상기 제1 산화막(255) 상에 포토레지스트를 도포하여 포토레지스트막(260)을 형성한다. 상기 포토레지스트막(260)을 통상의 사진 식각 공정에 의해 패터닝한다.Referring to FIG. 2D, a first doped polysilicon layer 250 is uniformly formed over the entire surface of the third insulating layer 240 including the side and bottom surfaces of the opening region 245. An oxide such as High Temperature Undoped Silicate Glass (HTUSG) is deposited on the first doped polysilicon layer 250 to form a first oxide layer 255 to fill the opening region 245. A photoresist 260 is formed by applying photoresist on the first oxide layer 255. The photoresist film 260 is patterned by a conventional photolithography process.
도 3a 및 3b는 본 발명의 실시예에 따른 커패시터를 제작하기 위해 사용한 포토레지스트패턴에 대한 평면도이다.3A and 3B are plan views of photoresist patterns used to fabricate a capacitor according to an embodiment of the present invention.
도 3a를 참조하면, 상기 포토레지스트막(260)을 패터닝함으로서 상기 제1 산화막(255) 상에는 포토레지스트 패턴(260a)이 형성된다. 상기 포토레지스트 패턴(260a)은 상기 개구영역(245)의 상부에 위치한 제1 산화막(255) 상에 상기 개구영역(245)과 동일한 영역을 덮도록 형성된다. 또한, 각각의 개구영역(245) 상에 덮인 포토레지스트 패턴은 서로 연결되도록 형성된다. 즉, 각각의 개구영역 및 상기 개구영역들을 서로 연결되어 포토레지스트 패턴이 그물 구조로 형성된다.Referring to FIG. 3A, a photoresist pattern 260a is formed on the first oxide layer 255 by patterning the photoresist layer 260. The photoresist pattern 260a is formed to cover the same region as the opening region 245 on the first oxide film 255 disposed above the opening region 245. In addition, the photoresist patterns covered on each opening region 245 are formed to be connected to each other. That is, each of the opening regions and the opening regions are connected to each other to form a photoresist pattern in a mesh structure.
도 3b를 참조하면, 상기 포토레지스트 패턴(260a)을 식각 마스크로 이용하여 상기 포토레지스트 패턴(260a)에 의해 노출된 상기 제1 산화막(255)을 이방성 식각한다. 상기 제1 산화막(255)을 식각하여 노출된 상기 제1 도핑된 폴리실리콘막(250)을 부분적으로 이방성 식각하여 하부전극 패턴을 형성하고 상기 제2 절연막(240)의 상부면을 부분적으로 노출시킨다.Referring to FIG. 3B, the first oxide layer 255 exposed by the photoresist pattern 260a is anisotropically etched using the photoresist pattern 260a as an etching mask. The first doped polysilicon layer 250 may be partially anisotropically etched by etching the first oxide layer 255 to form a lower electrode pattern and partially expose an upper surface of the second insulating layer 240. .
도 4는 본 발명의 실시예에 따른 커패시터 형성방법 중 하부전극 패턴 상부에 대한 사시도이다.4 is a perspective view of an upper portion of a lower electrode pattern in a method of forming a capacitor according to an embodiment of the present invention.
도 4 및 도 2e를 참조하면, 상기 포토레지스트 패턴(260a)을 제거하고 상기 제2 절연막(240) 및 제1 산화막(255)을 습식 식각으로 제거하여 하부전극 패턴(250a)을 노출시킨다. 상기 하부전극 패턴(250a)의 주위에 존재하던 제1 산화막이 제거됨으로서 상기 하부전극 패턴은 실린더형상의 몸체 및 상기 몸체의 상부가 서로 연결된 채 노출된다. 따라서, 하부전극 패턴이 높은 높이로 형성되어도 상기 실린더형상의 몸체 각각의 상부에 위치한 연결부에 의해 서로 지지되므로 각각의 하부전극 패턴의 몸체가 일정 간격을 유지할 수 있으므로 상기 하부전극 패턴이 기울거나 쓰러지는 것을 방지할 수 있다.4 and 2E, the photoresist pattern 260a is removed, and the second insulating layer 240 and the first oxide layer 255 are removed by wet etching to expose the lower electrode pattern 250a. As the first oxide layer around the lower electrode pattern 250a is removed, the lower electrode pattern is exposed while the cylindrical body and the upper part of the body are connected to each other. Therefore, even if the lower electrode pattern is formed at a high height, the lower electrode patterns are tilted or collapsed because the lower electrode patterns are supported by each other by the connecting portions positioned on the upper portions of the cylindrical bodies. You can prevent it.
도 2f를 참조하면, 상기 노출된 하부전극 패턴(250a)을 질화처리하고 산화시킴으로서 유전막(270)을 형성한다. 상기 유전막(270)은 노출된 하부전극 패턴(250a)의 표면 전체에 걸쳐 형성됨으로서 상기 하부전극 패턴(250a)을 이루고 있는 각각의 실린더형 몸체뿐만 아니라, 상기 실린더형 몸체 상부의 연결부분까지도 노출된 표면에는 모두 형성된다. Referring to FIG. 2F, a dielectric film 270 is formed by nitriding and oxidizing the exposed lower electrode pattern 250a. The dielectric layer 270 is formed over the entire surface of the exposed lower electrode pattern 250a so that not only each cylindrical body constituting the lower electrode pattern 250a but also a connection portion of the upper portion of the cylindrical body is exposed. All are formed on the surface.
도 2g를 참조하면, 상기 유전막(270)이 형성된 상기 제2 절연막(230) 상에 상부전극을 형성하기 위해 제2 도핑된 폴리실리콘막(275)을 형성한다. 상기 제2 도핑된 폴리실리콘막(275)은 상기 하부전극 패턴(250a)의 빈 공간을 모두 채울만큼 충분한 높이로 형성되어 상기 제2 도핑된 폴리실리콘막(275) 내에 상기 하부전극 패턴(250a)이 포함된다.Referring to FIG. 2G, a second doped polysilicon layer 275 is formed on the second insulating layer 230 on which the dielectric layer 270 is formed to form an upper electrode. The second doped polysilicon layer 275 is formed at a height sufficient to fill all the empty spaces of the lower electrode pattern 250a, so that the lower electrode pattern 250a is formed in the second doped polysilicon layer 275. This includes.
도 2h를 참조하면, 상기 제2 도핑된 폴리실리콘막(275) 상부면에서부터 에치백하여 상기 제2 도핑된 폴리실리콘막(275)을 일부 식각하고, 상기 제2 도핑된 폴리실리콘막(275)이 식각되어 노출된 유전막(270)으로 둘러싸인 하부전극 패턴(250a)의 연결부분을 식각한다. 따라서, 상기 하부전극 패턴의 연결부분이 제거되어 상기 하부전극 패턴이 서로 분리됨으로서 하부전극(250b)이 형성된다.Referring to FIG. 2H, the second doped polysilicon film 275 is partially etched by etching back from an upper surface of the second doped polysilicon film 275, and the second doped polysilicon film 275 is etched. The connection portion of the lower electrode pattern 250a surrounded by the etched and exposed dielectric layer 270 is etched. Accordingly, the lower electrode 250b is formed by removing the connection portion of the lower electrode pattern and separating the lower electrode pattern from each other.
그러나, 상기 하부전극이 형성됨으로서 상기 하부전극이 분리된 부분에는 유전막이 제거된다. 즉, 상기 하부전극의 측면에는 유전막이 형성되어 있으나, 상기 하부전극의 상면(A)에는 상기 하부전극을 이루고 있는 도핑된 폴리실리콘이 그대로 외부에 노출된다. 따라서, 후속에 상부전극 형성 공정을 계속 수행하여 상부전극을 완성하게 되면, 상기 노출된 하부전극과 접촉하여 쇼트가 발생함으로서 반도체 소자로서의 역할을 할 수 없다.However, since the lower electrode is formed, the dielectric film is removed at the portion where the lower electrode is separated. That is, although a dielectric film is formed on the side of the lower electrode, the doped polysilicon constituting the lower electrode is exposed to the outside on the top surface A of the lower electrode. Therefore, when the upper electrode is subsequently completed by completing the upper electrode forming process, a short is generated in contact with the exposed lower electrode, thereby preventing it from serving as a semiconductor device.
도 2i를 참조하면, 상기 하부전극(250b)이 노출된 도핑된 제2 도핑된 폴리실리콘막(275) 상에 제2 산화막(미도시)을 도포한다. 상기 제2 산화막을 통상의 사진 식각공정에 의해 패터닝하여 상기 외부로 노출된 유전막에 둘러싸인 하부전극의 상부면에 산화막 패턴(280)을 형성한다. 상기 산화막 패턴(280)은 상기 하부전극의 상부면을 포함하여 상기 하부전극을 둘러싸고 있는 상기 유전막까지의 영역과 같거나 더 넓은 영역에 걸쳐 형성된다.Referring to FIG. 2I, a second oxide layer (not shown) is coated on the doped second doped polysilicon layer 275 exposing the lower electrode 250b. The second oxide layer is patterned by a general photolithography process to form an oxide layer pattern 280 on an upper surface of a lower electrode surrounded by the exposed dielectric layer. The oxide layer pattern 280 is formed over a region equal to or wider than the region up to the dielectric layer including the upper surface of the lower electrode.
따라서, 후속에 상부전극을 완성하여도 상기 산화막 패턴에 의해 절연되어 불량이 발생하지 않는다.Therefore, even if the upper electrode is subsequently completed, it is insulated by the oxide film pattern so that a defect does not occur.
도 2j를 참조하면, 상기 산화막 패턴(280)을 포함하여 상기 제2 도핑된 폴리실리콘막 상에 상기 제2 도핑된 폴리실리콘막 동일한 물질로 제3 도핑된 폴리실리콘막(285)을 형성하여 상부전극을 완성한다.Referring to FIG. 2J, a third doped polysilicon layer 285 is formed on the second doped polysilicon layer including the oxide pattern 280 and the same material as the second doped polysilicon layer. Complete the electrode.
상술한 바와 같이 본 발명에 의하면, 하부전극을 형성하는 과정에서 하부전극의 상부를 주변에 위치한 하부전극과 각각 연결한 상태로 유전막까지 형성하고 상부전극 용 물질을 도포한 후, 하부전극의 노드를 분리한다.As described above, according to the present invention, in the process of forming the lower electrode, the upper portion of the lower electrode is connected to the lower electrode positioned around each of the dielectric films, and the upper electrode is coated with a material for the lower electrode. Separate.
이와 같이, 하부전극의 상부를 연결한 상태로 공정을 진행함으로써, 하부전극을 높게 형성하여도 쓰러지거나, 휘어지는 것을 방지할 수 있다. As described above, the process is performed while the upper part of the lower electrode is connected, so that the lower electrode can be prevented from falling or bending even when the lower electrode is formed high.
따라서, 커패시터의 용량을 충분히 확보할 수 있을 정도로 하부전극의 높이를 증가시킬 수 있으므로, 소자의 성능을 향상시킬 수 있다.Therefore, since the height of the lower electrode can be increased to sufficiently secure the capacitor capacity, the performance of the device can be improved.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. As described above, although described with reference to a preferred embodiment of the present invention, those skilled in the art will be variously modified without departing from the spirit and scope of the invention described in the claims below. And can be changed.
도 1a 내지 도 1e는 종래의 커패시터의 하부전극 형성방법을 나타낸 단면도이다.1A to 1E are cross-sectional views illustrating a method of forming a lower electrode of a conventional capacitor.
도 2a 내지 도 2j는 본 발명의 실시예에 따른 반도체 소자의 커패시터 형성방법을 나타낸 단면도이다.2A through 2J are cross-sectional views illustrating a capacitor forming method of a semiconductor device in accordance with an embodiment of the present invention.
도 3a 및 3b는 본 발명의 실시예에 따른 커패시터를 제작하기 위해 사용한 포토레지스트패턴에 대한 평면도이다.3A and 3B are plan views of photoresist patterns used to fabricate a capacitor according to an embodiment of the present invention.
도 4는 본 발명의 실시예에 따른 커패시터 형성방법 중 하부전극 패턴 상부에 대한 사시도이다.4 is a perspective view of an upper portion of a lower electrode pattern in a method of forming a capacitor according to an embodiment of the present invention.
Claims (4)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0076410A KR100527687B1 (en) | 2002-12-03 | 2002-12-03 | Method for forming capacitor of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0076410A KR100527687B1 (en) | 2002-12-03 | 2002-12-03 | Method for forming capacitor of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20040048541A KR20040048541A (en) | 2004-06-10 |
| KR100527687B1 true KR100527687B1 (en) | 2005-11-28 |
Family
ID=37343285
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2002-0076410A Expired - Fee Related KR100527687B1 (en) | 2002-12-03 | 2002-12-03 | Method for forming capacitor of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100527687B1 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100971429B1 (en) | 2007-05-10 | 2010-07-21 | 주식회사 하이닉스반도체 | Manufacturing Method of Capacitor for Skew Prevention |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010087943A (en) * | 2000-03-09 | 2001-09-26 | 윤종용 | Method of forming a capacitor |
| KR20020073942A (en) * | 2001-03-17 | 2002-09-28 | 삼성전자 주식회사 | Method for manufacturing semiconductor device |
| KR20040002010A (en) * | 2002-06-29 | 2004-01-07 | 주식회사 하이닉스반도체 | Method of forming a storage node in a capacitor |
| KR20040042930A (en) * | 2002-11-14 | 2004-05-22 | 삼성전자주식회사 | Semiconductor device having capacitors and method for forming the same |
-
2002
- 2002-12-03 KR KR10-2002-0076410A patent/KR100527687B1/en not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010087943A (en) * | 2000-03-09 | 2001-09-26 | 윤종용 | Method of forming a capacitor |
| KR20020073942A (en) * | 2001-03-17 | 2002-09-28 | 삼성전자 주식회사 | Method for manufacturing semiconductor device |
| KR20040002010A (en) * | 2002-06-29 | 2004-01-07 | 주식회사 하이닉스반도체 | Method of forming a storage node in a capacitor |
| KR20040042930A (en) * | 2002-11-14 | 2004-05-22 | 삼성전자주식회사 | Semiconductor device having capacitors and method for forming the same |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100971429B1 (en) | 2007-05-10 | 2010-07-21 | 주식회사 하이닉스반도체 | Manufacturing Method of Capacitor for Skew Prevention |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20040048541A (en) | 2004-06-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6991980B2 (en) | Methods of manufacturing multi-layer integrated circuit capacitor electrodes | |
| KR100343291B1 (en) | Method for forming a capacitor of a semiconductor device | |
| KR100292938B1 (en) | Highly integrated DRAM cell capacitors and their manufacturing method | |
| US6777305B2 (en) | Method for fabricating semiconductor device | |
| KR100382732B1 (en) | Method for fabricating cylinder-type capacitor of semiconductor device | |
| US5981334A (en) | Method of fabricating DRAM capacitor | |
| US6403431B1 (en) | Method of forming in an insulating layer a trench that exceeds the photolithographic resolution limits | |
| US6238968B1 (en) | Methods of forming integrated circuit capacitors having protected layers of HSG silicon therein | |
| JP2000022112A (en) | Capacitor and method of manufacturing the same | |
| US5759895A (en) | Method of fabricating a capacitor storage node having a rugged-fin surface | |
| US6924524B2 (en) | Integrated circuit memory devices | |
| US6432795B1 (en) | Method of fabricating a cylindrical capacitor storage node having HSG silicon on inner wall thereof in a semiconductor device | |
| KR100527687B1 (en) | Method for forming capacitor of semiconductor device | |
| KR100277907B1 (en) | Capacitor Formation Method of Semiconductor Device | |
| US6033966A (en) | Method for making an 8-shaped storage node DRAM cell | |
| KR20010016805A (en) | Fabrication Method of Double Cylinder Capacitor | |
| JPH11214645A (en) | Semiconductor memory device and method of manufacturing the same | |
| US6133085A (en) | Method for making a DRAM capacitor using a rotated photolithography mask | |
| KR0183883B1 (en) | Method of forming a contact of a semiconductor device | |
| KR100268940B1 (en) | Capacitor of semiconductor device and manufacturing method thereof | |
| KR19980014482A (en) | Method for manufacturing capacitor of semiconductor device | |
| KR100609558B1 (en) | Capacitor Manufacturing Method of Semiconductor Device | |
| KR20040013779A (en) | Storage node of capacitor and method of manufacturing the same | |
| KR20020044893A (en) | Method for fabricating capacitor | |
| KR20050073153A (en) | Method for forming a capacitor in a semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| PA0109 | Patent application |
St.27 status event code: A-0-1-A10-A12-nap-PA0109 |
|
| PA0201 | Request for examination |
St.27 status event code: A-1-2-D10-D11-exm-PA0201 |
|
| R18-X000 | Changes to party contact information recorded |
St.27 status event code: A-3-3-R10-R18-oth-X000 |
|
| R18-X000 | Changes to party contact information recorded |
St.27 status event code: A-3-3-R10-R18-oth-X000 |
|
| PG1501 | Laying open of application |
St.27 status event code: A-1-1-Q10-Q12-nap-PG1501 |
|
| D13-X000 | Search requested |
St.27 status event code: A-1-2-D10-D13-srh-X000 |
|
| D14-X000 | Search report completed |
St.27 status event code: A-1-2-D10-D14-srh-X000 |
|
| E902 | Notification of reason for refusal | ||
| PE0902 | Notice of grounds for rejection |
St.27 status event code: A-1-2-D10-D21-exm-PE0902 |
|
| E13-X000 | Pre-grant limitation requested |
St.27 status event code: A-2-3-E10-E13-lim-X000 |
|
| P11-X000 | Amendment of application requested |
St.27 status event code: A-2-2-P10-P11-nap-X000 |
|
| P13-X000 | Application amended |
St.27 status event code: A-2-2-P10-P13-nap-X000 |
|
| E902 | Notification of reason for refusal | ||
| PE0902 | Notice of grounds for rejection |
St.27 status event code: A-1-2-D10-D21-exm-PE0902 |
|
| P11-X000 | Amendment of application requested |
St.27 status event code: A-2-2-P10-P11-nap-X000 |
|
| P13-X000 | Application amended |
St.27 status event code: A-2-2-P10-P13-nap-X000 |
|
| PN2301 | Change of applicant |
St.27 status event code: A-3-3-R10-R13-asn-PN2301 St.27 status event code: A-3-3-R10-R11-asn-PN2301 |
|
| PN2301 | Change of applicant |
St.27 status event code: A-3-3-R10-R13-asn-PN2301 St.27 status event code: A-3-3-R10-R11-asn-PN2301 |
|
| PE0801 | Dismissal of amendment |
St.27 status event code: A-2-2-P10-P12-nap-PE0801 |
|
| E701 | Decision to grant or registration of patent right | ||
| PE0701 | Decision of registration |
St.27 status event code: A-1-2-D10-D22-exm-PE0701 |
|
| GRNT | Written decision to grant | ||
| PR0701 | Registration of establishment |
St.27 status event code: A-2-4-F10-F11-exm-PR0701 |
|
| PR1002 | Payment of registration fee |
St.27 status event code: A-2-2-U10-U11-oth-PR1002 Fee payment year number: 1 |
|
| PG1601 | Publication of registration |
St.27 status event code: A-4-4-Q10-Q13-nap-PG1601 |
|
| LAPS | Lapse due to unpaid annual fee | ||
| PC1903 | Unpaid annual fee |
St.27 status event code: A-4-4-U10-U13-oth-PC1903 Not in force date: 20081104 Payment event data comment text: Termination Category : DEFAULT_OF_REGISTRATION_FEE |
|
| PC1903 | Unpaid annual fee |
St.27 status event code: N-4-6-H10-H13-oth-PC1903 Ip right cessation event data comment text: Termination Category : DEFAULT_OF_REGISTRATION_FEE Not in force date: 20081104 |
|
| R18-X000 | Changes to party contact information recorded |
St.27 status event code: A-5-5-R10-R18-oth-X000 |
|
| P22-X000 | Classification modified |
St.27 status event code: A-4-4-P10-P22-nap-X000 |
|
| P22-X000 | Classification modified |
St.27 status event code: A-4-4-P10-P22-nap-X000 |
|
| P22-X000 | Classification modified |
St.27 status event code: A-4-4-P10-P22-nap-X000 |