KR100538487B1 - Majority voter of railway signaling control system - Google Patents
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Abstract
본 발명은 3중화구조(TMR: Triple Modular Redundancy) 철도신호 제어장치에 적용되고, 각 하드웨어 여분의 출력을 동기화시키는 철도신호 제어장치의 다수결 투표기를 제공하기 위한 것으로, 본 발명은 철도신호 제어장치의 다수결 투표기에 있어서, 소정의 주파수를 갖는 제1클럭과, 상기 제1클럭의 위상을 반전한 제2클럭을 발생하는 클럭 발생기; 상기 클럭 발생기의 제1클럭의 상승 에지 상태에서 복수의 입력 각각을 저장하는 복수의 마스터 플립플롭을 포함하는 입력 마스터 플립플롭부; 상기 클럭 발생기의 제2클럭의 상승 에지 상태에서 상기 입력 마스터 플립플롭부로부터 입력되는 복수의 입력 각각을 저장하는 복수의 슬레이브 플립플롭을 포함하는 입력 슬레이브 플립플롭부; 상기 입력 슬레이브 플립플롭부로부터의 복수의 데이터중 2개씩 조합하여 논리곱하는 복수의 앤드게이트를 포함하는 논리곱 연산부; 상기 논리곱 연산부의 복수의 출력을 논리합하는 논리합 연산부; 상기 논리합 연산부의 출력을 상기 제1클럭의 상승 에지에서 저장하는 출력 마스터 플립플롭부; 및 상기 출력 마스터 플립플롭부로부터의 출력을 상기 제2클럭의 상승 에지에서 저장하여 출력하는 출력 슬레이브 플립플롭부를 구비함을 특징으로 한다.The present invention is applied to a triple modular redundancy (TMR) railway signal control device, to provide a majority vote voting machine of the railway signal control device for synchronizing the redundant output of each hardware, the present invention provides a A majority vote voting machine comprising: a clock generator for generating a first clock having a predetermined frequency and a second clock inverting a phase of the first clock; An input master flip-flop portion including a plurality of master flip-flops for storing each of the plurality of inputs in the rising edge state of the first clock of the clock generator; An input slave flip-flop unit including a plurality of slave flip-flops for storing each of a plurality of inputs input from the input master flip-flop unit in the rising edge state of the second clock of the clock generator; A logical AND operation unit including a plurality of AND gates which combine and logically multiply two of the plurality of data from the input slave flip-flop unit; An OR operation unit for ORing the plurality of outputs of the AND product; An output master flip-flop unit which stores the output of the OR operation unit on the rising edge of the first clock; And an output slave flip-flop that stores and outputs the output from the output master flip-flop at the rising edge of the second clock.
Description
본 발명은 철도신호 제어장치의 다수결 투표기에 관한 것으로, 특히 3중화구조(TMR: Triple Modular Redundancy) 철도신호 제어장치에 적용되고, 각 하드웨어 여분의 출력을 동기화시킴으로써, 다중계 모듈(하드웨어 여분)의 소자특성에 의해 시간지연이 발생하더라도, 시간지연에 의한 오동작을 방지할 수 있고, 이에 따라 신뢰도를 향상시킬 수 있으며, 또한 안전한 다수결보팅을 수행할 수 있는 철도신호 제어장치의 다수결 투표기에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a majority vote voting machine of a railway signal controller, and is particularly applicable to a triple modular redundancy (TMR) railway signal controller, and by synchronizing the output of each hardware, Even if a time delay occurs due to device characteristics, it is possible to prevent malfunction due to time delay, thereby improving reliability, and also to a majority vote voting machine of a railway signal control device capable of performing safe majority vote.
일반적으로, 다수결투표기를 사용하는 3중화 시스템은 다수결 투표에 대한 결과를 출력하는 시스템으로, 이 시스템에서는 단일모듈에서 결함이 발생하여도 시스템이 결함에 의한 오동작을 방지 할 수 있도록 홀수개의 여분을 사용한다.In general, the triple system using the majority voting system outputs the result of the majority voting system. In this system, even if a defect occurs in a single module, the system uses an odd number of spares to prevent the malfunction due to the defect. do.
도 1은 종래 다수결투표기를 사용하는 3중화 시스템의 구성도이다.1 is a block diagram of a triple system using a conventional majority vote.
도 1을 참조하면, 각 투표를 입력하기 위한 복수의 모듈(11,12,13)과, 상기 복수의 모듈(11,12,13)로부터의 투표신호를 입력받아 다수결 투표에 해당되는 결과를 출력하는 다수결 투표기(15)를 포함한다.Referring to FIG. 1, a plurality of modules 11, 12, and 13 for inputting each ballot and a plurality of modules 11, 12, and 13 receive voting signals and output a result corresponding to a majority vote. The majority vote includes a voter (15).
이러한 3중화 시스템에서는, 동일한 성능의 모듈을 홀수개로 구성하여 공통의 입력에 대한 동일한 연산을 병렬로 수행하는데, 각 모듈에서 수행된 연산결과는 다수결 투표기의 내부로 입력되고, 이 입력값들의 다수결에 따라 출력이 결정된다. 상기 다수결 투표기에 대한 구체적인 구성은 도 2에 도시된 바와 같다.In such a triple system, an odd number of modules having the same performance are configured to perform the same operation on a common input in parallel, and the calculation result performed in each module is input into the majority voter, and The output is determined accordingly. A detailed configuration of the majority vote is as shown in FIG.
도 2는 종래 다수결 투표기의 논리회로 구성이다.2 is a logic circuit configuration of a conventional majority voter.
도 2를 참조하면, 종래의 다수결 투표기는 복수개의 입력(입력 A, B, C)중 2개씩 조합에 의한 입력을 논리곱하는 복수의 앤드케이트(21,22,23)와, 상기 앤드게이트(21,22,23)로부터의 출력을 논리합하는 오아게이트(25)로 이루어져 있다.Referring to FIG. 2, a conventional majority voter includes a plurality of questionnaires 21, 22, and 23 which logically multiply an input by a combination of two of a plurality of inputs (inputs A, B, and C), and the AND gate 21. And an orifice 25 for ORing the outputs from 22 and 23.
이러한 종래의 3중화시스템은 각 모듈의 성능이 이론적으로 완벽하게 일치하야야 하지만, 실제 다수결투표기로 입력되는 각각의 모듈출력은 모듈내부의 구성에 따라 약간의 시간차이를 가질 수 있고, 3중으로 구성된 각각의 모듈내부가 단순한 로직으로만 구성되어도, 평균적인 TTL소자의 출력응답속도인 15ns가 동일한 제조사의 부품을 사용하여도 ±10%이상의 차이를 가질 수 있으므로, 입력에서 출력까지의 로직 연결이 직렬인 모듈에서 발생하는 시간지연의 오차는 매우 커질 수 있다.In the conventional triple system, the performance of each module should be perfectly matched theoretically, but the actual output of each module inputted by the majority voting voter may have a slight time difference depending on the internal configuration of the module. Even though each module is composed of only simple logic, the logic response from input to output is in series because the average response time of 15ns of TTL element can be more than ± 10% even if using the same manufacturer's parts. The error of time delay occurring in the in-module can be very large.
또한, 마이크로프로세서 내부연산에 의한 다중출력이므로, 프로세서 내부의 연산에 사용되는 메모리 소자의 물리적 특성에 의한 시간지연이 누적되어, 투표기에 입력되는 신호들은 시간차이를 가질 수밖에 없다.In addition, since the multi-output by the microprocessor internal operation, the time delay due to the physical characteristics of the memory device used for the operation inside the processor is accumulated, the signals input to the voter is bound to have a time difference.
따라서, 이와 같은 신호들이 투표기에 입력되면, 시간차에 의해 순간적인 결함이 지속적으로 발생하여 올바른 다수결 보팅의 신뢰도를 저하시키는 원인이 되는 문제점이 있다.Therefore, when such signals are input to the voting machine, there is a problem in that instantaneous defects are continuously generated due to time difference, which lowers the reliability of the correct majority voting.
전술한 바와 같이, 마이크로 프로세서 기술을 기반으로 한 다중계시스템에서 높은 신뢰도를 갖는 다수결 투표를 위해서는, 하드웨어 로직으로 다수결 투표기를 구성하는데, 이때, 동일한 사양의 소자로 구성된 마이크로프로세서도 소자의 특성에 따라 미세한 시간지연을 가지며, 또한 연산과정의 반복수행에 의해 시간지연이 누적되어 하드웨어적으로 구성되어 동기화된 입력신호를 기대하는 다수결 투표기의 오동작을 일으키는 문제점이 있다.As described above, in the multi-system voting system based on microprocessor technology, a majority voting ballot is composed of hardware logic for voting with high reliability. In this case, a microprocessor composed of devices having the same specification also depends on the characteristics of the device. There is a problem in that there is a fine time delay and a malfunction of the majority vote voting machine that expects a synchronized input signal due to the time delay accumulated by the repetitive execution of the calculation process and configured in hardware.
본 발명은 상기한 문제점을 해결하기 위해 제안된 것으로, 그 목적은 3중화구조(TMR: Triple Modular Redundancy) 철도신호 제어장치에 적용되고, 각 하드웨어 여분의 출력을 동기화시킴으로써, 다중계 모듈(하드웨어 여분)의 소자특성에 의해 시간지연이 발생하더라도, 시간지연에 의한 오동작을 방지할 수 있고, 이에 따라 신뢰도를 향상시킬 수 있으며, 또한 안전한 다수결보팅을 수행할 수 있는 철도신호 제어장치의 다수결 투표기를 제공하는데 있다. The present invention has been proposed to solve the above problems, the object of which is applied to the Triple Modular Redundancy (TMR) railway signal control device, by synchronizing the output of each hardware, the multi-system module (hardware redundant Even if a time delay occurs due to the characteristics of the device, it is possible to prevent malfunction due to the time delay, thereby improving reliability, and providing a majority vote voting machine of the railway signal control device that can perform safe majority vote voting. It is.
상기한 본 발명의 목적을 달성하기 위해서, 본 발명의 철도신호 제어장치의 다수결 투표기는, 소정의 주파수를 갖는 제1클럭과, 상기 제1클럭의 위상을 반전한 제2클럭을 발생하는 클럭 발생기;In order to achieve the above object of the present invention, the majority vote voter of the railway signal control apparatus of the present invention, a clock generator for generating a first clock having a predetermined frequency and a second clock inverted the phase of the first clock ;
상기 클럭 발생기의 제1클럭의 상승 에지 상태에서 복수의 입력 각각을 저장하는 복수의 마스터 플립플롭을 포함하는 입력 마스터 플립플롭부;An input master flip-flop portion including a plurality of master flip-flops for storing each of the plurality of inputs in the rising edge state of the first clock of the clock generator;
상기 클럭 발생기의 제2클럭의 상승 에지 상태에서 상기 입력 마스터 플립플롭부로부터 입력되는 복수의 입력 각각을 저장하는 복수의 슬레이브 플립플롭을 포함하는 입력 슬레이브 플립플롭부;An input slave flip-flop unit including a plurality of slave flip-flops for storing each of a plurality of inputs input from the input master flip-flop unit in the rising edge state of the second clock of the clock generator;
상기 입력 마스터 플립플롭부로부터의 복수의 데이터중 2개씩 조합하여 논리곱하는 복수의 앤드게이트를 포함하는 논리곱 연산부;An AND operation unit including a plurality of AND gates which combine and logically multiply two of the plurality of data from the input master flip-flop unit;
상기 논리곱 연산부의 복수의 출력을 논리합하는 논리합 연산부;An OR operation unit for ORing the plurality of outputs of the AND product;
상기 논리합 연산부의 출력을 상기 제1클럭의 상승 에지에서 저장하는 출력 마스터 플립플롭부; 및An output master flip-flop unit which stores the output of the OR operation unit on the rising edge of the first clock; And
상기 출력 마스터 플립플롭부로부터의 출력을 상기 제2클럭의 상승 에지에서 저장하여 출력하는 출력 슬레이브 플립플롭부를 구비함을 특징으로 한다.And an output slave flip-flop that stores and outputs the output from the output master flip-flop at the rising edge of the second clock.
이하, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다.Hereinafter, with reference to the accompanying drawings, preferred embodiments of the present invention will be described in detail.
본 발명은 공통의 클럭신호를 사용하여 시간차를 두고 입력되는 신호를 동기화시켜, 물리적인 다수결 보팅을 안정적으로 수행할 수 있도록 하는데, 이를 수행하기 위한 본 발명의 구성은 다음과 같다.The present invention uses a common clock signal to synchronize the input signal with a time difference, so that the physical majority voting can be performed stably. The configuration of the present invention for performing this is as follows.
도 3은 본 발명에 따른 철도신호 제어장치의 다수결 투표기의 구성도이다.Figure 3 is a block diagram of a majority vote voter of the railway signal control apparatus according to the present invention.
도 3을 참조하면, 본 발명에 따른 철도신호 제어장치의 다수결 투표기는 소정의 주파수를 갖는 제1클럭(CLK1)과, 상기 제1클럭(CLK1)의 위상을 반전한 제2클럭 (CLK2)을 발생하는 클럭 발생기(31)와, 상기 클럭 발생기(31)의 제1클럭(CLK1)의 상승 에지 상태에서 복수의 입력 각각을 저장하는 복수의 마스터 플립플롭을 포함하는 입력 마스터 플립플롭부(32)와, 상기 클럭 발생기(31)의 제2클럭(CLK2)의 상승 에지 상태에서 상기 입력 마스터 플립플롭부(32)로부터 입력되는 복수의 입력 각각을 저장하는 복수의 슬레이브 플립플롭을 포함하는 입력 슬레이브 플립플롭부(33)와, 상기 입력 슬레이브 플립플롭부(33)로부터의 복수의 데이터중 2개씩 조합하여 논리곱하는 복수의 앤드게이트를 포함하는 논리곱 연산부(34)와, 상기 논리곱 연산부(34)의 복수의 출력을 논리합하는 논리합 연산부(35)와, 상기 논리합 연산부 (35)의 출력을 상기 제1클럭(CLK1)의 상승 에지에서 저장하는 출력 마스터 플립플롭부(36)와, 상기 출력 마스터 플립플롭부(36)로부터의 출력을 상기 제2클럭(CLK2)의 상승 에지에서 저장하여 출력하는 출력 슬레이브 플립플롭부(37)를 포함한다.Referring to FIG. 3, the majority vote voting apparatus of the railway signal control apparatus according to the present invention has a first clock CLK 1 having a predetermined frequency and a second clock CLK inverting the phase of the first clock CLK 1 . 2 ) an input master flip-flop including a clock generator 31 for generating 2 ) and a plurality of master flip-flops for storing each of a plurality of inputs in the rising edge state of the first clock CLK 1 of the clock generator 31; And a plurality of slave flip-flops for storing each of a plurality of inputs input from the input master flip-flop unit 32 in the rising edge state of the second clock signal CLK 2 of the clock generator 31. A logical AND operation unit 34 including an input slave flip-flop unit 33, a plurality of AND gates which are combined by two of a plurality of pieces of data from the input slave flip-flop unit 33, and the AND gate; Logic a plurality of outputs of the product operator 34 An OR-computing unit 35 to sum, an output master flip-flop unit 36 that stores the output of the OR-unit 35 at the rising edge of the first clock CLK 1 , and the output master flip-flop unit 36. And an output slave flip-flop unit 37 for storing and outputting the output from the rising edge of the second clock CLK 2 .
상기 입력 마스터 플립플롭부(32)는 상기 클럭 발생기(31)의 제1클럭(CLK1)의 상승 에지 상태에서, 복수의 입력 각각을 1비트 상태로 저장하는 마스터 플립플롭을 복수개 포함하고, 상기 복수의 마스터 플립플롭은 홀수개로 이루어진다.The input master flip-flop unit 32 includes a plurality of master flip-flops for storing each of the plurality of inputs in a 1-bit state in the rising edge state of the first clock CLK 1 of the clock generator 31. The plurality of master flip-flops consists of an odd number.
상기 입력 슬레이브 플립플롭부(33)는 상기 클럭 발생기(31)의 제2클럭 (CLK2)의 상승 에지 상태에서, 상기 입력 마스터 플립플롭부(32)의 각 마스터 플립플롭의 출력을, 1비트상태로 저장하는 슬레이브 플립플롭을 복수개 포함하고, 상기 복수의 슬레이브 플립플롭은 상기 복수의 마스터 플립플롭의 개수에 해당되는 홀수개로 이루어진다.The input slave flip-flop unit 33 outputs the output of each master flip-flop of the input master flip-flop unit 32 in a rising edge state of the second clock CLK 2 of the clock generator 31. A plurality of slave flip-flops are stored in a state, and the plurality of slave flip-flops are an odd number corresponding to the number of the master flip-flops.
상기 논리곱 연산부(34)는 상기 입력 마스터 플립플롭부(32)의 복수의 데이터중 중복되지 않는 2개의 데이터를 조합하여 논리곱하는 앤드게이트를 상기 복수의 슬레이브 플립플롭의 개수에 해당되는 홀수개로 이루어진다.The AND product 34 comprises an odd number of AND gates that combine and multiply two non-overlapping data among a plurality of data of the input master flip-flop unit 32 corresponding to the number of slave flip-flops. .
도 4는 본 발명에 따른 다수결투표기의 입출력 타이밍도이다.4 is an input / output timing diagram of the majority vote system according to the present invention.
도 4에서, CLK1은 제1클럭으로 소정의 클럭 주파수를 갖는 신호이고, CLK2는 상기 제1클럭의 주파수와 동일하고 위상이 반전된 클럭이며, 그리고 입력 A, B 및 C는 투표에 의해 입력되는 신호이다.In Fig. 4, CLK 1 is a signal having a predetermined clock frequency as the first clock, CLK 2 is a clock having a phase inverted in phase with the frequency of the first clock, and inputs A, B and C are selected by voting. This is an input signal.
이하, 본 발명의 작용 및 효과를 첨부한 도면에 의거하여 상세히 설명한다.Hereinafter, the operation and effects of the present invention will be described in detail with reference to the accompanying drawings.
통상 전자소자로 구성되는 마이크로프로세서를 사용한 내장형 제어기는 구성 요소의 물리적인 고장이나 외부 노이즈에 의해 간헐결함, 영구결함, 순간결함이 발생할 수 있는데, 앞서 거론한 디바이스의 시간지연 외에도 영구결함을 제외한 간헐결함이나 순간적인 결함에 의해 데이터 오염이 매우 짧은 시간에 순간적으로 발생하므로, 다수결 투표기를 사용한 결함의 억제가 사용되고 있다.An embedded controller using a microprocessor, which is usually composed of electronic devices, may cause intermittent faults, permanent faults, or instantaneous faults due to physical failures or external noises of components. Since data corruption occurs instantaneously in a very short time due to defects or instantaneous defects, suppression of defects using majority voters is used.
또한, 3중화 시스템처럼 단일 결함이 발생해도 결함이 발생하지 않은 다수의 시스템 데이터를 사용하는 시스템은 입력되는 데이터를 다수결에 의해 보팅하여 완전한 데이터를 출력하지만, 결함이 발생한 모듈의 교환을 위해 결함발생을 외부로 알리는 기능을 포함한다. 이 기능은 단일 모듈에 발생된 결함이 유지보수에 의해 물리적으로 복구될 때까지 시스템이 이중계로 구성되어, 가용도가 떨어지는 현상을 최소화하기 위해 사용된다.In addition, a system using multiple system data that does not cause a defect even when a single fault occurs, such as a triple system, votes the input data by a majority vote and outputs complete data, but a defect occurs to replace a faulty module. It includes a function for notifying outside. This feature is used to minimize system availability by minimizing the availability of the system until faults in a single module are physically repaired by maintenance.
이러한 기능에 의해 간헐결함이나 순간결함과 같이 정상상태와 결함발생상태를 짧은 순간에 출력하고 정상으로 복귀하는 결함이 발생하면 시스템은 유지보수를 위한 결함검출 신호를 계속 점멸하게 되어, 시스템 운영에 큰 어려움을 준다.By this function, if a fault that outputs the normal state and the fault occurrence state in a short instant such as intermittent fault or momentary fault and returns to normal occurs, the system keeps blinking the fault detection signal for maintenance. Give difficulties.
도 3을 참조하면, 본 발명의 철도신호 제어장치의 다수결 투표기의 클럭 발생기(31)에서는 도 4에 도시한 바와 같은 소정의 주파수를 갖는 제1클럭(CLK1)을 발생하고, 또한, 상기 제1클럭(CLK1)의 위상을 반전한 제2클럭(CLK2)을 발생한다.Referring to FIG. 3, the clock generator 31 of the majority vote voting machine of the railway signal control apparatus of the present invention generates the first clock CLK 1 having a predetermined frequency as shown in FIG. The second clock CLK 2 having the inverted phase of one clock CLK 1 is generated.
그리고, 본 발명의 입력 마스터 플립플롭부(32)는 상기 클럭 발생기(31)의 제1클럭(CLK1)의 상승 에지 상태에서 복수의 입력 각각을 저장한다.The input master flip-flop unit 32 of the present invention stores each of the plurality of inputs in the rising edge state of the first clock CLK 1 of the clock generator 31.
여기서, 대부분의 경우 보팅의 가장 중요한 요인은 시간으로, 만약 각각의 입력이 약간의 시간차를 두고 투표기에 입력되면, 출력단은 순간적으로 잘못된 값을 출력할 수 있다. 대부분의 응용분야에서 이러한 순간적인 오출력은 시스템에 악영향을 미친다. 이러한 타이밍 문제를 해결하기 위해 투표기의 입력에 플립플롭 (Flip-Flop)을 사용하여, 투표연산을 동기화 시켜준다.Here, in most cases, the most important factor of voting is time, and if each input is input to the ballot with a slight time difference, the output stage may instantly output an incorrect value. In most applications, this momentary misoutput adversely affects the system. To solve this timing problem, flip-flops are used at the input of the voting machine to synchronize the voting operations.
도 3을 참조하여 예로 들면, 1bit 투표기의 입력을 위해 마스터-슬레이브 플립플롭 (Master-Slave Flip-Flop)을 사용하고, 이 사용된 마스터-슬레이브 플립플롭(Master-Slave Flip-Flop)은 일반적으로 디지털 시스템에서 널리 사용되는 방법이다.Referring to FIG. 3, for example, a master-slave flip-flop is used for input of a 1-bit voting machine, and the used master-slave flip-flop is generally used. It is a widely used method in digital systems.
또한, 도 3에서, 입력 마스터 플립플롭부(32)의 각 D 플립플롭(D Flip-Flop)은 포지티브-에지 트리거(Positive-Edge Trigger)로 수행되며, 다시 말하면 D 플립플롭(D Flip-Flop)은 클럭입력이 "0"에서 "1"로 변화할 때에 D 입력을 저장한다.3, each D flip-flop of the input master flip-flop unit 32 is performed with a positive-edge trigger, that is, a D flip-flop. ) Stores the D input when the clock input changes from "0" to "1".
도 4를 참조하면, 마스터-슬레이브 플립플롭(Master-Slave Flip-Flop)을 제어하는 2개의 제1, 제2클럭을 보이고 있는데, 본 발명의 투표기로의 입력은 마스터 플립플롭(Master Flip-Flop)이 제1클럭(CLK1)의 상승 에지 상태에 입력된 값을 저장한다.Referring to FIG. 4, two first and second clocks controlling a master-slave flip-flop are shown. The input to the voter of the present invention is a master flip-flop. ) Stores a value input to the rising edge state of the first clock CLK 1 .
그 다음, 본 발명의 입력 슬레이브 플립플롭부(33)는 상기 클럭 발생기(31)의 제2클럭(CLK2)의 상승 에지 상태에서 상기 입력 마스터 플립플롭부(32)로부터 입력되는 복수의 입력 각각을 저장하는데, 즉 상기 제2클럭(CLK2)의 상승 에지에서 슬레이브 플립플롭(Slave Flip-Flop)에 저장된 데이터를 이후의 논리 회로에 입력하여 보팅을 수행한다.Then, the input slave flip-flop unit 33 of the present invention is each of a plurality of inputs input from the input master flip-flop unit 32 in the rising edge state of the second clock CLK 2 of the clock generator 31. In other words, the data stored in the slave flip-flop on the rising edge of the second clock CLK2 is inputted into a subsequent logic circuit to perform voting.
그 다음, 본 발명의 논리곱 연산부(34)는 상기 입력 마스터 플립플롭부(32)로부터의 복수의 데이터중 2개씩 조합하여 논리곱하고, 이후, 본 발명의 논리합 연산부(35)는 상기 논리곱 연산부(34)의 복수의 출력을 논리합하는데, 여기서, 상기 논리곱 연산부(34)의 입력을 입력 A, B 및 C라고 하고, 상기 논리합 연산부(35)의 출력을 "Z"라고 하면, 이 진리표는 하기 표 1과 같다.Then, the logical AND operation unit 34 of the present invention performs an AND operation by combining two of the plurality of data from the input master flip-flop unit 32, and then, the OR operation unit 35 of the present invention is the OR product operation unit. A plurality of outputs of (34) are ORed, where the inputs of the AND product 34 are inputs A, B and C, and the output of the OR operation 35 is "Z". It is shown in Table 1 below.
상기 표1에서 보인 바와같이, 상기 논리곱 연산부(34) 및 논리합 연산부(35)에 의하면, 총 3개의 입력중 "0"의 수가 2개이상, 즉 다수이면 출력도 "0"이 되고, 입력중 "1"의 수가 2개이상으로 다수이면 출력도 "1"이 된다.As shown in Table 1, according to the AND product 34 and the OR operation 35, if the number of "0" s out of three inputs is two or more, that is, many, the output becomes "0". If the number of "1" is two or more, the output also becomes "1".
그 다음, 본 발명의 출력 마스터 플립플롭부(36)는 상기 논리합 연산부(35)의 출력을 상기 제1클럭(CLK1)의 상승 에지에서 저장하는데, 즉 상기 논리 연산부의 출력은 다시 출력 마스터 플립플롭(Master Flip-Flop)으로 입력되어 제1클럭(CLK1)의 상승 에지에 저장되어 출력된다.Then, the output master flip-flop unit 36 of the present invention stores the output of the OR operation 35 at the rising edge of the first clock CLK 1 , that is, the output of the logical operation unit is again output master flip. Input to the flop (Master Flip-Flop) is stored on the rising edge of the first clock (CLK 1 ) and output.
그 다음, 본 발명의 출력 슬레이브 플립플롭부(37)는 상기 출력 마스터 플립플롭부(36)로부터의 출력을 상기 제2클럭(CLK2)의 상승 에지에서 저장하여 출력하는데, 즉 상기 출력 마스터 플립플롭부(36)에서 출력된 값은 출력 슬레이브 플립플롭 (Slave Flip-Flop)으로 입력되어 제2클럭(CLK2)이 상승 에지일 때 최종 보팅출력 (Sout)으로 출력된다.Then, the output slave flip-flop unit 37 of the present invention stores and outputs the output from the output master flip-flop unit 36 at the rising edge of the second clock CLK 2 , that is, the output master flip. The value output from the flop unit 36 is input to the output slave flip-flop and output as the final voting output Sout when the second clock CLK 2 is the rising edge.
한편, 도 4에서는, 투표시간동안 출력이 지연된후에 입력 A, B 및 C에 대한 다수결 투표결과를 보이고 있다.On the other hand, Figure 4 shows the majority vote results for the inputs A, B and C after the output is delayed during the voting time.
이와 같은 본 발명의 철도신호 제어장치의 다수결 투표기는 디지털 데이터에 대한 하드웨어 투표기로서, 이는 단순하고 설계가 용이한데, 예를 들어 도 3의 논리 연산회로에서, 출력(Sout)은 입력을 다수결로 평가하여 "1" 입력이 다수이면 출력 "1"을 발생하고, "0" 입력이 다수이면 출력 "0"을 발생한다. 이러한 방식으로 8-bit 또는 16-bit 투표기를 도 3을 여러 번 복사하여 구현할 수 있다.The majority vote voting machine of the railway signal control device of the present invention is a hardware voting machine for digital data, which is simple and easy to design. For example, in the logic operation circuit of FIG. 3, the output Sout evaluates the input by majority voting. To generate an output " 1 " if there are a large number of " 1 " inputs, and to generate an output " 0 " In this way an 8-bit or 16-bit voting machine can be implemented by copying FIG. 3 several times.
이와 같이, 도 3과 같이 구성한 1비트 투표기회로를 병렬로 구성하는 경우에는, 간단히 8비트, 16비트 및 32비트와 같은 n-비트 투표기를 구현할 수 있으며, 본 발명에서 구현되는 다수결 투표기에 대한 회로는 하드웨어적으로 동기화된 수동하드웨어 여분으로 구성되는 시스템에서 시스템의 신뢰도를 극대화 시킬 수 있는 다수결 투표기의 설계가 가능하다.As such, when the 1-bit voting circuit configured as shown in FIG. 3 is configured in parallel, an n-bit voting machine such as 8-bit, 16-bit, and 32-bit can be simply implemented. The circuit allows the design of a majority voting machine to maximize system reliability in systems consisting of passive hardware hardware synchronized.
전술한 바와 같은 본 발명의 디지털 다수결 투표기는, 3중계로 구성된 컴퓨터를 사용하여 각각의 출력을 다수결에 의해 출력하는 방식으로서, 컴퓨터에서 발생하는 결함을 은폐(Masking)하여 신뢰도가 높은 최종출력을 발생할 수 있는 구조에서, 각 컴퓨터를 구성하는 동일한 소자의 미세한 시간지연의 누적에 의해 발생하는 오차에 따라 다수결 투표기의 잘못된 판단을 방지하기 위해 출력신호를 일정시간(입력 클럭에 의해 조정가능)간격으로 동기화시켜 다수결 투표기의 정확한 동작을 바탕으로 한 높은 신뢰도를 요구하는 철도신호제어에 적용된다.As described above, the digital majority vote voter of the present invention is a method of outputting each output by a majority vote using a computer configured with three relays, which masks defects occurring in the computer and generates a reliable final output. In this structure, the output signal is synchronized at a fixed time interval (adjustable by the input clock) to prevent a false decision of the majority voting machine according to an error caused by the accumulation of minute time delays of the same elements constituting each computer. It is applied to railway signal control requiring high reliability based on the correct operation of majority vote.
상술한 바와 같은 본 발명에 따르면, 철도신호 제어장치의 다수결 투표기에서, 3중화구조(TMR: Triple Modular Redundancy) 철도신호 제어장치에 적용되고, 각 하드웨어 여분의 출력을 동기화시킴으로써, 다중계 모듈(하드웨어 여분)의 소자특성에 의해 시간지연이 발생하더라도, 시간지연에 의한 오동작을 방지할 수 있고, 이에 따라 신뢰도를 향상시킬 수 있으며, 또한 안전한 다수결보팅을 수행할 수 있는 효과가 있다. According to the present invention as described above, in the majority vote voting machine of the railway signal control device, it is applied to the Triple Modular Redundancy (TMR) railway signal control device, by synchronizing the output of each hardware, the multi-system module (hardware) Even if time delay occurs due to the extra device characteristics, malfunction due to time delay can be prevented, thereby improving reliability, and safe majority vote voting can be performed.
이상의 설명은 본 발명의 구체적인 실시예에 대한 설명에 불과하고, 본 발명은 이러한 구체적인 실시예에 한정되지 않으며, 또한, 본 발명에 대한 상술한 구체적인 실시예로부터 그 구성의 다양한 변경 및 개조가 가능하다는 것을 본 발명이 속하는 기술분야의 통상의 지식을 가진 자는 쉽게 알 수 있다.The above description is merely a description of specific embodiments of the present invention, and the present invention is not limited to these specific embodiments, and various changes and modifications of the configuration are possible from the above-described specific embodiments of the present invention. It will be apparent to those skilled in the art to which the present invention pertains.
도 1은 종래 다수결투표기를 사용하는 3중화 시스템의 구성도이다.1 is a block diagram of a triple system using a conventional majority vote.
도 2는 종래 다수결투표기의 논리회로 구성이다.2 is a logic circuit configuration of a conventional majority voter.
도 3은 본 발명에 따른 철도신호 제어장치의 다수결 투표기의 구성도이다.Figure 3 is a block diagram of a majority vote voter of the railway signal control apparatus according to the present invention.
도 4는 본 발명에 따른 다수결투표기의 입출력 타이밍도이다.4 is an input / output timing diagram of the majority vote system according to the present invention.
< 도면의 주요부분에 대한 부호의 설명 ><Description of Symbols for Major Parts of Drawings>
31 : 클럭 발생기 32 : 입력 마스터 플립플롭부31: clock generator 32: input master flip-flop unit
33 : 입력 슬레이브 플립플롭부 34 : 논리곱 연산부33: input slave flip-flop unit 34: logical product operation unit
35 : 논리합 연산부 36 : 출력 마스터 플립플롭부35: logical sum operation unit 36: output master flip-flop unit
37 : 출력 슬레이브 플립플롭부37: output slave flip-flop
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