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KR100545707B1 - Method of manufacturing a semiconductor device having a floating gate in the boundary region of transistors - Google Patents

Method of manufacturing a semiconductor device having a floating gate in the boundary region of transistors Download PDF

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KR100545707B1
KR100545707B1 KR1020040029229A KR20040029229A KR100545707B1 KR 100545707 B1 KR100545707 B1 KR 100545707B1 KR 1020040029229 A KR1020040029229 A KR 1020040029229A KR 20040029229 A KR20040029229 A KR 20040029229A KR 100545707 B1 KR100545707 B1 KR 100545707B1
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region
pattern
forming
floating gate
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Abstract

PMOS 트랜지스터 영역과 NMOS 트랜지스터 영역을 구비하는 반도체 소자의 제조 방법을 제공한다. 이 방법은 PMOS 트랜지스터 영역과 NMOS 트랜지스터 영역의 경계영역에 적어도 하나의 플로팅 게이트를 형성한다. 이에 따라, 상기 경계영역의 층간절연막이 과도하게 연마되는 것을 방지한다.A method of manufacturing a semiconductor device having a PMOS transistor region and an NMOS transistor region is provided. This method forms at least one floating gate in the boundary region of the PMOS transistor region and the NMOS transistor region. This prevents excessive grinding of the interlayer insulating film in the boundary region.

PMOS, NMOS, 경계영역, CMP, 플로팅 게이트PMOS, NMOS, Boundary Area, CMP, Floating Gate

Description

트랜지스터들 경계영역에 플로팅 게이트를 구비하는 반도체 소자 제조 방법 {Fabrication method of semiconductor device including floating gate in boundary between transistors} FIELD OF THE INVENTION A fabrication method for manufacturing a semiconductor device having a floating gate in a boundary area of transistors.             

도 1a 내지 도 1e는 종래 기술에 따른 반도체 소자 제조 공정 단면도.1A to 1E are cross-sectional views of a semiconductor device manufacturing process according to the prior art.

도 2a 내지 도 2f는 본 발명의 일실시예에 따른 반도체 소자 제조 공정 단면도.2A to 2F are cross-sectional views of a semiconductor device manufacturing process according to an embodiment of the present invention.

도 3a 내지 도 3d는 본 발명의 다른 실시예에 따른 반도체 소자 제조 공정 단면도.3A to 3D are cross-sectional views of a semiconductor device fabrication process according to another embodiment of the present invention.

* 도면의 주요부분에 대한 도면 부호의 설명 *Explanation of reference numerals for the main parts of the drawing

100: 반도체 기판 110: 소자분리막100: semiconductor substrate 110: device isolation film

120: 폴리실리콘막 130: 실리사이드층120: polysilicon film 130: silicide layer

140: 하드마스크층 150: 스페이서 절연막140: hard mask layer 150: spacer insulating film

151, 152, 153, 155: 스페이서 161, 162: 소오스,드레인151, 152, 153, 155: spacer 161, 162: source, drain

본 발명은 반도체 소자 제조 분야에 관한 것으로, 보다 상세하게는 트랜지스터의 경계영역에 플로팅 게이트를 구비하는 반도체 소자 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to the field of semiconductor device manufacturing, and more particularly, to a semiconductor device manufacturing method including a floating gate in a boundary region of a transistor.

PMOS 트랜지스터와 NMOS 트랜지스터를 함께 형성할 경우에는, 이온주입을 위해 2회 이상의 마스크 패턴 형성 공정이 실시된다. 예를 들어, 반도체 메모리의 주변회로 영역을 형성할 경우, NMOS 트랜지스터 영역을 마스크 패턴으로 덮은 상태에서 PMOS 트랜지스터 영역에 이온을 주입하고, NMOS 트랜지스터 영역에 이온을 주입할 때에는 PMOS 트랜지스터 영역을 마스크 패턴으로 덮는다. 이러한 마스크 패턴들을 형성하는 과정에서, PMOS 트랜지스터와 NMOS 트랜지스터의 경계영역에서 마스크 패턴들이 중첩된다. 따라서, 공정의 여유를 확보하기 위해 PMOS 트랜지스터와 NMOS 트랜지스터의 경계영역을 일정면적 이상 확보하여야 한다. 그러나, 트랜지스터 형성 후 실시되는 층간절연막의 연마 과정에서, 상대적으로 패턴들 사이의 폭이 넓은 경계영역의 층간절연막이 과도연마되어 디싱(dishing)이 일어나는 문제점이 있다.In the case of forming the PMOS transistor and the NMOS transistor together, two or more mask pattern forming steps are performed for ion implantation. For example, when forming a peripheral circuit region of a semiconductor memory, ions are implanted into the PMOS transistor region while the NMOS transistor region is covered with a mask pattern, and when implanting ions into the NMOS transistor region, the PMOS transistor region is a mask pattern. Cover. In the process of forming such mask patterns, the mask patterns overlap in the boundary region of the PMOS transistor and the NMOS transistor. Therefore, in order to secure a process margin, a boundary area between the PMOS transistor and the NMOS transistor should be secured by a predetermined area or more. However, in the polishing of the interlayer insulating film formed after the transistor formation, there is a problem in that dishing occurs due to overpolishing of the interlayer insulating film of a relatively wide boundary region between the patterns.

이하, 도 1a 내지 도 1e를 참조하여 종래의 반도체 소자 제조 방법을 설명한다.Hereinafter, a conventional method of manufacturing a semiconductor device will be described with reference to FIGS. 1A to 1E.

도 1a를 참조하면, PMOS 트랜지스터와 NMOS 트랜지스터의 경계영역의 반도체 기판(10)에 소자분리막(11)을 형성한다. PMOS 트랜지스터 영역 및 PMOS 트랜지스터 영역에 각각 PMOS 트랜지스터의 게이트 패턴(PG)와 NMOS 트랜지스터의 게이트 패턴(NG)을 형성한다. 상기 PMOS 트랜지스터의 게이트 패턴(PG) 및 NMOS 트랜지스 터의 게이트 패턴(NG)이 형성된 상기 반도체 기판(10) 상에 스페이서 절연막(15)을 형성한다. 상기 PMOS 트랜지스터의 게이트 패턴(PG) 및 NMOS 트랜지스터의 게이트 패턴(NG)은 반도체 기판(10) 상에 폴리실리콘막(12), 실리사이드층(13) 및 하드마스크층(14)을 적층하여 형성할 수 있다.Referring to FIG. 1A, an isolation layer 11 is formed on a semiconductor substrate 10 in a boundary region between a PMOS transistor and an NMOS transistor. The gate pattern PG of the PMOS transistor and the gate pattern NG of the NMOS transistor are formed in the PMOS transistor region and the PMOS transistor region, respectively. A spacer insulating layer 15 is formed on the semiconductor substrate 10 on which the gate pattern PG of the PMOS transistor and the gate pattern NG of the NMOS transistor are formed. The gate pattern PG of the PMOS transistor and the gate pattern NG of the NMOS transistor may be formed by stacking the polysilicon layer 12, the silicide layer 13, and the hard mask layer 14 on the semiconductor substrate 10. Can be.

도 1b를 참조하면, 상기 스페이서 절연막(15) 상에 NMOS 트랜지스터 영역 마스크 패턴(이하 제1 마스크 패턴, NM)을 형성한다. 상기 스페이서 절연막(15)을 식각하여 상기 PMOS 트랜지스터 게이트 패턴(PG)의 측벽 상에 스페이서(15a)를 형성한다. 이온주입을 실시하여 상기 PMOS 트랜지스터 게이트 패턴(PG) 양단의 상기 반도체 기판(10) 내에 소오스/드레인(16a)을 형성한다.Referring to FIG. 1B, an NMOS transistor region mask pattern (hereinafter referred to as a first mask pattern NM) is formed on the spacer insulating layer 15. The spacer insulating layer 15 is etched to form spacers 15a on sidewalls of the PMOS transistor gate pattern PG. Ion implantation is performed to form a source / drain 16a in the semiconductor substrate 10 across the PMOS transistor gate pattern PG.

도 1c를 참조하면, 제1 마스크 패턴(NM)을 제거하여, PMOS 트랜지스터 영역을 덮고 있는 스페이서 절연막(150을 노출시키고, PMOS 트랜지스터 영역 마스크 패턴(이하 제2 마스크 패턴, PM)을 형성한 다음, 상기 스페이서 절연막(15)을 식각하여 상기 NMOS 트랜지스터의 게이트 패턴(NG)의 측벽 상에 스페이서(15b)를 형성한다. 이온주입을 실시하여 상기 PMOS 트랜지스터 게이트 패턴(NG) 양단의 상기 반도체 기판(10) 내에 소오스/드레인(16b)을 형성한다.Referring to FIG. 1C, the first mask pattern NM is removed to expose the spacer insulating layer 150 covering the PMOS transistor region, and a PMOS transistor region mask pattern (hereinafter referred to as a second mask pattern PM) is formed. The spacer insulating layer 15 is etched to form a spacer 15b on sidewalls of the gate pattern NG of the NMOS transistor, and ion implantation is performed to form the semiconductor substrate 10 across the PMOS transistor gate pattern NG. ) Source / drain 16b is formed in ().

도 1d를 참조하면, 상기 제2 마스크 패턴(PM)을 제거하고, 상기 반도체 기판(10) 상에 층간절연막(17)을 형성한다. 상기 PMOS 트랜지스터의 게이트 패턴(PG) 및 NMOS 트랜지스터의 게이트 패턴(NG)의 상부면들이 노출될 때까지 상기 층간절연막(17)을 연마한다. 상기 연마는 CMP(chemical mechanical polishing)를 이용하여 실시할 수 있다. 한편, 상기 연마과정에서 상기 PMOS 트랜지스터의 게이 트 패턴(PG)과 상기 NMOS 트랜지스터의 게이트 패턴(NG) 사이에 상대적으로 넓은 층간절연막(17)은 과도하게 연마되어 디싱(dishing, D)이 발생할 수 있다. 따라서, 이후 상기 층간절연막(17) 상에 형성되는 비트라인이 불균일하게 형성되고 콘택 저항이 높아져 주변회로 영역의 트랜지스터 특성을 저하시키는 문제점이 있다.Referring to FIG. 1D, the second mask pattern PM is removed and an interlayer insulating layer 17 is formed on the semiconductor substrate 10. The interlayer insulating layer 17 is polished until the top surfaces of the gate pattern PG of the PMOS transistor and the gate pattern NG of the NMOS transistor are exposed. The polishing may be performed using chemical mechanical polishing (CMP). Meanwhile, in the polishing process, a relatively wide interlayer insulating layer 17 may be excessively polished between the gate pattern PG of the PMOS transistor and the gate pattern NG of the NMOS transistor to cause dishing D. have. Accordingly, there is a problem in that the bit lines formed on the interlayer insulating layer 17 are unevenly formed and the contact resistance is increased to reduce the transistor characteristics of the peripheral circuit region.

전술한 바와 같은 문제점을 해결하기 위한 본 발명은, PMOS 트랜지스터와 NMOS 트랜지스터의 경계영역에 형성되는 층간절연막이 과도하게 연마되는 것을 방지할 수 있는, 트랜지스터들 경계영역에 플로팅 게이트를 구비하는 반도체 소자 제조 방법을 제공하는데 있다.
SUMMARY OF THE INVENTION The present invention for solving the above problems is to manufacture a semiconductor device having a floating gate in the boundary region of the transistors, which can prevent excessive polishing of the interlayer insulating film formed in the boundary region of the PMOS transistor and the NMOS transistor. To provide a method.

본 발명의 일 양태에 따른 반도체 소자의 제조 방법은, 제1 도전형의 트랜지스터 영역에 제1 게이트 패턴, 제2 도전형의 트랜지스터 영역에 제2 게이트 패턴, 상기 제1 도전형의 트랜지스터 영역과 상기 제2 도전형의 트랜지스터 영역의 경계영역에 적어도 하나의 플로팅 게이트 패턴을 형성하는 단계; 상기 반도체 기판, 상기 제1 게이트 패턴, 제2 게이트 패턴 및 상기 플로팅 게이트 패턴을 덮는 층간절연막을 형성하는 단계; 및 상기 제1 게이트 패턴, 제2 게이트 패턴 및 상기 플로팅 게이트 패턴의 상부면이 노출될 때까지 상기 층간절연막을 연마하는 단계를 포함한다.A method of manufacturing a semiconductor device according to an aspect of the present invention includes a first gate pattern in a transistor region of a first conductivity type, a second gate pattern in a transistor region of a second conductivity type, a transistor region of the first conductivity type, and the Forming at least one floating gate pattern in the boundary region of the transistor region of the second conductivity type; Forming an interlayer insulating layer covering the semiconductor substrate, the first gate pattern, the second gate pattern, and the floating gate pattern; And polishing the interlayer insulating layer until the upper surfaces of the first gate pattern, the second gate pattern, and the floating gate pattern are exposed.

본 발명의 다른 양태에 따른 반도체 소자의 제조 방법은, 제1 도전형의 트랜지스터 영역과 제2 도전형의 트랜지스터 영역의 경계영역에 소자분리막을 형성하는 단계; 상기 제1 도전형의 트랜지스터 영역 및 제2 도전형의 트랜지스터 영역에 각각 제1 게이트 패턴 및 제2 게이트 패턴을 형성하면서, 상기 제1 도전형의 트랜지스터 영역과 상기 제2 도전형의 트랜지스터 영역의 경계영역에 적어도 하나의 플로팅 게이트 패턴을 형성하는 단계; 상기 반도체 기판, 상기 제1 게이트 패턴, 제2 게이트 패턴 및 상기 플로팅 게이트 패턴을 덮는 스페이서 절연막을 형성하는 단계; 상기 제2 영역 및 상기 경계영역의 일부를 덮는 제1 마스크 패턴을 형성하는 단계; 상기 제1 영역의 상기 스페이서 절연막을 식각하여 상기 제1 게이트 패턴의 측벽에 스페이서를 형성하면서, 상기 플로팅 게이트의 일측벽에 스페이서를 형성하는 단계; 상기 제1 영역에 이온을 주입하여 상기 제1 게이트 패턴 양단의 상기 반도체 기판 내에 제1 도전형의 소오스/드레인을 형성하는 단계; 상기 제1 마스크 패턴을 제거하는 단계; 상기 제1 영역 및 상기 경계영역의 일부를 덮는 제2 마스크 패턴을 형성하는 단계; 상기 제2 영역의 상기 스페이서 절연막을 식각하여 상기 제2 게이트 패턴의 측벽에 스페이서를 형성하면서, 상기 플로팅 게이트의 타측벽에 스페이서를 형성하는 단계; 상기 제2 영역에 이온을 주입하여 상기 제1 게이트 패턴 양단의 상기 반도체 기판 내에 제2 도전형의 소오스/드레인을 형성하는 단계; 상기 제2 마스크 패턴을 제거하는 단계; 상기 반도체 기판, 상기 제1 게이트 패턴, 제2 게이트 패턴 및 상기 플로팅 게이트 패턴을 덮는 층간절연막을 형성하는 단계; 및 상기 제1 게이트 패턴, 제2 게이트 패턴 및 상기 플로팅 게이트 패턴의 상부면 이 노출될 때까지 상기 층간절연막을 연마하는 단계를 포함한다.According to another aspect of the present invention, there is provided a method of fabricating a semiconductor device, the method including: forming an isolation layer in a boundary region between a first conductivity type transistor region and a second conductivity type transistor region; A boundary between the transistor region of the first conductivity type and the transistor region of the second conductivity type is formed while forming a first gate pattern and a second gate pattern in the transistor region of the first conductivity type and the transistor region of the second conductivity type, respectively. Forming at least one floating gate pattern in the region; Forming a spacer insulating layer covering the semiconductor substrate, the first gate pattern, the second gate pattern, and the floating gate pattern; Forming a first mask pattern covering the second region and a portion of the boundary region; Forming a spacer on one side wall of the floating gate by etching the spacer insulating layer in the first region to form a spacer on a sidewall of the first gate pattern; Implanting ions into the first region to form a first conductivity type source / drain in the semiconductor substrate across the first gate pattern; Removing the first mask pattern; Forming a second mask pattern covering the first region and a portion of the boundary region; Forming a spacer on the other side wall of the floating gate while etching the spacer insulating film in the second region to form a spacer on a sidewall of the second gate pattern; Implanting ions into the second region to form a second conductivity type source / drain in the semiconductor substrate across the first gate pattern; Removing the second mask pattern; Forming an interlayer insulating layer covering the semiconductor substrate, the first gate pattern, the second gate pattern, and the floating gate pattern; And polishing the interlayer insulating layer until the top surfaces of the first gate pattern, the second gate pattern, and the floating gate pattern are exposed.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명한다.Hereinafter, the most preferred embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art can easily implement the technical idea of the present invention.

이하, 도 2a 내지 도 2f를 참조하여 본 발명의 일실시예에 따른 반도체 소자 제조 방법을 설명한다.Hereinafter, a method of manufacturing a semiconductor device according to an embodiment of the present invention will be described with reference to FIGS. 2A to 2F.

도 2a를 참조하면, 반도체 기판(100)에 소자분리막(110)을 형성하여 PMOS 트랜지스터 영역과 PMOS 트랜지스터 영역을 분리한다. 상기 소자분리막(110)은 PMOS 트랜지스터와 NMOS 트랜지스터의 경계영역에 형성된다. 상기 소자분리막(110)은 STI(shallow trench isolation) 구조로 형성할 수 있다.Referring to FIG. 2A, the device isolation layer 110 is formed on the semiconductor substrate 100 to separate the PMOS transistor region and the PMOS transistor region. The device isolation layer 110 is formed at a boundary between the PMOS transistor and the NMOS transistor. The device isolation layer 110 may be formed in a shallow trench isolation (STI) structure.

도 2b를 참조하면, PMOS 트랜지스터 영역 및 PMOS 트랜지스터 영역에 각각 PMOS 트랜지스터의 게이트 패턴(PG)와 NMOS 트랜지스터의 게이트 패턴(NG)을 형성하면서, 상기 소자분리막(110) 상에 플로팅 게이트 패턴(FG)을 형성한다. 상기 PMOS 트랜지스터의 게이트 패턴(PG), NMOS 트랜지스터의 게이트 패턴(NG) 및 플로팅 게이트 패턴(FG)은 반도체 기판(100) 상에 폴리실리콘막(120), 실리사이드층(130) 및 하드마스크층(140)을 적층하여 형성할 수 있다. 상기 플로팅 게이트 패턴(FG)은 다른 전도막 패턴과 전기적으로 연결되지 않는다. 상기 플로팅 게이트 패턴(FG)의 폭(W1)은 후속 공정에서 형성되는 NMOS 트랜지스터 영역 마스크 패턴과 PMOS 트랜지스터 영역 마스크 패턴의 중첩폭(OL) 보다 크게 형성한다. 상기 플로팅 게이트 패턴(FG)은 PMOS 트랜지스터 영역에 상대적으로 가까운 일측벽(S1)과 PMOS 트랜지스터 영역에 상대적으로 가까운 타측벽(S2)을 갖는다.Referring to FIG. 2B, the gate pattern PG of the PMOS transistor and the gate pattern NG of the NMOS transistor are formed in the PMOS transistor region and the PMOS transistor region, respectively, and the floating gate pattern FG is formed on the device isolation layer 110. To form. The gate pattern PG of the PMOS transistor, the gate pattern NG of the NMOS transistor, and the floating gate pattern FG may be formed on the semiconductor substrate 100 using the polysilicon layer 120, the silicide layer 130, and the hard mask layer ( 140 may be formed by stacking. The floating gate pattern FG is not electrically connected to another conductive layer pattern. The width W1 of the floating gate pattern FG is greater than the overlap width OL between the NMOS transistor region mask pattern and the PMOS transistor region mask pattern formed in a subsequent process. The floating gate pattern FG has one side wall S1 relatively close to the PMOS transistor region and the other side wall S2 relatively close to the PMOS transistor region.

도 2c를 참조하면, 상기 PMOS 트랜지스터의 게이트 패턴(PG), NMOS 트랜지스터의 게이트 패턴(NG) 및 플로팅 게이트 패턴(FG)이 형성된 상기 반도체 기판(100) 상에 스페이서 절연막(150)을 형성한다. 상기 스페이서 절연막(150)은 산화막, 질화막 및 산화막을 적층하여 형성할 수 있다. 상기 스페이서 절연막(150) 상에 NMOS 트랜지스터 영역 마스크 패턴(이하 제1 마스크 패턴, NM)을 형성한다. 상기 제1 마스크 패턴(NM)은 상기 플로팅 게이트 패턴(FG)의 일부를 덮도록 형성한다. 상기 제1 마스크 패턴(NM)의 일부는 PMOS 트랜지스터 영역의 일부와 중첩될 수 있다. 상기 스페이서 절연막(150)을 식각하여 상기 PMOS 트랜지스터의 게이트 패턴(PG)의 측벽 상에 스페이서(151)를 형성한다. 이때, 상기 플로팅 게이트 패턴(FG)의 일측벽(S1) 상에도 스페이서(152)가 형성된다. In, B 또는 BF2를 이온주입하여 상기 PMOS 트랜지스터 게이트 패턴(PG) 양단의 상기 반도체 기판(100) 내에 소오스/드레인(161)을 형성한다. Referring to FIG. 2C, a spacer insulating layer 150 is formed on the semiconductor substrate 100 on which the gate pattern PG of the PMOS transistor, the gate pattern NG of the NMOS transistor, and the floating gate pattern FG are formed. The spacer insulating layer 150 may be formed by stacking an oxide film, a nitride film, and an oxide film. An NMOS transistor region mask pattern (hereinafter, referred to as a first mask pattern NM) is formed on the spacer insulating layer 150. The first mask pattern NM is formed to cover a portion of the floating gate pattern FG. A portion of the first mask pattern NM may overlap a portion of the PMOS transistor region. The spacer insulating layer 150 is etched to form a spacer 151 on sidewalls of the gate pattern PG of the PMOS transistor. In this case, the spacer 152 is also formed on one side wall S1 of the floating gate pattern FG. In / B or BF 2 are ion-implanted to form the source / drain 161 in the semiconductor substrate 100 across the PMOS transistor gate pattern PG.

도 2d를 참조하면, 상기 제1 마스크 패턴(NM)을 제거하여, PMOS 트랜지스터 영역을 덮고 있는 스페이서 절연막(150)을 노출시키고, PMOS 트랜지스터 영역 마스크 패턴(이하 제2 마스크 패턴, PM)을 형성한 다음, 상기 스페이서 절연막(150)을 식각하여 상기 NMOS 트랜지스터의 게이트 패턴(NG)의 측벽 상에 스페이서(155)를 형성한다. 이때, 상기 플로팅 게이트 패턴(FG)의 타측벽(S1) 상에도 스페이서(152) 가 형성된다. P 또는 As를 이온주입하여 상기 NMOS 트랜지스터 게이트 패턴(NG) 양단의 상기 반도체 기판(100) 내에 소오스/드레인(162)을 형성한다. 한편, 상기 제2 마스크 패턴(PM)은 상기 플로팅 게이트 패턴(FG)의 일부를 덮도록 형성한다. 상기 제2 마스크 패턴(PM)의 일부는 NMOS 트랜지스터 영역의 일부와 중첩될 수 있다. 상기 스페이서 형성(155) 후, 스페이서 절연막(157)이 상기 플로팅 게이트 패턴(FG) 상에 잔류된다. 잔류되는 상기 스페이서 절연막(157)의 폭은 제1 마스크 패턴(NM)과 제2 마스크 패턴(PM)의 중첩폭(OL)과 동일하다.Referring to FIG. 2D, the first mask pattern NM is removed to expose the spacer insulating layer 150 covering the PMOS transistor region, thereby forming a PMOS transistor region mask pattern (hereinafter referred to as a second mask pattern PM). Next, the spacer insulating layer 150 is etched to form a spacer 155 on the sidewall of the gate pattern NG of the NMOS transistor. In this case, the spacer 152 is also formed on the other side wall S1 of the floating gate pattern FG. Ion implantation of P or As forms a source / drain 162 in the semiconductor substrate 100 across the NMOS transistor gate pattern NG. The second mask pattern PM is formed to cover a portion of the floating gate pattern FG. A portion of the second mask pattern PM may overlap a portion of the NMOS transistor region. After the spacer formation 155, a spacer insulating layer 157 remains on the floating gate pattern FG. The remaining width of the spacer insulating layer 157 is equal to the overlap width OL of the first mask pattern NM and the second mask pattern PM.

도 2e를 참조하면, 상기 제2 마스크 패턴(PM)을 제거하고, 상기 반도체 기판(100) 상에 층간절연막(170)을 형성한다.Referring to FIG. 2E, the second mask pattern PM is removed and an interlayer insulating film 170 is formed on the semiconductor substrate 100.

도 2f를 참조하면, 상기 PMOS 트랜지스터의 게이트 패턴(PG), NMOS 트랜지스터의 게이트 패턴(NG) 및 플로팅 게이트 패턴(FG)의 상부면들이 노출될 때까지 상기 층간절연막(170)을 연마한다. 이러한 연마 과정에서 상기 플로팅 게이트 패턴(FG) 상에 잔류되었던 상기 스페이서 절연막(157)이 제거된다. 상기 연마는 CMP(chemical mechanical polishing)를 이용하여 실시할 수 있다. 한편, 상기 연마과정에서 상기 PMOS 트랜지스터의 게이트 패턴(PG)과 상기 NMOS 트랜지스터의 게이트 패턴(NG) 사이에 상기 플로팅 게이트 패턴(FG)이 존재하기 때문에, 상기 PMOS 트랜지스터의 게이트 패턴(PG)과 상기 NMOS 트랜지스터의 게이트 패턴(NG) 사이의 상기 층간절연막(170)의 과도연마되어 디싱(dishing)이 발생하는 것을 방지할 수 있다. 따라서, 이후 상기 층간절연막(170) 상에 형성되는 구조, 예를 들어 비트라인을 균일하게 형성할 수 있다.Referring to FIG. 2F, the interlayer insulating layer 170 is polished until the upper surfaces of the gate pattern PG of the PMOS transistor, the gate pattern NG of the NMOS transistor, and the floating gate pattern FG are exposed. During the polishing process, the spacer insulating layer 157 remaining on the floating gate pattern FG is removed. The polishing may be performed using chemical mechanical polishing (CMP). Meanwhile, since the floating gate pattern FG exists between the gate pattern PG of the PMOS transistor and the gate pattern NG of the NMOS transistor in the polishing process, the gate pattern PG and the gate of the PMOS transistor are formed. Over-polishing of the interlayer insulating layer 170 between the gate pattern NG of the NMOS transistor may prevent dishing from occurring. Accordingly, a structure, for example, a bit line, formed on the interlayer insulating layer 170 may be uniformly formed.

이하, 도 3a 내지 도 3d를 참조하여 본 발명의 다른 실시예에 따른 반도체 소자 제조 방법을 설명한다.Hereinafter, a method of manufacturing a semiconductor device according to another exemplary embodiment of the present invention will be described with reference to FIGS. 3A to 3D.

도 3a를 참조하면, PMOS 트랜지스터와 NMOS 트랜지스터의 경계의 반도체 기판(100)에 소자분리막(110)을 형성한다. PMOS 트랜지스터 영역 및 PMOS 트랜지스터 영역에 각각 PMOS 트랜지스터의 게이트 패턴(PG)와 NMOS 트랜지스터의 게이트 패턴(NG)을 형성하면서, 상기 소자분리막(110) 상에 다수의 플로팅 게이트 패턴들(FG1, FG2)을 형성한다. 상기 PMOS 트랜지스터의 게이트 패턴(PG), NMOS 트랜지스터의 게이트 패턴(NG) 및 플로팅 게이트 패턴(FG)이 형성된 상기 반도체 기판(100) 상에 스페이서 절연막(150)을 형성한다.Referring to FIG. 3A, an isolation layer 110 is formed on a semiconductor substrate 100 at a boundary between a PMOS transistor and an NMOS transistor. A plurality of floating gate patterns FG1 and FG2 are formed on the device isolation layer 110 while forming the gate pattern PG of the PMOS transistor and the gate pattern NG of the NMOS transistor in the PMOS transistor region and the PMOS transistor region, respectively. Form. A spacer insulating layer 150 is formed on the semiconductor substrate 100 on which the gate pattern PG of the PMOS transistor, the gate pattern NG of the NMOS transistor, and the floating gate pattern FG are formed.

다수의 플로팅 게이트 패턴들(FG1, FG2)은 PMOS 트랜지스터 영역과 NMOS 트랜지스터 영역에 형성되는 적어도 두개의 플로팅 게이트 패턴들이다. 상기 플로팅 게이트 패턴들(FG1, FG2)은 서로 다른 폭을 가질 수 있다. 본 발명의 실시예를 보이는 도 3a에서는, 각각 PMOS 트랜지스터 영역 및 NMOS 트랜지스터 영역에 가장 가까운 두개의 플로팅 게이트 패턴들(FG1, FG2)이 형성된 것을 보이고 있다. 상기 플로팅 게이트 패턴들(FG1, FG2)의 측벽들 중 PMOS 트랜지스터 영역에 가장 가깝게 형성되는 플로팅 게이트 패턴의 측벽(S3)으로부터 NMOS 트랜지스터 영역에 가장 가깝게 형성되는 측벽(S4)에 이르는 폭(W2)은 후속 공정에서 형성되는 NMOS 트랜지스터 영역 마스크 패턴과 PMOS 트랜지스터 영역 마스크 패턴의 중첩폭(OL) 보다 크게 형성한다. 상기 PMOS 트랜지스터의 게이트 패턴(PG), NMOS 트랜지스터의 게이트 패턴(NG) 및 플로팅 게이트 패턴들(FG1, FG2)은 반도체 기판(100) 상에 폴리실리콘막(120), 실리사이드층(130) 및 하드마스크층(140)을 적층하여 형성할 수 있다. 상기 플로팅 게이트 패턴들(FG1, FG2)은 다른 전도막 패턴과 전기적으로 연결되지 않는다. The plurality of floating gate patterns FG1 and FG2 are at least two floating gate patterns formed in the PMOS transistor region and the NMOS transistor region. The floating gate patterns FG1 and FG2 may have different widths. In FIG. 3A, an embodiment of the present invention, two floating gate patterns FG1 and FG2 are formed closest to the PMOS transistor region and the NMOS transistor region, respectively. The width W2 from the sidewall S3 of the floating gate pattern formed closest to the PMOS transistor region among the sidewalls of the floating gate patterns FG1 and FG2 from the sidewall S4 formed closest to the NMOS transistor region is It is formed larger than the overlap width OL of the NMOS transistor region mask pattern and the PMOS transistor region mask pattern formed in a subsequent step. The gate pattern PG of the PMOS transistor, the gate pattern NG of the NMOS transistor, and the floating gate patterns FG1 and FG2 are formed on the semiconductor substrate 100, the polysilicon layer 120, the silicide layer 130, and the hard gate pattern PG. The mask layer 140 may be stacked. The floating gate patterns FG1 and FG2 are not electrically connected to other conductive layer patterns.

도 3b를 참조하면, 상기 스페이서 절연막(150) 상에 NMOS 트랜지스터 영역 마스크 패턴(이하 제1 마스크 패턴, NM)을 형성한다. 상기 제1 마스크 패턴(NM)은 상기 플로팅 게이트 패턴들(FG1, FG2) 중 일부를 덮도록 형성한다. 상기 스페이서 절연막(150)을 식각하여 상기 PMOS 트랜지스터의 게이트 패턴(PG)의 측벽 상에 스페이서(151)를 형성한다. 이때, 상기 제1 마스크 패턴(NM)으로 덮이지 않은 플로팅 게이트 패턴(FG1)의 일측벽(S3) 상에도 스페이서(152)가 형성된다. 이온주입을 실시하여 상기 PMOS 트랜지스터 게이트 패턴(PG) 양단의 상기 반도체 기판(100) 내에 소오스/드레인(161)을 형성한다.Referring to FIG. 3B, an NMOS transistor region mask pattern (hereinafter, referred to as a first mask pattern NM) is formed on the spacer insulating layer 150. The first mask pattern NM is formed to cover some of the floating gate patterns FG1 and FG2. The spacer insulating layer 150 is etched to form a spacer 151 on sidewalls of the gate pattern PG of the PMOS transistor. In this case, the spacer 152 is also formed on one side wall S3 of the floating gate pattern FG1 not covered by the first mask pattern NM. Ion implantation is performed to form a source / drain 161 in the semiconductor substrate 100 across the PMOS transistor gate pattern PG.

본 발명의 실시예를 보이는 도 3b에서는, 상기 제1 마스크 패턴(NM)이 플로팅 게이트 패턴(FG1)의 일부 및 플로팅 게이트 패턴(FG2)을 덮는 것을 보이고 있다. 그러나, 상기 플로팅 게이트 패턴(FG1)은 상기 제1 마스크 패턴(NM)으로 덮이지 않을 수도 있다. 이 경우, 상기 플로팅 게이트 패턴(FG1)의 양측벽에 스페이서가 형성될 수도 있다.In FIG. 3B, an embodiment of the present invention shows that the first mask pattern NM covers a portion of the floating gate pattern FG1 and the floating gate pattern FG2. However, the floating gate pattern FG1 may not be covered by the first mask pattern NM. In this case, spacers may be formed on both sidewalls of the floating gate pattern FG1.

도 3c를 참조하면, 상기 제1 마스크 패턴(NM)을 제거하여, PMOS 트랜지스터 영역을 덮고 있는 스페이서 절연막(150)을 노출시키고, PMOS 트랜지스터 영역 마스크 패턴(이하 제2 마스크 패턴, PM)을 형성한 다음, 상기 스페이서 절연막(150)을 식각하여 상기 NMOS 트랜지스터의 게이트 패턴(NG)의 측벽 상에 스페이서(155)를 형성한다. 이때, 상기 제2 마스크 패턴(PM)으로 덮이지 않은 플로팅 게이트 패턴(FG2)의 일측벽(S4) 상에도 스페이서(153)가 형성된다. 이온주입을 실시하여 상기 PMOS 트랜지스터 게이트 패턴(NG) 양단의 상기 반도체 기판(100) 내에 소오스/드레인(162)을 형성한다.Referring to FIG. 3C, the first mask pattern NM is removed to expose the spacer insulating layer 150 covering the PMOS transistor region to form a PMOS transistor region mask pattern (hereinafter referred to as a second mask pattern PM). Next, the spacer insulating layer 150 is etched to form a spacer 155 on the sidewall of the gate pattern NG of the NMOS transistor. In this case, the spacer 153 is also formed on one side wall S4 of the floating gate pattern FG2 that is not covered by the second mask pattern PM. Ion implantation is performed to form a source / drain 162 in the semiconductor substrate 100 across the PMOS transistor gate pattern NG.

본 발명의 실시예를 보이는 도 3c에서는, 상기 제2 마스크 패턴(PM)이 플로팅 게이트 패턴(FG2)의 일부 및 플로팅 게이트 패턴(FG1)을 덮는 것을 보이고 있다. 그러나, 상기 플로팅 게이트 패턴(FG2)은 상기 제2 마스크 패턴(PM)으로 덮이지 않을 수도 있다. 이 경우, 상기 플로팅 게이트 패턴(FG2)의 양측벽에 스페이서가 형성될 수도 있다. 한편, 상기 스페이서들(153, 155)을 형성한 후, 스페이서 절연막(159)이 상기 플로팅 게이트 패턴들(FG1, FG2) 상에 잔류된다. In FIG. 3C, an exemplary embodiment of the present invention shows that the second mask pattern PM covers a part of the floating gate pattern FG2 and the floating gate pattern FG1. However, the floating gate pattern FG2 may not be covered by the second mask pattern PM. In this case, spacers may be formed on both sidewalls of the floating gate pattern FG2. Meanwhile, after the spacers 153 and 155 are formed, a spacer insulating layer 159 remains on the floating gate patterns FG1 and FG2.

도 3d를 참조하면, 상기 제2 마스크 패턴(PM)을 제거하고, 상기 반도체 기판(100) 상에 층간절연막(170)을 형성한다. 상기 PMOS 트랜지스터의 게이트 패턴(PG), NMOS 트랜지스터의 게이트 패턴(NG) 및 플로팅 게이트 패턴들(FG1,FG2)의 상부면들이 노출될 때까지 상기 층간절연막(170)을 연마한다. 이러한 연마 과정에서 상기 플로팅 게이트 패턴들(FG1,FG2)의 상부면에 잔류되었던 상기 스페이서 절연막(159)이 제거된다. 상기 연마는 CMP(chemical mechanical polishing)를 이용하여 실시할 수 있다. 한편, 상기 연마과정에서 상기 PMOS 트랜지스터의 게이트 패턴(PG)과 상기 NMOS 트랜지스터의 게이트 패턴(NG) 사이에 상기 플로팅 게이트 패턴들(FG1,FG2)이 존재하기 때문에, 상기 PMOS 트랜지스터의 게이트 패턴(PG)과 상기 NMOS 트랜지스터의 게이트 패턴(NG) 사이의 상기 층간절연막(170)의 과도연마되 어 디싱(dishing)이 발생하는 것을 방지할 수 있다. 따라서, 이후 상기 층간절연막(170) 상에 형성되는 구조, 예를 들어 비트라인을 균일하게 형성할 수 있다.Referring to FIG. 3D, the second mask pattern PM is removed and an interlayer insulating film 170 is formed on the semiconductor substrate 100. The interlayer insulating layer 170 is polished until the gate patterns PG of the PMOS transistor, the gate pattern NG of the NMOS transistor, and the upper surfaces of the floating gate patterns FG1 and FG2 are exposed. During the polishing process, the spacer insulating layer 159 remaining on the top surfaces of the floating gate patterns FG1 and FG2 is removed. The polishing may be performed using chemical mechanical polishing (CMP). Meanwhile, since the floating gate patterns FG1 and FG2 are present between the gate pattern PG of the PMOS transistor and the gate pattern NG of the NMOS transistor in the polishing process, the gate pattern PG of the PMOS transistor. ) And over dishing of the interlayer insulating film 170 between the gate pattern NG and the gate pattern NG of the NMOS transistor. Accordingly, a structure, for example, a bit line, formed on the interlayer insulating layer 170 may be uniformly formed.

이상에서 설명한 바와 같이 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명이 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.As described above, the present invention is not limited to the above-described embodiments and the accompanying drawings, and the present invention may be variously substituted, modified, and changed without departing from the spirit of the present invention. It will be apparent to those of ordinary skill in Esau.

예를 들어, 전술한 본 발명의 실시예들에서는 상기 PMOS 트랜지스터의 게이트 패턴, 상기 PMOS 트랜지스터의 게이트 패턴 및 상기 플로팅 게이트 패턴을 동시에 형성하는 것을 설명하였다. 그러나, 상기 게이트 패턴들은 같은 높이를 갖되, 각각 형성될 수 있다. 또한, 상기 제1 마스크 패턴과 상기 제2 마스크 패턴은 서로 순서를 바꾸어 형성될 수 있다. 즉, PMOS 트랜지스터의 스페이서, 소오스/드레인 보다 NMOS 트랜지스터의 스페이서, 소오스/드레인을 먼저 형성할 수도 있다.For example, in the above-described embodiments of the present invention, the gate pattern of the PMOS transistor, the gate pattern of the PMOS transistor, and the floating gate pattern are simultaneously formed. However, the gate patterns may have the same height and may be formed respectively. The first mask pattern and the second mask pattern may be formed in a reversed order. That is, the spacer and the source / drain of the NMOS transistor may be formed before the spacer and the source / drain of the PMOS transistor.

전술한 바와 같이 이루어지는 본 발명은, PMOS 트랜지스터 영역과 NMOS 트랜지스터 영역의 경계영역에 플로팅 게이트를 형성함으로써, 상기 경계영역의 층간절연막이 과도하게 연마되는 것을 효과적으로 방지할 수 있다.
According to the present invention made as described above, by forming a floating gate in the boundary region between the PMOS transistor region and the NMOS transistor region, it is possible to effectively prevent excessively polishing the interlayer insulating film in the boundary region.

Claims (8)

제1 도전형의 트랜지스터 영역에 제1 게이트 패턴, 제2 도전형의 트랜지스터 영역에 제2 게이트 패턴, 상기 제1 도전형의 트랜지스터 영역과 상기 제2 도전형의 트랜지스터 영역의 경계영역에 적어도 하나의 플로팅 게이트 패턴을 형성하는 단계;At least one gate region in a first conductivity type transistor region, a second gate pattern in a second conductivity type transistor region, and a boundary region between the first conductivity type transistor region and the second conductivity type transistor region. Forming a floating gate pattern; 상기 반도체 기판, 상기 제1 게이트 패턴, 제2 게이트 패턴 및 상기 플로팅 게이트 패턴을 덮는 층간절연막을 형성하는 단계; 및Forming an interlayer insulating layer covering the semiconductor substrate, the first gate pattern, the second gate pattern, and the floating gate pattern; And 상기 제1 게이트 패턴, 제2 게이트 패턴 및 상기 플로팅 게이트 패턴의 상부면이 노출될 때까지 상기 층간절연막을 연마하는 단계를 포함하는 반도체 소자 제조 방법.Polishing the interlayer insulating layer until the upper surfaces of the first gate pattern, the second gate pattern, and the floating gate pattern are exposed. 제 1 항에 있어서,The method of claim 1, 상기 제1 게이트 패턴, 상기 제2 게이트 패턴 및 상기 플로팅 게이트 패턴을 동시에 형성하는 반도체 소자 제조 방법.And forming the first gate pattern, the second gate pattern, and the floating gate pattern simultaneously. 제 1 항에 있어서,The method of claim 1, 상기 층간절연막을 형성하는 단계 전,Before forming the interlayer insulating film, 상기 반도체 기판, 상기 제1 게이트 패턴, 제2 게이트 패턴 및 상기 플로팅 게이트 패턴을 덮는 스페이서 절연막을 형성하는 단계;Forming a spacer insulating layer covering the semiconductor substrate, the first gate pattern, the second gate pattern, and the floating gate pattern; 상기 제2 영역을 덮는 제1 마스크 패턴을 형성하는 단계;Forming a first mask pattern covering the second region; 상기 제1 영역의 상기 스페이서 절연막을 식각하여 상기 제1 게이트 패턴의 측벽에 스페이서를 형성하면서, 상기 플로팅 게이트의 일측벽에 스페이서를 형성하는 단계;Forming a spacer on one side wall of the floating gate by etching the spacer insulating layer in the first region to form a spacer on a sidewall of the first gate pattern; 상기 제1 영역에 이온을 주입하여 상기 제1 게이트 패턴 양단의 상기 반도체 기판 내에 제1 도전형의 소오스/드레인을 형성하는 단계;Implanting ions into the first region to form a first conductivity type source / drain in the semiconductor substrate across the first gate pattern; 상기 제1 마스크 패턴을 제거하는 단계;Removing the first mask pattern; 상기 제1 영역을 덮는 제2 마스크 패턴을 형성하는 단계;Forming a second mask pattern covering the first region; 상기 제2 영역의 상기 스페이서 절연막을 식각하여 상기 제2 게이트 패턴의 측벽에 스페이서를 형성하면서, 상기 플로팅 게이트의 타측벽에 스페이서를 형성하는 단계;Forming a spacer on the other side wall of the floating gate while etching the spacer insulating film in the second region to form a spacer on a sidewall of the second gate pattern; 상기 제2 영역에 이온을 주입하여 상기 제1 게이트 패턴 양단의 상기 반도체 기판 내에 제2 도전형의 소오스/드레인을 형성하는 단계; 및Implanting ions into the second region to form a second conductivity type source / drain in the semiconductor substrate across the first gate pattern; And 상기 제2 마스크 패턴을 제거하는 단계를 더 포함하는 반도체 소자 제조 방법.And removing the second mask pattern. 제1 도전형의 트랜지스터 영역과 제2 도전형의 트랜지스터 영역의 경계영역 에 소자분리막을 형성하는 단계;Forming an isolation layer in a boundary region between the first conductivity type transistor region and the second conductivity type transistor region; 상기 제1 도전형의 트랜지스터 영역 및 제2 도전형의 트랜지스터 영역에 각각 제1 게이트 패턴 및 제2 게이트 패턴을 형성하면서, 상기 제1 도전형의 트랜지스터 영역과 상기 제2 도전형의 트랜지스터 영역의 경계영역에 적어도 하나의 플로팅 게이트 패턴을 형성하는 단계;A boundary between the transistor region of the first conductivity type and the transistor region of the second conductivity type is formed while forming a first gate pattern and a second gate pattern in the transistor region of the first conductivity type and the transistor region of the second conductivity type, respectively. Forming at least one floating gate pattern in the region; 상기 반도체 기판, 상기 제1 게이트 패턴, 제2 게이트 패턴 및 상기 플로팅 게이트 패턴을 덮는 스페이서 절연막을 형성하는 단계;Forming a spacer insulating layer covering the semiconductor substrate, the first gate pattern, the second gate pattern, and the floating gate pattern; 상기 제2 영역 및 상기 경계영역의 일부를 덮는 제1 마스크 패턴을 형성하는 단계;Forming a first mask pattern covering the second region and a portion of the boundary region; 상기 제1 영역의 상기 스페이서 절연막을 식각하여 상기 제1 게이트 패턴의 측벽에 스페이서를 형성하면서, 상기 플로팅 게이트의 일측벽에 스페이서를 형성하는 단계;Forming a spacer on one side wall of the floating gate by etching the spacer insulating layer in the first region to form a spacer on a sidewall of the first gate pattern; 상기 제1 영역에 이온을 주입하여 상기 제1 게이트 패턴 양단의 상기 반도체 기판 내에 제1 도전형의 소오스/드레인을 형성하는 단계;Implanting ions into the first region to form a first conductivity type source / drain in the semiconductor substrate across the first gate pattern; 상기 제1 마스크 패턴을 제거하는 단계;Removing the first mask pattern; 상기 제1 영역 및 상기 경계영역의 일부를 덮는 제2 마스크 패턴을 형성하는 단계;Forming a second mask pattern covering the first region and a portion of the boundary region; 상기 제2 영역의 상기 스페이서 절연막을 식각하여 상기 제2 게이트 패턴의 측벽에 스페이서를 형성하면서, 상기 플로팅 게이트의 타측벽에 스페이서를 형성하는 단계;Forming a spacer on the other side wall of the floating gate while etching the spacer insulating film in the second region to form a spacer on a sidewall of the second gate pattern; 상기 제2 영역에 이온을 주입하여 상기 제1 게이트 패턴 양단의 상기 반도체 기판 내에 제2 도전형의 소오스/드레인을 형성하는 단계;Implanting ions into the second region to form a second conductivity type source / drain in the semiconductor substrate across the first gate pattern; 상기 제2 마스크 패턴을 제거하는 단계;Removing the second mask pattern; 상기 반도체 기판, 상기 제1 게이트 패턴, 제2 게이트 패턴 및 상기 플로팅 게이트 패턴을 덮는 층간절연막을 형성하는 단계; 및Forming an interlayer insulating layer covering the semiconductor substrate, the first gate pattern, the second gate pattern, and the floating gate pattern; And 상기 제1 게이트 패턴, 제2 게이트 패턴 및 상기 플로팅 게이트 패턴의 상부면이 노출될 때까지 상기 층간절연막을 연마하는 단계를 포함하는 반도체 소자 제조 방법.Polishing the interlayer insulating layer until the upper surfaces of the first gate pattern, the second gate pattern, and the floating gate pattern are exposed. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,The method according to any one of claims 1 to 4, 상기 제1 마스크 패턴과 상기 제2 마스크 패턴은 상기 제1 트랜지스터 영역과 상기 제2 트랜지스터 영역의 경계영역에서 서로 중첩하는 반도체 소자 제조 방법.The first mask pattern and the second mask pattern overlap each other in the boundary region of the first transistor region and the second transistor region. 제 5 항에 있어서,The method of claim 5, 상기 플로팅 게이트 패턴의 폭은 상기 제1 마스크 패턴과 상기 제2 마스크 패턴의 중첩 폭 보다 크게 형성하는 반도체 소자 제조 방법.And forming a width of the floating gate pattern larger than an overlap width of the first mask pattern and the second mask pattern. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,The method according to any one of claims 1 to 4, 상기 플로팅 게이트 패턴은 서로 다른 폭을 갖는 다수의 패턴으로 형성하는 반도체 소자 제조 방법.The floating gate pattern is a semiconductor device manufacturing method of forming a plurality of patterns having different widths. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,The method according to any one of claims 1 to 4, 상기 스페이서 절연막은, 산화막, 질화막 및 산화막을 적층하여 형성하는 반도체 소자 제조 방법.The said spacer insulating film is a semiconductor element manufacturing method formed by laminating | stacking an oxide film, a nitride film, and an oxide film.
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