KR100562223B1 - 반도체칩제조방법 - Google Patents

Abstract

웨이퍼 상에 기하학적으로 정합되는 칩의 수를 최적화하는 단계와 일반적으로 제외될 위치에 놓인 칩을 고려하고 수용가능한 칩 확률이 임계값보다 크다면 칩이 제외지 않도록 수용가능한 칩 확률을 가중시키기 위해 일반적으로 제외할 위치에 놓인 칩에 대한 수율확률 데이터를 이용함으로서 웨이퍼에 대한 칩 수율을 최대화시키는 단계를 포함하는 반도체 칩 제조방법이 개시된다. 이로서 반도체 웨이퍼에 대한 칩 수율이 증가된다.

Description

반도체 칩 제조 방법{METHOD OF MAXIMIZING CHIP YIELD FOR SEMICONDUCTOR WAFERS}

본 발명은 반도체 웨이퍼에 관한 것으로, 더 상세히는 웨이퍼 당 전체 칩 수율을 최대화시키는 방법에 관한 것이다.

실리콘으로 만들어진 것과 같은, 반도체 결정 웨이퍼는 반도체 집적회로 칩 프로세싱을 위한 기판으로 사용된다. 이러한 프로세싱이 수년에 걸쳐 진보됨에 따라 웨이퍼 직경은 현재의 약 8 인치 크기까지 증대되어 왔다. 일반적으로 웨이퍼는 커다란 실리콘 결정 잉곳(ingot)으로부터 절단되며 일반적으로 원형의 형상이다.

집적회로 칩에 대한 피쳐 크기(feature size) 감소는 웨이퍼 평탄도의 임계도(criticality)를 증가시켰다. 오늘날, 0.35 미크론 피쳐가 보편화됨에 따라, 표면 평탄도가 새롭게 중요시 여겨지고 있는데, 이는 표면 평탄도가 성능을 향상시키기 위한 키(key)를 제공하기 때문이다.

화학 기계적 연마(CMP)는 반도체 웨이퍼의 표면 평탄도를 개선시키는 공정으로 일반적으로 실리카-기초 슬러리(silica-based slurry)에 의한 기계식 패드(pad) 연마 시스템의 사용을 포함한다. CMP는 전체 웨이퍼 평탄도의 중요한 장점을 달성하기 위한 실제적인 접근법을 제공한다. 그러나, 전체적으로 평탄화를 위한 CMP 시스템은 제한 사항을 가진다. 상기 제한 사항은 낮은 웨이퍼 처리량, 연마된 표면 비균일성 및 "에지 제외부(edge exclusion)" 로 공지되어 있는 연마 불균일성과 관련된 문제를 포함한다. 에지 제외부는 반도체 웨이퍼가 지나치게 연마될 때 발생한다. 이것은 웨이퍼의 외부 또는 에지가 집적회로 제조에 사용될 수 없도록 한다. 웨이퍼 연마 처리량 및 연마 균일성은 중요한 공정 파라미터인데, 이는 이러한 파라미터들이 제조 설비가 주어진 시간 동안 생산할 수 있는 집적회로 칩의 개수에 직접적인 영향을 미치기 때문이다.

상기한 바와 같이 웨이퍼는 원형이다. 집적회로 칩은 직사각형 또는 정사각형이다. 상기 집적회로 칩은 상기 웨이퍼상에서 형성되기 때문에, 이들의 기하학적 배열의 불일치로 인해 사용될 수 없는 웨이퍼의 영역이 있다. 사용되지 않은 공간 영역은 웨이퍼상의 증가된 에지 제외부로 인해 더욱 증가된다. 연마 이외에, 에지 제외부는 웨이퍼 처리 장치에 의해 생길 수도 있다. 에지 제외부는 웨이퍼상의 핸들링 마크(handling mark)에 의해 주어진 웨이퍼 상에 한정될 수 있다. 예를들어, 연마 에지보다 웨이퍼의 에지로부터 보다 안쪽으로 연장되는 핸들링 마크가 웨이퍼에 대한 에지 제외부를 한정한다. 에지 제외부는 가장 안쪽의 사용가능한 직경으로부터 웨이퍼의 에지를 향해 방사상 외부방향으로 2 내지 8 밀리미터로 측정된다.

전형적으로, 반도체 웨이퍼상의 칩에 대해 이용될 수 있는 사용가능한 영역의 양을 최대화하는 방법들이 사용된다. 이러한 방법 중의 하나는 웨이퍼 맵의 중심점을 변화시킴으로써 웨이퍼로부터 획득가능한 양호한 칩의 수를 최대화하는 것이다. 도 1을 참조로, 반도체 웨이퍼(10)가 도시되어 있다. 웨이퍼 맵(20)은 칩 사이의 절단을 고려한 웨이퍼(18)상의 집적회로 칩(12)의 레이아웃(layout)이다. 웨이퍼 맵(20)은 서로에 대해 개별 칩(12)의 위치를 한정하는 곳에 고정된다. 부여된 에지 제외부와 웨이퍼 맵 중심점(16)은 웨이퍼 모델링 프로그램의 입력이 된다. 포인트(A)와 포인트(B) 사이의 간격이 웨이퍼(18)에 대한 에지 제외부가 된다. 에지 제외부 구역(14)은 웨이퍼 외측에 생성된다. 직경(22)이 3mm를 넘는 칩(12)은 사용할 수 없는 것으로 간주된다. 웨이퍼 모델링 프로그램은 주어진 에지 제외부에 대해 사용가능한 칩의 최대 수가 달성될 때까지, 직경(22)에 의해 한정된 영역 내에서 중심점(16)을 조절함으로서 웨이퍼 맵을 이동시킨다.

상기 방법은 주어진 에지 제외부를 가진 칩의 수에 대한 수율을 제공할 수 있지만, 웨이퍼 당 사용가능한 칩의 수는 약간 증가된 에지 제외부에 의해서도 상당히 감소될 수 있다. 예를 들어, 제외부 구역(14)에 모서리부가 있는 칩(12a, 12b, 12c)이 도시되어 있다. 만일 에지 제외부가 더 크다면, 이들 칩은 종래 기술의 웨이퍼 모델링 기술에 의해서는 사용할 수 없는 것으로 여겨졌을 것이다. 그러나 제외부 구역(14) 내부로 연장되는 칩들 중 일부는 이용될 수 있으며, 이는 칩에 대한 수율 확률은 웨이퍼 반경 감소에 따라 증가하기 때문이다. 이것은 기하학적 배치만을 기초하여 제거된 칩들이 사실은 사용될 수 있음을 의미한다.

그러므로 주어진 에지 제외부에 기인한 실제 수율에 기초하여 반도체 웨이퍼의 수율을 증가시킬 필요가 있다.

따라서 본 발명은 상기와 같은 문제점을 해결하기 위해 소정의 에지 제외부에 기인한 실제 수율에 기초하여 반도체 웨이퍼의 칩 수율을 최대화시키는 방법을 제공하는 것을 목적으로 한다.

본 발명에 따른 반도체 칩 제조 방법은 웨이퍼 상에 기하학적으로 정합되는 (fit on) 칩의 수를 최적화시키는 단계 및 통상적으로 제거가능 위치에 위치된 칩을 고려하고, 수용가능한 칩 확률이 임계값보다 크다면 칩이 제거되지 않도록 허용가능한 칩 확률에 가중치를 부여시키기(weight) 위해, 통상적으로 제거가능 위치의 칩에 대한 수율 확률 데이터를 이용함으로서 웨이퍼에 대한 칩 수율을 최대화하는 단계를 포함한다. 이는 반도체 웨이퍼에 대한 칩 수율을 증가시킨다.

특히 바람직한 반도체 칩 제조 방법에서 웨이퍼 상에 기하학적으로 정합되는 칩의 수를 최적화시키는 단계는 웨이퍼를 오버레이 하도록(overlaying) 예정된 웨이퍼 맵을 제공하는 단계 - 상기 웨이퍼 맵은 상부에 놓인 중심점을 기준으로 함 - 및 상기 웨이퍼 상에서 상기 웨이퍼 맵의 중심점을 변동시킴으로써 상기 웨이퍼 상에 정합될 수 있는 칩의 제 1 수량을 최대화시키는 단계를 포함한다. 상기 칩 수율을 최대화시키는 단계는 에지 제외부 간격을 변동시킴으로써 최대화된 중심점 위치에 고정된 웨이퍼 맵을 이용하여 웨이퍼 상에 정합될 수 있는 칩의 수량을 결정하는 단계, 웨이퍼 맵 위치에 대한 수율 확률 곡선을 제공하는 단계, 각각의 웨이퍼 맵 중심점 위치에 대해 가중치가 부여된(weighted) 수율 확률 곡선을 얻기 위해 각각의 웨이퍼 맵 위치에서의 칩의 수량과 수율 확률 곡선에 곱하는 단계, 상이한 웨이퍼 맵 중심점 위치에 대해 선택적으로 상기 가중치가 부여된 수율확률 곡선들을 비교하는 단계, 및 웨이퍼에 대한 칩 수율을 최대화시키기 위해 웨이퍼 맵 중심점 위치를 선택하는 단계를 포함한다. 웨이퍼 상에 기하학적으로 정합되는 칩의 수를 최적화시키는 단계와 웨이퍼를 위한 칩 수율을 최대화하는 단계는 컴퓨터에 의해 수행될 수 있다.

본 발명은 첨부도면을 참조하여 바람직한 실시예에 대한 다음의 설명에서 더 상세히 설명한다.

본 상세한 설명은 반도체 웨이퍼에 대한 칩 수율을 최대화시키는 방법을 설명한다. 수율 확률 데이터를 웨이퍼 모델링 프로그램에 도입함으로서 사용가능한 칩의 수는 각각의 웨이퍼에 대해 증대될 수 있다. 본 방법은 전형적으로 웨이퍼에 대한 에지 제외부가 비교적 큰 경우에 수율을 개선시킨다. 이 방법은 주어진 칩 유형에 대해 수집된 수율 데이터를 취하여 이 수율 데이터에 따라 웨이퍼 상에서의 칩 위치를 가중치를 부가시킨다. 칩과 대응되는 큰 에지 제외부는 종래 기술에서 사용할 수 없는 것으로 여겨졌기 때문에, 수율 확률에 대한 가중치 부여는 웨이퍼상에서의 칩의 위치에 기초로 이들 칩들 중 일부를 사용할 수 있게 한다. 이것은 주어진 웨이퍼에 대해 칩의 수를 많게 한다.

이제 유사한 참조 번호가 여러 도면에서 유사 또는 동일한 구성요소를 나타내는 도면을 상세히, 먼저 도 2를, 참조하면, 웨이퍼 당 칩의 수 대 밀리미터 단위의 에지 제외부가 도시되어 있다. 도 2의 수직축은 웨이퍼로부터 제조될 수 있는 집적회로 칩의 개수를 도시한다. 웨이퍼는, 예를 들어, 8인치 웨이퍼이다. 도 2의 수평축은 주어진 칩에 대한 에지 제외부 크기를 밀리미터로 나타낸다. 수평축 범위는, 예를 들어, 2mm 내지 8mm 일 수 있다. 이 범위는 웨이퍼(18)와 웨이퍼 맵(20)의 기하학적 배치에 기인한 변위로 제한되는 웨이퍼 맵 중심점(16)(도 1)에 의해 결정된다. 도 2는 칩의 최대 개수가 결정될 때까지 웨이퍼 맵(20)의 중심점(16)이 주어진 에지 제외부에 대해 변동되는 웨이퍼 모델러(modeler)의 곡선(210)그래프이다. 일반적으로, 주어진 에지 제외부에 대한 칩의 최대 수에서 나타나는 변동은 에지 제외부가 증가함에 따라 감소한다.

곡선(210)의 수평 라인 세그먼트 단부에 있는 모서리부(212)를 주목해야 한다. 도 2의 수평 라인은 주어진 에지 제외부에 대한 칩의 수에서 어떠한 감소도 나타내지 않는다. 이것은 에지 제외부가 증가함에 따라 칩의 개수는 소정 범위의 에지 제외부 간격에 대해 비교적 일정하게 유지된다는 것을 의미한다. 이것은 원형 형태의 웨이퍼와 직사각형 형태의 칩을 포함하는 웨이퍼 모델링 그래프에 대해 전형적이다. 여러 개 칩이 동시에 이러한 기하학적 불일치에 기인하여 사용할 수 없는 것으로 여겨진다. 도 1을 참조하면, 에지 제외부 간격(포인트 A 와 포인트 B 사이)이 증가됨에 따라, 예를 들어 12a, 12b 및 12c와 같은, 여러 칩 모서리부는 제외 구역(14)으로 더 깊이 이동되어 더 이상 사용가능한 것으로 여겨지지 않는다.

상기 개시된 발명을 설명하기 위해 도 2에 두개의 포인트가 표기되어 있다. 도시된 바와 같이, 포인트 1은 8인치 직경의 웨이퍼는 에지 제외부가 4.6 밀리미터인 경우 146개의 칩 수율을 갖는다는 것을 나타낸다. 도시된 바와 같이, 포인트 2는 8인치 직경의 웨이퍼는 에지 제외부가 6.85 밀리미터인 경우 140개의 칩 수율을 갖는다는 것을 나타낸다. 이들 칩 수율은 기하학적 배치에 기인하여 허용할 수 있는 칩의 최대 가능 개수를 나타낸다. 웨이퍼 모델러는 주어진 에지 제외부의 웨이퍼(10)에 대한 칩의 최대 개수를 결정하기 위해 웨이퍼 맵 중심점(16)에 의해 웨이퍼 맵(20)을 이동시킨다. 도 1을 참조하라. 도 2는 웨이퍼 상에서 칩의 개수를 최대화시키는 종래 기술을 나타낸다. 도 2에 기초로, 보다 작은 에지 제외부를 갖는 포인트 1이 더 높은 수율, 예를 들어 146개 칩 수율을 가져오는 것처럼 보인다.

도 3을 참조하면, 도 3 좌측의 수직축은 웨이퍼로부터 제조될 수 있는 집적회로 칩의 수를 나타낸다. 상기 웨이퍼는, 예를 들어, 8 인치 웨이퍼이다. 도 3의 수평 축은 주어진 칩에 대한 에지 제외부를 밀리미터로 나타낸다. 수평축의 범위는 도 2에서와 같이 2mm 내지 8mm 사이일 수 있다. 도 3은 웨이퍼 맵의 중심점이 고정되어 유지될 때 주어진 에지 제외부에 대한 수율을 나타낸다.

도 3에는 3개의 곡선이 도시되어 있다. 제 1 곡선(310)은 도 2의 포인트 1에 대해 웨이퍼 모델러에 의해 결정된 위치에 고정된 중심점을 가진 에지 제외부의 범위에 걸친 웨이퍼 당 칩 수율을 도시한다. 제 2 곡선(312)은 도 2의 포인트 2에 대해 웨이퍼 모델러에 의해 결정된 위치에 고정된 중심점을 가진 에지 제외부의 범위에 걸쳐 웨이퍼 당 칩 수율을 도시한다.

고정된 중심점을 유지하고, 작은 에지 제외부(2 mm)로부터 큰 에지 제외부(8 mm)로 이동시킬 때, 웨이퍼 당 칩의 수는 약 4.6 mm의 에지 제외부에서 곡선(312) 보다 곡선(310)에 대해 더 급격히 감소하는 것이 명백하게 된다. 에지 제외부가 증가됨에 따라, 이러한 감소는 칩이 통상적으로 제거될 영역에 보다 많은 칩 영역이 속하게 되는 결과를 나타낸다. 이들 칩이 에지 제외부 구역(14)에 더 깊이 연장되더라도(도 1), 이들 칩은 여전히 사용가능하다.

칩의 위치가 웨이퍼 중심에 더 근접해짐에 따라 개별 칩에 대한 수율 확률은 증가한다. 이것은 곡선(314)으로 예시되어 있다. 곡선(314)은 퍼센트 값으로서 수율 확률을 표시하는 우측 수직축을 갖는다. 곡선(314)은 이전과 같은 에지 제외부에 대해 동일한 수평축을 사용한다. 곡선(314)으로 도시된 바와 같이, 수율 확률은 더 큰 에지 제외부에 대해 증가한다. 곡선(314)은 칩 제조를 위한 전형적인 수율 확률 곡선이다. 도 2의 포인트1에 대해 초기에 주어진 웨이퍼 당 많은 수의 칩에도 불구하고, 웨이퍼 맵 중심점은 더 많은 칩이 웨이퍼 에지에 보다 가깝게 이동될 수 있어 웨이퍼상의 칩들의 위치에 기인한 사용가능한 칩의 개수를 감소시킨다(웨이퍼 중심으로부터 거리가 증가되어, 칩들의 수율확률 감소). 곡선(312)은 더 큰 에지 제외부에 대해 그래프의 평탄대역(plateau)(316)이 도시된 에지 제외부 범위에 걸쳐 일정하게 존재함을 나타낸다. 이것은 더 큰 에지 제외부를 갖는 웨이퍼에 대해 웨이퍼 맵의 중심점을 도 2의 포인트 1에 해당하는 (146개 칩이 이용가능한) 위치로부터 포인트 2에 해당하는 (140개 칩이 이용가능한) 위치의 교체하는 데 있어 잠재적인 장점을 나타낸다. 이러한 결정은 단지 웨이퍼(10)상에 웨이퍼 맵(20)을 기하학적으로 정합시키고 에지 제외부 구역에 속하는 칩을 제거하는 것이 아니라 제외 구역(14)(도 1)에 있는 침을 포함한 전체 칩 수율을 기초로 한다.

이제 도 1 및 도 4를 참조하면, 웨이퍼(10) 상의 웨이퍼 맵(20)의 위치들 사이에서 비교가 이루어질 수 있으며, 웨이퍼 맵 중심 위치에 수율 확률이 통합된다. 수율 확률을 웨이퍼 맵 중심 배치에 통합시키는 방법은 도 2에 도시된 바와 같이 모서리점(212)을 결정함으로서 웨이퍼 상에서 웨이퍼 맵 중심 위치를 얻는 단계를 포함한다. 이것은 에지 제외부에 대한 값을 가정하고 기하학적 구조만을 기초로 에지 제외부의 경계내에 가장 많은 칩이 정합되는 위치를 결정하도록 웨이퍼 맵의 중심을 변동시킴으로서 완료된다. 이러한 결정은 적절하게 프로그래밍된 컴퓨터에 의해 수행될 수 있다.

모서리점(212)이 결정됨에 따라, 웨이퍼 맵에 대한 대응 중심점(16)이 결정된다. 중심점(16)의 위치를 이용하여, 도 3의 곡선(310) 및 곡선(312)이 도 2의 포인트 1 및 포인트 2에 대응하는 중심점(16)에 대해 형성된다. 곡선(310) 및 곡선(312)의 형성은 적절하게 프로그래밍된 컴퓨터에 의해 수행될 수 있다. 곡선(310) 및 곡선(312)은 도 3에서와 같이 에지 제외부의 경계 내에 정합될 수 있는 칩의 개수를 결정하기 위해 에지 제외부를 변동시키고 중심점(16) 위치를 고정시킴으로서 형성된다. 곡선(310) 및 곡선(312)(도 3)은 각각 전체 칩 제조 프로세스에 대한 수율 확률 곡선(314)과 곱해진다. 도 3의 각각의 에지 제외부 치수에서 수율확률은 도 4에 도시된 그래프를 얻기 위해 웨이퍼 축 당 칩 상의 동일한 에지 제외 부 값에서의 대응 값으로 곱해진다.

도 4를 더 참조하면, 곡선(410)은 수율 확률 곡선(314)과 곡선(310)의 곱으로서 형성된다. 곡선(412)도 유사한 방식으로 수율 확률 곡선(314)과 곡선(312)을 곱함으로서 형성된다. 이제 칩의 전체 수율을 포함하는 웨이퍼 맵 중심점(16)의 두개의 선택적 위치 사이에서 비교가 행해진다. 곡선(410)과 곡선(412) 아래 영역은, 예를 들어, 2 mm 내지 8 mm 사이의 에지 제외부 범위에서 취해진다. 각각의 곡선 아래 영역에서 더 큰 값은 가장 바람직한 수율 확률을 제공한다. 곡선(410 및 412) 형성은 적절하게 프로그래밍된 컴퓨터에 의해 수행될 수 있으며, 곡선(410 및 412) 아래 영역은, 예를 들어, 수치 적분 프로그램을 이용하여 계산될 수 있다. 도 4에서, 곡선(412)은 웨이퍼 맵의 중심점에 대한 더 나은 위치를 제공한다. 그래프로 도시된 바와 같이 영역(414) 및 영역(416)은 영역(418)의 면적을 초과한다. 따라서 예를 들어 도 1의 포인트 2와 같이, 종래기술에서 제거되었던 위치가 사용가능한 칩의 전체 수율 증가를 제공하는데, 이는 제거되었을 개별 칩들의 위치가 허용성(acceptance)을 테스트하는 동안 주어진 위치에서 칩이 얼마나 성공적으로 처리되는지를 나타내는 수율 확률 데이터의 가중치를 기초로 이제는 이용될 수 있기 때문이다.

수율 확률 곡선에 대한 가중치부여를 이용하여 주어진 웨이퍼에 최상의 전체수율이 제공된다. 특정한 에지 제외부를 기초로 웨이퍼 당 칩의 최대량을 결정한다기보다는, 칩 수율 데이터는 웨이퍼 맵의 위치에 대한 가중치부여(weighting)를 조절하기 위해 사용된다. 수율 증가치는 더 높은 수율이 예상될 지라도, 예를 들어, 8 인치 크기의 웨이퍼에 대해 1 내지 3% 범위일 수 있다. 웨이퍼의 에지 제외 부 구역에서의 위치에 기인하여 일반적으로 제외될 위치에 있는 칩이 이제는 웨이퍼상의 자신의 위치와 연관된 수율 확률을 기초로 사용될 수 있다고 판단될 수 있다. 상기 위치에서 칩에 대한 수율 확률이 할당된 임계값 보다 크면, 칩은 사용이 허용될 수 있어, 주어진 웨이퍼에 대한 전체 수율을 증가시킨다.

반도체 웨이퍼 당 칩의 전체 수율을 최대화시키는 방법의 (예시적일뿐 제한적인 것으로 의도되지 않은) 실시예가 설명되었지만, 상기 기술사상으로부터 당업자에 의해 다양한 수정 및 변경이 행해질 수 있다. 첨부된 청구범위에 의해 정의되는 바와 같은 본 발명의 범위 및 사상에 속하는 변경이 개시된 본 발명의 특정 실시예에 대해 이루어질 수 있음이 인식되어야 한다. 본 발명이 특허법에 의해 요구되는 상세 사항을 갖추어 설명되었지만, 본 명세서에 의해 특허청구되고 보호되길 원하는 사항은 첨부된 특허청구범위에 나타나 있다.

상기와 같은 본 발명의 구성에 의해 반도체 웨이퍼 상에서 웨이퍼 맵의 중심점을 변경시킴으로써 칩의 사용가능 영역의 이용가능한 수량을 최대화하여 웨이퍼로부터 획득가능한 양호한 칩의 수를 최대화할 수 있다.

도 1은 상부에 칩 위치가 배치되어 있는 웨이퍼 맵을 갖는 웨이퍼의 평면도.

도 2는 전형적인 웨이퍼에 대해 웨이퍼 당 칩 대 에지 제외부를 도시하는 그래프.

도 3은 수평축 상에서의 에지 제외부 대 좌측 수직축상의 웨이퍼 당 칩 및 우측 수직축상의 수율을 도시하는 그래프.

도 4는 가중된 수율 확률 대 에지 제외부를 도시하는 그래프.

* 도면의 주요 부분에 대한 부호의 설명 *

10 : 반도체 웨이퍼 12 : 집적회로 칩

14 : 에지 제외부 구역 20 : 웨이퍼 맵

Claims (12)

1. 반도체 칩 제조 방법으로서,

   웨이퍼 상에 기하학적으로 정합되는 칩의 개수를 최적화시키는 단계 : 및

   상기 웨이퍼 상에서 통상적으로 제외될 수 있는 위치에 배치된 칩을 고려하는 단계; 및 허용가능한 칩의 확률에 가중치를 부여하기 위해 통상적으로 제외될 수 있는 위치에 있는 적어도 하나의 칩에 대한 수율 확률을 이용하여, 상기 허용가능한 칩의 확률이 적어도 하나의 칩에 대한 임계값 이상인 경우 상기 적어도 하나의 칩이 제외되지 않게 하는 단계에 의해,

   상기 웨이퍼에 대한 칩 수율을 최대화시키는 단계

   를 포함하는, 반도체 칩 제조 방법.
2. 제 1 항에 있어서, 상기 웨이퍼상에 기하학적으로 정합되는 칩의 개수를 최적화시키는 단계는 상기 웨이퍼를 오버레이하도록(overlaying) 예정된 웨이퍼 맵(map)을 제공하는 단계 - 상기 웨이퍼 맵은 그 위에 있는 중심점을 기준으로 함 - ;

   상기 웨이퍼 상에서 상기 웨이퍼 맵의 중심점을 변화시킴으로써 상기 웨이퍼상에서 정합될 수 있는 칩의 제 1 수량을 최대화시키는 단계를 포함하는 것을 특징으로 하는 반도체 칩 제조 방법.
3. 제 1 항에 있어서, 상기 칩 수율을 최대화시키는 단계는,

   에지 제외부 간격을 변화시킴으로써 최대화된 중심점 위치에 고정된 웨이퍼맵을 이용하여 웨이퍼 상에 정합될 수 있는 칩의 수량을 결정하는 단계;

   웨이퍼 맵 위치들에 대한 수율 확률 곡선을 제공하는 단계;

   각각의 웨이퍼 맵 중심점 위치에 대해 가중치가 부여된(weighted) 수율 확률곡선을 얻기 위해 각각의 웨이퍼 맵 위치들에서의 칩의 수량과 상기 수율 확률 곡선을 곱하는 단계;

   상이한 웨이퍼 맵 중심점 위치들에 대해 선택적으로 상기 가중치가 부여된 확률 곡선을 비교하는 단계; 및

   상기 웨이퍼에 대한 칩 수율을 최대화시키기 위해 상기 웨이퍼 맵 중심점 위치를 선택하는 단계를 포함하는 것을 특징으로 하는 반도체 칩 제조 방법.
4. 제 1 항에 있어서, 상기 웨이퍼는 직경이 약 8인치인 것을 특징으로 하는 반도체 칩 제조 방법.
5. 제 1 항에 있어서, 상기 웨이퍼 상에 기하학적으로 정합되는 칩의 개수를 최적화시키는 단계와 상기 웨이퍼에 대한 칩 수율을 최대화시키는 단계는 컴퓨터에 의해 수행되는 것을 특징으로 하는 반도체 칩 제조 방법.
6. 반도체 칩 제조 방법으로서,

   웨이퍼를 오버레이하도록 예정된 웨이퍼 맵을 제공하는 단계 - 상기 웨이퍼맵은 웨이퍼 맵 상의 중심점을 기준으로 함 - ;

   상기 웨이퍼 상의 상기 웨이퍼 맵의 중심점을 변화시킴으로써 상기 웨이퍼상에 정합될 수 있는 칩의 제 1 수량을 최대화시키는 단계;

   최대화된 웨이퍼 맵 중심점 위치를 기록하는 단계;

   에지 제외부 간격을 변화시킴으로써 상기 최대화된 중심점 위치에 고정된 상기 웨이퍼 맵을 이용하여 상기 웨이퍼상에 정합될 수 있는 칩의 수량을 결정하는 단계;

   웨이퍼 맵 위치들에 대한 수율 확률 곡선을 제공하는 단계;

   각각의 웨이퍼 맵 중심점 위치에 대해 가중치가 부여된 수율 확률 곡선을 얻기 위해 각각의 웨이퍼 맵 위치들에서 칩의 수량과 상기 수율 확률 곡선을 곱하는 단계;

   상이한 웨이퍼 맵 중심점 위치들에 대해 선택적으로 가중치가 부여된 확률곡선을 비교하는 단계; 및

   상기 웨이퍼에 대한 칩 수율을 최대화시키기 위해 상기 웨이퍼 맵 중심점 위치를 선택하는 단계를 포함하는 반도체 칩 제조 방법.
7. 제 6 항에 있어서, 상기 웨이퍼는 직경이 약 8 인치인 것을 특징으로 하는 반도체 칩 제조 방법.
8. 제 6 항에 있어서, 상기 에지 제외부 간격은 2 밀리미터 내지 8 밀리미터 사이인 것을 특징으로 하는 반도체 칩 제조 방법.
9. 제 6 항에 있어서, 상기 각각의 웨이퍼 맵 위치에서의 칩의 수량과 상기 수율 확률을 곱하는 단계와 상기 웨이퍼에 대한 칩 수율을 최대화시키기 위해 선택적으로 중심점 위치들을 비교하는 단계는 컴퓨터에 의해 수행되는 것을 특징으로 하는 반도체 칩 제조 방법.
10. 칩 수율을 최대화시키는 방법으로서,

    에지 제외부 간격을 변화시킴으로써 최대화된 중심점 위치에 고정된 웨이퍼맵을 이용하여 웨이퍼 상에 정합될 수 있는 칩의 수량을 결정하는 단계;

    웨이퍼 맵 위치에 대해 수율 확률 곡선을 제공하는 단계;

    웨이퍼 맵 중심점 위치 각각에 대해 가중치가 부여된 수율 확률 곡선을 얻기위해 웨이퍼 맵 위치 각각에서 칩의 수량을 상기 수율 확률 곡선과 곱하는 단계;

    상이한 웨이퍼 맵 중심점 위치에 대해 가중치가 부여된 확률 곡선을 비교하는 단계 ; 및

    상기 웨이퍼에 대한 칩 수율을 최대화시키기 위해 상기 웨이퍼 맵 중심점 위치를 선택하는 단계

    를 포함하는 칩 수율을 최대화시키는 방법.
11. 제 10 항에 있어서, 상기 웨이퍼 상의 상기 웨이퍼 맵 중심점을 변화시킴으로써 상기 웨이퍼 상에 정합될 수 있는 칩 수량을 최대화시키는 단계를 더 포함하는 것을 특징으로 하는 칩 수율을 최대화시키는 방법.
12. 제 10 항에 있어서, 상기 에지 제외부 간격은 2 밀리미터 내지 8 밀리미터 사이인 것을 특징으로 하는 칩 수율을 최대화시키는 방법.