KR100585117B1

KR100585117B1 - Semiconductor device with lead data line with reduced line load

Info

Publication number: KR100585117B1
Application number: KR1020030097799A
Authority: KR
Inventors: 신동학; 권기원
Original assignee: 삼성전자주식회사
Priority date: 2003-12-26
Filing date: 2003-12-26
Publication date: 2006-06-01
Anticipated expiration: 2023-12-26
Also published as: KR20050066502A

Abstract

라인부하가 감소된 리드데이터 라인(read data line)을 구비하는 반도체 장치를 개시한다. 상기 반도체장치는, 종래의 리드데이터 라인의 길이를 분할하여 라인의 부하를 감소시키며, 상기 분할된 리드데이터 라인의 정보는 멀티플렉서를 이용하여 선택적으로 목적지에 연결한다. A semiconductor device having a read data line having a reduced line load is disclosed. The semiconductor device divides the length of a conventional read data line to reduce the load on the line, and the information of the divided read data lines is selectively connected to a destination using a multiplexer.

Description

The semiconductor device including read data line with decreased line loads

본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.BRIEF DESCRIPTION OF THE DRAWINGS In order to better understand the drawings cited in the detailed description of the invention, a brief description of each drawing is provided.

도 1은 종래에 사용중인 리드데이터 라인의 연결을 나타내는 다이어그램이다.1 is a diagram illustrating a connection of a lead data line in use in the related art.

도 2는 본 발명의 일 실시 예인 라인부하가 감소된 리드데이터 라인을 구비하는 반도체장치를 나타내는 다이어그램이다.2 is a diagram illustrating a semiconductor device having a read data line having reduced line load according to an embodiment of the present invention.

본 발명은 반도체 메모리 장치에 관한 것으로서, 특히, 다중 포트 구조를 가지는 반도체 메모리 장치에서 라인부하가 감소된 리드데이터 라인(read data line)을 구비하는 반도체 장치에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device, and more particularly, to a semiconductor device having read data lines with reduced line load in a semiconductor memory device having a multi-port structure.

다중 포트(multi port)의 구조를 가지는 종래의 반도체 메모리 장치에서, 각 포트에 할당된 리드데이터 버퍼(read data buffer)는, 메모리 코아(core)에서 한꺼 번에 입력된 512개의 데이터를 16비트씩 연속적(serial)으로 리드데이터 라인을 통해 포트로직(port logic)으로 출력시키는 역할을 한다. In a conventional semiconductor memory device having a multi-port structure, a read data buffer allocated to each port includes 16 bits of 512 data inputted at a time in a memory core. It serially outputs port logic through the read data line.

도 1은 종래에 사용 중인 리드데이터 라인의 연결을 나타내는 다이어그램이다.1 is a diagram illustrating a connection of a lead data line in use in the related art.

도 1을 참조하면, 복수 개(예를 들면, 512개)의 리드데이터는 일정한 개수 (예를 들면, 16비트의 데이터(<15:0>))로 분할되어 N 개(예를 들면, 32개)의 리드데이터 그룹으로 나눠지고, 상기 리드데이터 그룹의 데이터를 병렬로 처리하는 N개(B0 내지 B(N-1))의 3상 버퍼(tri-state buffer, 이하 3상 버퍼)에 연결된다. Referring to FIG. 1, a plurality of pieces of read data (eg, 512 pieces) of read data are divided into a predetermined number (eg, 16 bits of data (<15: 0>)) and N pieces (eg, 32 pieces). Divided into three) read data groups, and connected to N (B0 to B (N-1)) tri-state buffers (hereinafter referred to as three-phase buffers) for processing the data of the read data groups in parallel. do.

각각의 3상 버퍼에 16비트씩 연결된 리드데이터 그룹들(RD_0 내지 RD_(N-1))은, 순차적으로 인에이블(enable)되는 어드레스 제어신호(DA_0 내지 DA_(N-1))에 대응하여 리드데이터 라인(101)으로 출력된다. The read data groups RD_0 to RD_ (N-1) connected to each of the three-phase buffers by 16 bits correspond to address control signals DA_0 to DA_ (N-1) that are sequentially enabled. It is output to the read data line 101.

리드데이터 라인(101)에 실린 데이터는 포트로직(102)으로 전달된다. Data carried on the read data line 101 is transferred to the port logic 102.

데이터 어드레스를 순차적으로 인에이블 시키는 이유는, 서로 다른 3상 버퍼로(B0 내지 B(N-1))부터 출력되는 데이터들이 서로 충돌하지 않도록 하기 위해서이다. 즉, 임의의 3상 버퍼가 온(on) 상태가 되어 데이터를 리드데이터 라인(101)에 전달하고 있으면, 나머지 모든 3상 버퍼들은 오프(off) 상태가 되어 데이터를 대기시킨다. The reason for enabling the data address sequentially is to prevent data output from different three-phase buffers B0 to B (N-1) from colliding with each other. That is, if any three-phase buffer is turned on and transferring data to the read data line 101, all remaining three-phase buffers are turned off to wait for data.

이하에서는 상기 N을 32로 가정하고 설명한다. In the following description, it is assumed that N is 32.

상술한 바와 같이, 종래의 다중 포트 메모리에서 리드데이터 라인(101)에는 32개의 3상 버퍼(B0 내지 B(N-1))의 출력이 모두 연결되어 있기 때문에, 이들 모두 와 연결되기 위한 리드데이터 라인(예를 들면, 총 16000 mu m )의 부하가 크게 된다. 리드데이터 라인의 부하는 데이터의 전달을 지연시키는 요인이 되기 때문에, 이에 따라 3상 버퍼의 드라이버의 구동능력을 향상시켜야 한다. 또한 32개의 3상 버퍼로부터의 정션 커패시턴스(junction capacitance)에도 영향을 받게 된다. 이러한 나쁜 영향을 모두 고려한 설계를 한다는 것은, 레이아웃(layout) 측면에서 비효율적인 요소로 작용하게 된다. As described above, since the outputs of the 32 three-phase buffers B0 to B (N-1) are all connected to the read data line 101 in the conventional multi-port memory, read data for connecting to all of them The load on the line (eg 16000 mu m total) becomes large. Since the load of the read data line is a factor that delays the transfer of data, the driving capability of the driver of the three-phase buffer must be improved accordingly. It is also affected by junction capacitance from 32 three-phase buffers. Designing with all of these bad effects into consideration can be inefficient in terms of layout.

본 발명이 이루고자하는 기술적 과제는, 리드데이터 라인(read data line)의 부하를 감소시키기 위하여 종래의 리드데이터 라인의 길이를 감소시키고, 멀티플렉서를 추가하여 라인부하를 감소시킨 리드데이터 라인을 구비한 반도체장치를 제공하는데 있다.SUMMARY OF THE INVENTION A technical problem to be solved by the present invention is to reduce the load of a read data line, and to reduce the load of a conventional read data line and to add a multiplexer to reduce the line load. To provide a device.

상기 기술적 과제를 달성하기 위한 본 발명에 따른 라인부하가 감소된 리드데이터 라인을 구비하는 반도체장치는, N개의 리드데이터 그룹, N개의 어드레스 제어신호, N개의 3상 버퍼, 및 멀티플렉서를 구비한다. A semiconductor device having a read data line having a reduced line load according to the present invention for achieving the above technical problem includes N read data groups, N address control signals, N three-phase buffers, and a multiplexer.

상기 N 개의 리드데이터 그룹은, 반도체 메모리 장치로부터 외부로 출력하여야 할 정보를 포함하는 복수 개의 비트를 포함한 리드데이터를 일정한 개수의 비트로 분할하여 생성시킨다. The N read data groups are generated by dividing the read data including a plurality of bits including information to be output from the semiconductor memory device into a predetermined number of bits.

상기 N 개의 어드레스 제어신호는, 상기 리드데이터를 처리하기 위한 M개의 비트를 이용하여 생성시킨다. 이를 위하여 상기 M 개의 비트를 디코딩 하여 N 개의 어드레스 제어신호를 생성시키는 디코더를 구비할 수 있다. 여기서, M은 5, N은 32인 것이 바람직하다. The N address control signals are generated using M bits for processing the read data. To this end, a decoder for decoding the M bits and generating N address control signals may be provided. Here, it is preferable that M is 5 and N is 32.

상기 N개의 3상 버퍼 그룹은, N/2 개의 3상 버퍼 그룹으로 양분된다. 그 중 하나의 N/2 개의 3상 버퍼 그룹은, N/2개의 상기 어드레스 제어신호에 따라 일단에 연결된 N/2개의 상기 리드데이터 그룹을 다른 일단에 연결된 제1서브 리드데이터 라인에 전송한다. The N three-phase buffer groups are divided into N / 2 three-phase buffer groups. One N / 2 three-phase buffer group transfers the N / 2 read data groups connected to one end to the first sub read data line connected to the other end according to the N / 2 address control signals.

나머지 N/2 개의 3상 버퍼 그룹은, 나머지 N/2개의 어드레스 제어신호에 따라 일단에 연결된 나머지 N/2개의 리드데이터 그룹을 다른 일단에 연결된 제2서브 리드데이터 라인에 전송한다. The remaining N / 2 three-phase buffer groups transmit the remaining N / 2 read data groups connected to one end to the second sub lead data lines connected to the other end according to the remaining N / 2 address control signals.

멀티플렉서는, 일정한 제어신호를 이용하여, 일단에 연결된 제1서브 리드데이터 라인 및 제2서브 리드데이터 라인을 다른 일단에 연결된 포트로직(port logic)에 선택적으로 전달한다. The multiplexer selectively transfers a first sub lead data line and a second sub lead data line connected to one end to port logic connected to the other end by using a predetermined control signal.

상기 제1서브 리드데이터 라인과 연결된 N/2개의 3상 버퍼 그룹은, 상기 멀티플렉서로부터 멀어질수록 리드데이터 라인 구동능력이 향상되는 특성을 가진 버퍼로 구성되며, 상기 제2서브 리드데이터 라인과 연결된 N/2개의 3상 버퍼 그룹은, 상기 멀티플렉서로부터 멀어질수록 리드데이터 라인 구동능력이 향상되는 특성을 가진 버퍼로 구성되는 것이 바람직하다. The N / 2 three-phase buffer group connected to the first sub lead data line is configured as a buffer having a characteristic of improving read data line driving capability as the distance from the multiplexer increases, and is connected to the second sub lead data line. Preferably, the N / 2 three-phase buffer group is configured as a buffer having a characteristic that the read data line driving capability is improved as the distance from the multiplexer increases.

본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시 예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.DETAILED DESCRIPTION In order to fully understand the present invention, the operational advantages of the present invention, and the objects achieved by the practice of the present invention, reference should be made to the accompanying drawings that illustrate preferred embodiments of the present invention.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. Like reference numerals in the drawings denote like elements.

도 2를 참조하면, 상기 라인부하가 감소된 리드데이터 라인을 구비하는 반도체장치는, N개의 리드데이터 그룹(RD_0 내지 RD_(N-1)), N개의 어드레스 제어신호(DA_0 내지 DA_(N-1)), N개의 3상 버퍼(B0 내지 B(N-1)), 및 멀티플렉서(203)를 구비한다. Referring to FIG. 2, the semiconductor device including the read data line having the reduced line load includes N read data groups RD_0 to RD_ (N-1) and N address control signals DA_0 to DA_ (N−). 1)), N three-phase buffers B0 to B (N-1), and a multiplexer 203.

N 개의 리드데이터 그룹(RD_0 내지 RD_(N-1))은, 반도체 메모리 장치로부터 외부로 출력하여야 할 정보를 포함하는 복수 개의 비트를 포함한 리드데이터를 일정한 개수의 비트로 분할하여 생성시킨다. The N read data groups RD_0 to RD_ (N-1) are generated by dividing read data including a plurality of bits including information to be output from the semiconductor memory device into a predetermined number of bits.

N 개의 어드레스 제어신호(DA_0 내지 DA_(N-1))는, 상기 리드데이터를 처리하기 위한 M개의 비트(Data_addr<M-1:0>)를 이용하여 생성된다. 이를 위하여 상기 M 개의 비트(Data_addr<M-1:0>)를 디코딩 하여 N 개의 어드레스 제어신호(DA_0 내지 DA_(N-1))를 생성시키는 디코더(205)를 구비할 수 있다. 여기서, M은 5, N은 32인 것이 바람직하다. The N address control signals DA_0 to DA_ (N-1) are generated using M bits (Data_addr <M-1: 0>) for processing the read data. To this end, the decoder 205 may be configured to decode the M bits Data_addr <M-1: 0> to generate N address control signals DA_0 to DA_ (N-1). Here, it is preferable that M is 5 and N is 32.

N개의 3상 버퍼 그룹(B0 내지 B(N-1))은, N/2 개의 3상 버퍼 그룹으로 양분된다. 그 중 하나의 N/2 개의 3상 버퍼 그룹(B0 내지 B((N-1)/2))은, N/2개의 상기 어드레스 제어신호(DA_0 내지 DA_((N-1)/2))에 따라 일단에 연결된 N/2개의 상기 리드데이터 그룹(RD_0 내지 RD_((N-1)/2))을 다른 일단에 연결된 제1서브 리드데이터 라인(201)에 전송한다. The N three-phase buffer groups B0 to B (N-1) are divided into N / 2 three-phase buffer groups. One of the N / 2 three-phase buffer groups B0 to B ((N-1) / 2) includes N / 2 of the address control signals DA_0 to DA _ ((N-1) / 2). The N / 2 read data groups RD_0 to RD _ ((N-1) / 2) connected to one end are transmitted to the first sub lead data line 201 connected to the other end.

나머지 N/2 개의 3상 버퍼 그룹(B(N/2) 내지 B(N-1))은, 나머지 N/2개의 어드레스 제어신호(DA_(N/2) 내지 DA_(N-1))에 따라 일단에 연결된 나머지 N/2개의 리드데이터 그룹(RD_(N/2) 내지 RD_(N-1))을 다른 일단에 연결된 제2서브 리드데이터 라인(202)에 전송한다. The remaining N / 2 three-phase buffer groups B (N / 2) to B (N-1) are connected to the remaining N / 2 address control signals DA_ (N / 2) to DA_ (N-1). Accordingly, the remaining N / 2 read data groups RD_ (N / 2) to RD_ (N-1) connected to one end are transmitted to the second sub lead data line 202 connected to the other end.

멀티플렉서(203)는, 제어신호(Data_addr<M-1:0>)를 이용하여, 일단에 연결된 제1서브 리드데이터 라인(201) 및 제2서브 리드데이터 라인(202)을 다른 일단에 연결된 포트로직(port logic, 204)에 선택적으로 전달한다. The multiplexer 203 uses a control signal Data_addr <M-1: 0> to connect the first sub lead data line 201 and the second sub lead data line 202 connected to one end to the other end thereof. Optionally transfer to port logic 204.

멀티플렉서(203)를 제어하기 위한 신호로 제어신호(Data_addr<M-1:0>) 중 MSB(Most Significant Bit)을 이용하는 것이 바람직하다. It is preferable to use a Most Significant Bit (MSB) among the control signals Data_addr <M-1: 0> as a signal for controlling the multiplexer 203.

본 발명에 따른 라인부하가 감소된 리드데이터 라인을 구비하는 반도체장치는, 총 32개의 3상 버퍼가 직접 연결된 종래의 리드데이터 라인(101, 예를 들면, 16000 mu m )을 반으로 분할하여, 2개의 서브 리드데이터 라인(201 및 202, 예를 들면, 8000 mu m ) 2개를 구비하고, 상기 2개의 서브 리드데이터 라인(201 및 202)에 각각 16개씩의 3상 버퍼(B0 내지 B((N-1)/2) 및 B(N/2) 내지 B(N-1))를 연결함으로써, 리드데이터 라인의 부하를 종전에 비하여 반으로 감소시킨다. In the semiconductor device having a read data line having a reduced line load according to the present invention, a conventional read data line 101 (for example, 16000 mu m) in which a total of 32 three-phase buffers are directly connected is divided in half, Two sub lead data lines 201 and 202 (for example, 8000 mu m) are provided, and each of the two sub read data lines 201 and 202 has 16 three-phase buffers B0 to B ( By connecting (N-1) / 2) and B (N / 2) to B (N-1)), the load of the lead data line is reduced by half compared to the past.

2개의 서브 리드데이터 라인(201 및 202)으로부터 포트로직(204)으로 데이터를 전달하기 위해서는 한 개의 멀티플렉서(multiplexor,203)가 필요하다. 멀티플렉서(203)를 동작시키기 위해서는 제어신호(Data_addr<M-1:0>)를 이용하며, 특히 MSB(Most Significant Bit) 즉, M번째 어드레스 비트를 이용하는 것이 바람직하다. M을 5라 가정하면, MSB 즉, 5번째 어드레스 데이터(Data_addr<4>)가 로우 상태의 값을 가지면, 제1서브 리드데이터 라인(201)을 포트로직(204)에 연결시키고, 그렇지 않으면 제2서브 리드데이터 라인(202)을 포트로직(204)에 연결시켜 모든 리드데이터를 포트 로직으로 전송할 수 있다. One multiplexer 203 is required to transfer data from the two sub lead data lines 201 and 202 to the port logic 204. In order to operate the multiplexer 203, the control signal Data_addr <M-1: 0> is used, and in particular, it is preferable to use the MSB (Most Significant Bit), that is, the Mth address bit. Assuming M is 5, if the MSB, that is, the fifth address data (Data_addr <4>) has a low value, connects the first sub lead data line 201 to the port logic 204, otherwise, The two sub lead data lines 202 may be connected to the port logic 204 to transmit all the read data to the port logic.

멀티플렉서(203)는 처리하여야 하는 데이터 비트의 수에 따라 결정되면, 여기서는 16 비트를 바람직한 것으로 가정한다. 그러나 사용되는 시스템에 따라 언제든지 변경될 수 있다. When the multiplexer 203 is determined according to the number of data bits to be processed, it is assumed here that 16 bits are preferable. However, it can be changed at any time, depending on the system used.

제1서브 리드데이터 라인(201)과 연결된 N/2개의 3상 버퍼 그룹(B0 내지 B((N-1)/2))은, 멀티플렉서(203)로부터 멀어질수록 리드데이터 라인 구동능력이 향상되는 특성을 가진 버퍼들로 구성되며, 제2서브 리드데이터 라인(202)과 연결된 N/2개의 3상 버퍼 그룹(B(N/2) 내지 B(N-1))은, 멀티플렉서(203)로부터 멀어질수록 리드데이터 라인 구동능력이 향상되는 특성을 가진 버퍼들로 구성되는 것이 바람직하다. As the N / 2 three-phase buffer groups B0 to B ((N-1) / 2) connected to the first sub lead data line 201 move away from the multiplexer 203, the read data line driving capability is improved. The N / 2 three-phase buffer groups B (N / 2) to B (N-1) connected to the second sub lead data line 202 may include a multiplexer 203. It is preferable to configure the buffers with the characteristic that the read data line driving capability is improved as the distance is far from.

상기 구조에서 멀티플렉서(203)로부터 멀리 떨어진 3상 버퍼의 사이즈를 크게 함으로써, 레이아웃의 효율과 데이터 전송 지연시간을 더욱 더 감소시킬 수 있다. In this structure, by increasing the size of the three-phase buffer away from the multiplexer 203, layout efficiency and data transmission delay time can be further reduced.

이상에서와 같이 도면과 명세서에서 최적 실시 예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사 용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.As described above, the optimum embodiment has been disclosed in the drawings and the specification. Although specific terms have been used herein, they are used only for the purpose of describing the present invention and are not intended to limit the scope of the present invention as defined in the claims or the claims. Therefore, those skilled in the art will understand that various modifications and equivalent other embodiments are possible. Therefore, the true technical protection scope of the present invention will be defined by the technical spirit of the appended claims.

상술한 바와 같이 본 발명에 따른 라인부하가 감소된 리드데이터를 구비하는 반도체장치는, 리드데이터 라인의 부하가 감소될 뿐만 아니라, 상기 리드데이터 라인을 구동하여야 하는 3상 버퍼의 구동능력도 감소시킬 수 있다. 또한 줄어든 리드데이터 라인의 부하 및 구동능력을 감소시켜도 되는 3상 버퍼는, 레이아웃 측면에서도 상당한 이득을 얻을 수 있다. As described above, the semiconductor device having the read data having the reduced line load according to the present invention not only reduces the load of the read data line but also reduces the driving capability of the three-phase buffer that must drive the read data line. Can be. In addition, the three-phase buffer, which may reduce the load and driving capability of the reduced read data line, can obtain significant gains in terms of layout.

Claims

N read data groups generated by dividing read data including a plurality of bits including information to be output from the semiconductor memory device into a predetermined number of bits;

N address control signals generated by decoding a data address having M bits for processing the read data;

N / 2 three-phase buffer groups for transmitting the N / 2 read data groups connected to one end to the first sub read data lines connected to the other end according to the N / 2 address control signals;

N / 2 three-phase buffer groups for transmitting the remaining N / 2 read data groups connected to one end to the second sub lead data lines connected to the other end according to the remaining N / 2 address control signals;

And a multiplexer configured to selectively transfer the first sub lead data line and the second sub lead data line connected to one end to port logic connected to the other end by using a predetermined control signal. A semiconductor device having a read data line with a reduced load.

The semiconductor device of claim 1, further comprising a read data line having the reduced line load.

And a decoder for decoding the data address to generate the N address control signals.

The method of claim 1, wherein the constant control signal,

And a read data line having a reduced line load, said data address being the data address.

The N / 2 three-phase buffer group connected to the first sub lead data line comprises:

And a buffer having a characteristic of improving read data line driving capability as the distance from the multiplexer increases.

N / 2 three-phase buffer group connected to the second sub lead data line,

And a read data line having a reduced line load, the buffer having a characteristic of improving read data line driving capability as the distance from the multiplexer increases.

The method of claim 1, wherein the read data,

512 bits,

The M bits,

5 bits,

N is,

And a lead data line having a reduced line load.