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KR100610519B1 - 영상 처리 장치, 특수 효과 장치 및 영상 처리 방법 - Google Patents

영상 처리 장치, 특수 효과 장치 및 영상 처리 방법 Download PDF

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KR100610519B1
KR100610519B1 KR1019990018208A KR19990018208A KR100610519B1 KR 100610519 B1 KR100610519 B1 KR 100610519B1 KR 1019990018208 A KR1019990018208 A KR 1019990018208A KR 19990018208 A KR19990018208 A KR 19990018208A KR 100610519 B1 KR100610519 B1 KR 100610519B1
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구라시게마사후미
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소니 가부시끼 가이샤
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Abstract

비교적 저속 메모리를 효과적으로 사용함으로써, 변환되는 영상 데이터가 고속으로 무작위 액세스되는 것을 가능하게 하는 영상 변환 메모리가 개시된다. 성분들을(Y, C, K)로 구성되는 비디오 데이터는 병렬로, 32 비트의 데이터폭을 가진 채 입력된다. 입력 비디오 데이터의 클록 주파수는, 입력 비디오 데이터가 각 샘플링 포인트에서 직렬로, 그리고 10비트의 데이터폭을 갖는 성분들(Y, C, K)의 비디오 데이터로 재배열되도록, 다중화기(multiplex)에 의해 4배로 증가된다. 수평 방향으로 입력되는 데이터는 4의 버스트(burst) 길이를 갖는 SDRAM에 버스트 기록된다. 이 때, 다른 뱅크들에 인접 화소 데이터를 기록하도록 수평 방향의 각 샘플링 포인트 및 수직 방향의 각 라인에 대해 뱅크들이 교대로 스위칭된다. 개개의 뱅크들에서, 성분들(Y, C, K)은 어드레스들(n, n+1, n+2)에 연속적으로 각각 할당된다. 뱅크들이 교대로 스위칭되어 수직 방향으로 버스트 판독될 경우, 비디오 데이터는 SDRAM들에 의해 수평/수직 방향으로 재배열될 수 있다.
영상 변환 메모리, 샘플링 포인트, 버스트 기록, 무작위 액세스, SDRAM

Description

영상 처리 장치, 특수 효과 장치 및 영상 처리 방법{Image processing apparatus, special effect apparatus, and image processing method}
도 1은 특수 효과를 위한 종래의 처리를 설명하는 개략도.
도 2는 특수 효과를 위한 메모리의 액세스 처리를 설명하는 개략도.
도 3은 SRAM들을 사용하는 종래 기술에 따른 화상 변환 회로의 구조의 예를 도시하는 블록도.
도 4는 DRAM들을 사용하는 종래의 주사 변환기 구조의 예를 도시하는 블록도.
도 5는 본 발명에 따른 영상 처리 장치의 구조의 예를 도시하는 블록도.
도 6은 주사 변환 처리를 수행하는 필터의 구조의 예를 도시하는 블록도.
도 7은 본 발명의 실시예에 따른 주사 변환부의 구조의 예를 도시하는 블록도.
도 8은 다중화 처리를 도시하는 타임차트.
도 9는 SDRAM의 액세스 방법의 예를 도시하는 타이밍도.
도 10은 SDRAM의 제약조건(restriction)의 예의 리스트를 도시하는 개략도.
도 11은 본 발명의 제 1 실시예에 따른 SDRAM의 샘플링 포인트들과 어드레스들 사이의 관계를 도시하는 개략도.
도 12는 SDRAM에 대한 데이터 판독 처리의 예를 도시하는 타이밍도.
도 13a 및 도 13b는 선형 보간 처리를 설명하는 개략도.
도 14는 본 발명의 제 2 실시예에 따른 메모리의 구조의 예를 도시하는 블록도.
도 15는 본 발명의 제 2 실시예에 따른 SDRAM(55A 내지 55D)의 샘플링 포인트들과 어드레스들 사이의 관계를 도시하는 개략도.
* 도면의 주요부분에 대한 부호의 설명 *
12 : 필터 13, 32 : 메모리
14 : 보간 20 : 기록 어드레스 생성회로
21 : 판독 어드레스 생성회로 22 : 컴퓨터
41, 51 : 판독/기록 절환회로 42, 52 : 다중화기
43, 53 : 역다중화기
발명의 분야
본 발명은, 특수 시각 효과를 얻기 위해 디지털화된 영상 데이터에 대한 미리정해진 영상 처리를 수행하는, 영상 처리 장치, 특수 효과 장치 및, 영상 처리 방법에 관한 것이다.
관련 기술의 설명
영상 신호에 대한 미리정해진 영상 처리를 수행하고 특수 시각 효과를 얻는 특수 영상 장치는 공지되어 있다. 최근에, 그런 특수 효과 장치는 영상 신호를 디지털 신호로 변환함으로써 다양한 표현을 제공한다.
그런 특수 효과 장치에 의해 얻는 특수 효과의 예들로는, 영상의 회전 효과, 축소 효과 및 확대 효과가 있다. 이들 예들 중 확대 효과에서, 영상은 중심에서 바깥쪽으로 확대된다. 그런 특수 효과들에서는, 도 1에 도시된 것처럼, 하나의 필드 또는 하나의 프레임의 영상 데이터가 매핑 메모리에 기록된다. 영상 데이터가 메모리로부터 판독될 때, 미리정해진 메모리 어드레스들이 생성된다. 발생된 어드레스들에 대응하는 영상 데이터가 매핑 메모리로부터 판독된다. 이로써, 영상이 변환되어 미리정해진 특수 효과가 얻어진다.
그런 처리가 수행될 때, 메모리에 기록된 영상 데이터는 메모리로부터 무작위로 판독된다. 즉, 도 2에 도시된 것처럼, 영상 데이터는 메모리에 순차적으로 기록되고, 메모리로부터 무작위로 판독된다. 이 때, 영상 데이터는 실시간으로 처리되어야 하므로, 고속으로 액세스되어야 한다. 따라서, 무작위 액세스 가능한 고속 메모리인 SRAM들(Static Random Access Memories)이 사용되었다.
도 3은 SRAM들을 사용하는 종래의 영상 변환 회로들의 구조의 예를 도시한다. 영상이 변환되는 샘플링 포인트(X)을 둘러싸는 4개의 샘플링 포인트들(A, B, C, D)의 데이터로 변환할 때(예컨대, 영상이 미리정해진 비로 확대되거나 축소될 때), 소위 쌍일차(bilinear) 보간법이 사용된다. 샘플링 포인트(X)과 각 샘플링 포인트들(A, B, C, D) 사이의 비에 대응하여, 샘플링 포인트들(A, B, C, D)이 가중된다. 따라서, 영상 신호가 변환될 때, 4개의 샘플링 포인트들의 데이터가 동시에 요구된다. 따라서, 샘플링 포인트들(A 내지 D)에 대응하는 SRAM들의 4세트들이 요구된다.
단자(120)로부터 공급된 데이터는, 각각 10비트의 데이터폭을 갖는 휘도 신호(Y), 색 신호(C) 및, 키 신호(K)를 갖는 성분 신호로 구성된다. 따라서, 성분 신호는 30비트 또는 32비트의 데이터 폭을 갖는다. 즉, 각 SRAM의 1 워드는 16비트 또는 8비트이다. 32비트의 데이터폭을 갖는 하나의 샘플링 포인트의 데이터가 16비트의 데이터폭을 갖는 SRAM들로부터 액세스될 때, 병렬접속된 두 개의 SRAM들이 요구된다. 또한, 각 SRAM의 기억 용량은 1 Mbit 정도로 작기 때문에, 변환 데이터의 어드레스들을 위해 또 다른 SRAM이 요구된다. 또한, 데이터가 병렬로 기록되고 판독될 때, 교대로 스위칭되는 두 세트들의 SRAM들이 요구된다.
즉, 종래의 구조에서는, 도 3에 도시된 것처럼, 각각 2개의 SRAM들로 구성되는 8개의 SRAM 세트들(123A 내지 123H)이 기록 처리에 요구된다. 따라서, 총 16개의 SRAM들이 기록 처리에 요구된다. 마찬가지로, 각각 두 개의 SRAM들로 구성되는 8개의 SRAM 세트들(124A 내지 124H)이 판독 처리에 요구된다. 따라서, 총 16개의 SRAM들이 판독 처리에 요구된다. 따라서, 종래의 구조에서는 총 32개의 SRAM들이 요구된다.
기록 처리를 위한 SRAM 세트들(123A 내지 123H)과 판독 처리를 위한 SRAM 세트들(124A 내지 124H)은 판독/기록 스위칭 회로(121)에 의해 교대로 스위칭된다. 따라서, 판독 처리 및 기록 처리는 병렬로 수행될 수 있다. 판독되는 4개의 포인트들(A 내지 D)의 영상 데이터는 보간 회로(122)에 공급된다. 보간 회로(122)는 4개의 포인트들(A 내지 D)의 영상 데이터에 대한 보간 처리를 수행하여 보간된 데이터를 단자(125)에 출력한다.
하나의 SRAM의 기억 용량이 하나의 DRAM(Dynamic RAM)의 용량과 동일할 때, SRAM은 DRAM보다 비싸며 더 큰 전력을 소비한다.
따라서, DRAM들이 전술된 매핑 메모리에 사용되어야 한다. 그러나, DRAM들에서는, 데이터가 판독될 때 두 개의 어드레스들(RAS 및 CAS)이 지정되어야 한다. 또한, DRAM들은 선충전 시간을 필요로 하므로, 고속으로 무작위로 액세스될 수 없다.
따라서, DRAM들이 전술된 응용에 사용될 때, 복수의 DRAM들이 병렬로 접속된다. 즉, 데이터가 복수의 DRAM들에 따로 따로 기록되어야 하므로, DRAM들의 액세스 속도는 상당히 증가된다. 그러나, DRAM들이 병렬로 접속될 때, 각 DRAM에 기록된 데이터의 양이 감소된다. 최근에는, DRAM들의 기억 용량이 증가추세에 있으므로, 그 효율이 악화된다.
또한, 전술된 특수 효과 처리를 수행하기 전에, 주사(scan) 변환기에 의해 수평 및 수직 방향으로 영상 데이터에 대한 필터링 처리가 수행된다. 필터링 처리가 수직 방향으로 수행될 때, 인접 주사 라인들이 사용된다. 따라서, 데이터는 각 필드 또는 각 프레임에 수평 방향으로 연속적으로 저장되고, 수직 방향으로 판독된다. 따라서, 고속으로 무작위 액세스될 수 있는 메모리들이 요구된다.
도 4는 DRAM들을 사용하는 종래의 주사 변환기의 구조의 예를 도시한다. 주사 변환기는 2상 병렬 구조를 갖는다. 단자(100)로부터 입력되는 영상 데이터의 제 1 필드의 데이터는, 각각 16 비트의 데이터폭을 갖는 두 개의 DRAM들(102A 및 102B)에 기록된다. 마찬가지로, 제 2 필드의 데이터는, 각각 16 비트들의 데이터 폭을 갖는 두 개의 DRAM들(102C 및 102D)에 기록된다.
주사 변환기는 영상 데이터에 대한 기록 처리 및 판독 처리를 병렬로 수행하기 때문에, DRAM들(102A 내지 102D) 및 DRAM들(103A 내지 103D)인 2세트들의 메모리들이 요구된다. 2 세트들의 메모리들은 판독/기록 스위칭 회로(101)에 의해 교대로 스위칭된다. 데이터가 판독될 때, 2상 메모리들은 교대로 액세스되고 영상 데이터는 수직방향으로 연속적으로 판독된다. 판독된 데이터는 단자(104)로부터 얻어진다. 따라서, 8개의 DRAM들이 요구된다.
즉, 주사 변환기가 DRAM들로 구성될 때, 복수의 DRAM들이 요구된다.
따라서, 본 발명의 목적은, 비교적 저속의 메모리가 고속으로 무작위로 판독될 수 있도록 하는 영상 처리 장치, 특수 효과 장치 및 영상 처리 방법을 제공하는 것이다.
본 발명의 한 측면에 따라, 메모리로부터 미리정해진 순서로 디지털 비디오 데이터를 판독하여 변환 처리를 수행하는 영상 처리 장치로서, 복수의 뱅크들을 갖는 메모리와; 디지털 비디오 데이터의 하나의 샘플링 포인트의 복수의 샘플들이 메모리의 복수의 뱅크들 중 하나의 뱅크의 연속 어드레스들에 기록되는 방식으로 메모리의 어드레스를 제어하는 어드레스 제어 수단을 구비하는 영상 처리 장치가 제공된다.
본 발명의 다른 측면에 따라, 메모리로부터 미리정해진 순서로 디지털 비디오 데이터를 판독하여 특수 영상 효과를 얻는 특수 효과 장치로서, 복수의 뱅크들을 갖는 메모리와; 디지털 비디오 데이터의 하나의 샘플링 포인트의 복수의 샘플들을 메모리의 복수의 뱅크들 중 하나의 뱅크의 연속 어드레스들에 기록하고, 인접 샘플링 포인트의 샘플들이 다른 뱅크에 기록되는 방식으로 디지털 비디오 데이터의 각 샘플링 포인트 및 디지털 비디오 데이터의 각 라인에 대해 복수의 뱅크들을 교대로 스위칭하는 어드레스 제어 수단을 구비하는 특수 효과 장치가 제공된다.
본 발명의 또 다른 실시예에 따라, 메모리로부터 미리정해진 순서로 디지털 비디오 데이터를 판독하여 특수 영상 효과를 얻는 특수 효과 장치로서, 복수의 뱅크들을 갖는 메모리와; 디지털 비디오 데이터의 하나의 샘플링 포인트의 복수의 샘플들을 메모리의 복수의 뱅크들 중 하나의 뱅크의 연속 어드레스들에 기록하고, 하나의 샘플링 포인트의 샘플들이 메모리의 복수의 뱅크 중 적어도 두 개의 뱅크에 기록되는 방식으로 메모리의 어드레스들을 제어하는 어드레스 제어 수단을 구비하는 특수 효과 장치가 제공된다.
본 발명의 다른 측면에 따라, 메모리로부터 미리정해진 순서로 디지털 비디오 데이터를 판독하여 변환 처리를 수행하는 영상 처리 방법으로서, 디지털 비디오 데이터의 하나의 샘플링 포인트의 복수의 샘플들을 메모리의 복수의 뱅크들 중 하나의 뱅크의 연속 어드레스들에 기록하는 단계와; 상기 메모리로부터 미리정해진 순서로 디지털 비디오 데이터를 판독하는 단계를 구비하는 영상 처리 방법이 제공된다.
전술된 것처럼, 본 발명에 따르면, 복수의 뱅크들을 갖는 메모리가 사용된다. 또한, 메모리의 어드레스 제어 수단에 의해, 디지털 비디오 데이터의 하나의 샘플링 포인트 복수의 샘플들, 예컨대 휘도(Y), 색(C), 키(K)가, 메모리의 복수의 뱅크들 중 하나의 뱅크의 연속 어드레스들에 기록된다. 따라서, 하나의 샘플링 포인트의 복수의 샘플들이 버스트 기록되고 버스트 판독될 수 있다.
또한, 본 발명에 따르면, 복수의 뱅크들을 갖는 메모리가 사용된다. 또한, 메모리의 어드레스 제어 수단에 의해, 디지털 비디오 데이터의 하나의 샘플링 포인트의 복수의 샘플들, 예컨대 휘도(Y), 색(C), 키(K)가, 메모리의 복수의 뱅크들 중 하나의 뱅크의 연속 어드레스들에 기록된다. 디지털 비디오 데이터가 기록될 때, 인접 샘플링 포인트의 샘플들이 다른 뱅크들에 기록되는 방식으로, 각 샘플링 포인트 및 각 라인에 대해 뱅크들이 교대로 스위칭된다. 따라서, 뱅크들이 교대로 스위칭됨으로써, 디지털 비디오 데이터는 수직 방향으로 고속으로 판독될 수 있다.
또한, 본 발명에 따르면, 복수의 뱅크들을 갖는 메모리가 사용된다. 또한, 디지털 비디오 데이터의 하나의 샘플링 포인트의 복수의 샘플들, 예컨대 휘도(Y), 색(C), 키(K)가, 메모리의 복수의 뱅크들 중 하나의 뱅크의 연속 어드레스들에 기록된다. 디지털 비디오 데이터가 기록될 때, 하나의 샘플링 포인트의 데이터가 복수의 뱅크들에 기록되므로, 어떤 샘플링 포인트이 선택되더라도, 뱅크들이 교대로 스위칭됨으로써 디지털 비디오 데이터는 고속으로 판독될 수 있다.
본 발명의 상기 및 다른 목적, 특징 및 장점들은 첨부된 도면과 관련하여 다음 상세한 설명을 참조함으로써 보다 명료해 질 것이다.
다음으로, 첨부된 도면을 참조하여, 본 발명의 제 1 실시예를 설명한다. 도 5는 본 발명에 따른 영상 처리 장치(1)의 구조의 예를 도시한다. 영상 처리 장치(1)에서, 입력 아날로그 비디오 신호는 디지털 신호로 변환된다. 디지털 신호는 메모리에 기록된다. 예컨대 컴퓨터에 접속된 제어기에 의해, 메모리의 판독 어드레스는 확대 효과, 축소 효과 및 영상의 폭발 효과와 같은 다양한 효과를 얻도록 제어된다.
아날로그 비디오 신호는 단자(10)에 입력된다. 비디오 신호는 휘도 신호(Y), 색 신호(C), 키 신호(K)를 갖는 성분 신호(YCK)로 구성된다. 키 신호(K)는 현재의 화소가 유효한지의 여부를 나타낸다. 비디오 신호는 3원색 신호들(R, G, B) 및 키 신호(K)를 갖는 신호(RGB)로 구성될 수도 있다. 대안적으로, 비디오 신호는 신호들(Y, U, V) 및 키 신호(K)를 갖는 신호(YUVK)로 구성될 수도 있다. 또한, 비디오 신호는 성분 신호로 변환되는 합성 신호로 구성될 수도 있다.
비디오 신호는 단자(10)로부터 A/D 변환기(11)에 공급된다. A/D 변환기(11)는 미리정해진 샘플링 주파수에서 비디오 신호를 샘플링함으로써 비디오 신호를 디지털 신호로 변환한다. 디지털 신호는 필터(12)에 공급된다. 필터(12)는 비디오 신호를 수평 및 수직 방향에서 필터링한다. 필터(12)는 비디오 신호를 수평 방향으로 필터링하고 필터링된 비디오 신호를 수직 방향으로 판독하는 주사 변환기 부분이다.
도 6은 주사 변환 처리를 수행하는 필터(12)의 구조의 예를 도시한다. 비디오 신호는 단자(30)로부터 입력된다. 입력 비디오 신호는 수평 필터(31)에 공급된다. 수평 필터(31)는 각 라인에 대해 비디오 신호를 필터링한다. 필터링된 신호는 메모리(32)에 기록된다. 데이터는 메모리(32)로부터 수직방향으로 판독된다. 판독된 데이터는 주직 필터(33)에 공급된다. 수직 필터(33)는 메모리(32)로부터 판독되는 데이터에 대한 수직 방향의 필터링 처리를 수행한다. 수직 필터(33)의 출력 데이터는 단자(34)로부터 얻어진다.
필터(12)는 비디오 신호를 수직 및 수평 방향으로 필터링하여 비디오 신호에 대한 양자화 처리시의 에일리어싱(aliasing)을 감소시킨다. 필터링된 비디오 신호는 메모리(13)에 기록된다. 메모리(13)에 기록된 비디오 데이터의 기록 어드레스는 기록 어드레스 생성 회로(20)에 의해 생성된다. 메모리(13)는 특수 효과를 수행하는 매핑 메모리이다. 필요할 경우, 메모리(13)에 기록된 데이터는 솎음처리(thin out)되어 변경된 순서로 판독된다.
메모리(13)에 기록되는 비디오 데이터는 판독 어드레스 생성 회로(21)에 의해 생성된 판독 어드레스에 대응하여 판독된다. 메모리(13)로부터 판독되는 비디오 데이터는 보간 회로(14)에 공급된다. 보간 회로(14)는 메모리(13)로부터 수신된 비디오 데이터를 보간한다. 보간된 비디오 데이터는 D/A 변환기(15)에 공급된다. D/A 변환기(15)는 보간 회로(14)로부터 수신된 비디오 데이터를 아날로그 비디오 신호로 변환한다. 아날로그 비디오 신호는 단자(16)로부터 출력된다.
판독 어드레스 생성 회로(21)는 컴퓨터(22)로부터 수신된 명령에 대응하는 미리정해진 순서로 메모리(13)의 판독 어드레스를 생성한다. 컴퓨터(22)는 영상에 대해 다양한 특수 효과(확대 효과, 축소 효과, 폭발 효과 등등)를 지정하는 제어기(23)를 갖는다. 컴퓨터(22)는 제어기(23)의 동작에 대응하여 판독 어드레스 생성 회로(21)에 제어 신호를 공급한다. 판독 어드레스 생성 회로(21)는 지정된 효과에 대한 제어 신호에 대응하여 메모리(13)의 판독 어드레스를 생성한다.
판독 어드레스 생성 회로(21)는 보간 회로(14)에, 메모리(13)에 공급된 판독 어드레스에 대응하는 제어 신호를 공급한다. 따라서, 보간 회로(14)는 지정된 특수 효과에 대응하여 메모리(13)로부터 판독되는 비디오 데이터를 보간한다.
본 발명의 제 1 실시예는 도 5 및 도 6에 도시된 주사 변환기 부분(즉, 필터(12), 특히, 필터(12)의 메모리(32))에 적용된다. 도 7은 본 발명의 제 1 실시예에 따른 주사 변환기 부분의 구조의 예를 도시한다. 도 7에 도시된 주사 변환기 부분은 도 6에 도시된 메모리(32)에 대응한다.
비디오 데이터는 단자(40)로부터 입력된다. 전술된 것처럼, 비디오 데이터는 성분들(Y, C, K)을 갖는 성분들(Y, C, K)을 갖는 성분 신호(YCK)로 구성된다. 이 예에서는, 성분 신호의 성분들(Y, C, K)의 각 샘플에 10비트가 할당된다. 따라서, 입력 비디오 데이터의 데이터폭은 30비트이다. 다른 예로서, 입력 비디오 데이터의 데이터폭은 2비트의 의사 데이터를 포함하여 32 비트이다. 다른 예로서, 입력 비디오 신호가 신호들(R, G, B, K)를 갖는 합성 신호로 구성될 때, 성분(R, G, B, K)의 각 샘플에는 8비트가 할당된다.
입력 비디오 데이터는 판독/기록 스위칭 회로(41)에 공급된다. 판독/기록 스위칭 회로(41)는 다중화기(42) 및 역다중화기(43)를 갖는다. 다중화기(42)는 32 비트의 병렬 비디오 데이터를, 입력 비디오 데이터보다 4배 더 높은 클록 주파수에서 개별 성분의 직렬 비디오 데이터로 재배열한다.
즉, 도 8의 타이밍도에 도시된 것처럼, 입력 데이터는 성분들(Y, C, K)의 병렬 데이터이며, 30 비트(32 비트)의 데이터폭을 갖는다. 입력 데이터보다 4배 더 높은 클록 주파수에서, 입력 데이터는 시간축 방향으로 압축된다. 비디오 데이터의 각 샘플링 포인트의 성분들(Y, C, K)은 직렬로 배열되고, 10비트의 데이터폭을 갖는 데이터로서 출력된다.
다른 예로서, 비디오 신호가 3원색 신호에 대응하는 성분들(R, G, B, K)로 구성될 때, 샘플링 포인트의 성분들(R, G, B, K)은 직렬로 배열되고 8비트의 데이터 폭을 갖는 데이터로서 출력된다.
10비트의 데이터 폭을 갖는 데이터는 SDRAM(44)에 기록된다. 판독/기록 스위칭 회로(41)는 SDRAM들(44 및 45)인 두 개의 SDRAM에 접속된다. 판독/기록 스위칭 회로(41)는, 데이터가 하나의 SDRAM에 기록되고 있는 동안에 다른 SDRAM으로부터 데이터가 판독되도록, 미리정해진 타이밍에서 두 개의 SDRAM들(44 및 45)의 판독 처리와 기록 처리를 교대로 스위칭한다. 이 예에서는, 단순성을 위해, 데이터가 SDRAM(44)에 기록되고 있는 동안, 데이터가 SDRAM(45)으로부터 판독된다고 가정한다.
다음에, SDRAM들(44 및 45)에 대한 액세스 방법을 설명한다. SDRAM들(44 및 45)의 어드레스는 열 어드레스 및 행 어드레스의 매트릭스로서 지정된다. SDRAM들(44 및 45) 각각은 교대로 스위칭되는 뱅크들(A 및 B)인 두 개의 메모리 영역을 갖는다. 행 어드레스는 뱅크들(A 및 B) 각각에 지정된다. 열 어드레스는 행 어드레스 각각에 지정된다. SDRAM들(44 및 45) 각각의 데이터폭은 16 비트이다. SDRAM들(44 및 45) 각각의 기억 용량은 약 16Mbit 이다.
열 어드레스에 대해 연속적으로 데이터를 기록 또는 판독하도록 한 번에 복수의 열 어드레스들이 SDRAM들(44 및 45) 각각에 동시에 연속적으로 액세스될 수 있다. 즉, 버스트 판독 처리 및 버스트 기록 처리가 수행될 수 있다. 연속적으로 기록 및 판독될 수 있는 워드의 수는 버스트 길이로 언급된다. 버스트 길이는, "1", "2", "4", "8", "전 페이지(full page)"와 같이 자유롭게 설정될 수 있다. 이 예에서, 버스트 길이는 "4"로 설정된다.
SDRAM들(44 및 45)은 명령에 대응하여 제어된다. 예컨대, SDRAM 각각은, 미리정해진 명령 입력 단자와 12 비트 병렬 입력부를 갖는 어드레스 입력 단자에 입력되는 신호들의 조합인 명령에 대응하여 제어된다. 이 명령은 예컨대 제어기(도시안됨)에 의해 생성되어 SDRAM들(44 및 45)에 공급된다.
SDRAM들(44 및 45)이 명령에 따라 제어될 때, 동기 메모리인 SDRAM들(44 및 45)의 비동기 특성에 기인하여 수 개의 제약 조건이 존재한다. 데이터가 SDRAM들(44 및 45)에 대해 효과적으로 기록 및 판독될 때, 제약 조건은 충분히 고려되어야 한다. 다음에, SDRAM들(44 및 45)의 제어 처리 및 제약 조건을 간단히 설명한다. 도 5는 SDRAM들(44 및 45)의 액세스 방법의 예를 도시하는 타이밍도이다.
SDRAM들(44 및 45)이 사용될 때, 모드 레지스터가 설정된다. SDRAM들(44 및 45)의 동작 모드는 모드 레지스터의 설정에 의존한다. 모드 레지스터는 모드 레지스터 설정 명령에 대응하여 설정된다. 모드 레지스터는 CAS 대기시간(latency), 랩 타입(lap type), 버스트 길이를 설정한다. 모드 레지스터가 설정된 후, 미리정해진 시간, 예컨대 20 ns 가 경과할 때까지 다음 명령이 입력될 수 없다.
CAS 대기시간은 이들 파라미터 중에서 가장 중요하다. CAS 대기시간은 명령이 입력된 후 데이터가 판독될 때까지의 대기시간(즉, 클록 펄스의 수)을 설정하는 데 사용된다. 즉, 명령이 입력될 때, 데이터는 CAS 대기시간에 대응하는 미리정해진 기간이 경과된 후에 판독된다. CAS 대기시간은 예컨대 "1", "2" 또는 "3" 중에서 선택된다. 이 예에서, CAS 대기시간은 "2"로 설정된다.
랩 타입은 버스트 기록 처리 및 버스트 판독 처리에서 버스트 데이터의 어드레스의 증가 순서를 지정하는데 사용된다. 랩 타입으로서, 순차(sequential)와 인터리브(interleave) 중 하나가 선택될 수 있다. 버스트 길이로서, "1, "2", "4", "8", "전 페이지" 중 하나가 선택되어 설정될 수 있다. 이 예에서, 버스트 길이는 "4"로 설정된다.
SDRAM들(44 및 45)에서, 활성 명령은 특정 뱅크의 특정 행 어드레스가 활성 상태가 되도록 한다. 따라서, 특정 뱅크의 특정 행 어드레스는 기록/판독 인에이블 상태가 된다. 도 5에 도시된 예에서, 뱅크(A)에 대한 활성 명령이 시점(a)에서 출력된다. 따라서, 뱅크(A)는 기록/판독 인에이블 상태가 된다. 마찬가지로, 시점들(c, e, h)에서, 뱅크(A) 또는 뱅크(B)에 대한 활성 명령이 출력된다. 활성 뱅크의 행 어드레스에 대한 데이터 기록/판독 명령이 입력된다. 또한, 데이터가 입력된다. 따라서, 데이터는 관련 뱅크의 관련 행 어드레스에 대해 기록/판독된다.
데이터가 기록/판독된 후, 선충전 처리가 수행되어야 한다. 따라서, 도 9에서는, 시점(g)에서 뱅크(A)에 대한 선충전 명령이 출력된다. 자동 선충전 선택을 갖는 기록/판독 명령이 실행될 때, 데이터가 기록/판독된 후, 선충전 처리는 자동적으로 수행될 수 있다.
도 9에 도시된 예에서는, 시점(b)에서, 자동 선충전 선택을 갖는 기록 명령 이 뱅크(A)에 대해 출력된다. 버스트 길이 "4"를 갖는 데이터가 뱅크(A)에 기록된 후, 명령이 실행된다. 시점(f)에서, 자동 선충전 선택을 갖지 않는 기록 명령이 출력된다.
2개의 기록 명령의 간격은 1 클록 펄스의 기간이다. 기록 명령은 어떤 제약 조건 없이 1 클록 펄스의 간격에서 입력될 수 있다. 마찬가지로, 2개의 판독 명령의 간격은 1 클록 펄스의 기간이다. 판독 명령은 어떤 제약 조건 없이 1 클록 펄스의 간격에서 입력될 수 있다. 그러나, 데이터가 판독될 때, 판독 명령이 입력된 후 데이터가 출력될 때까지, 데이터는 CAS 대기시간동안 지연된다. CAS 대기시간="2"를 갖는 예에서, 판독 명령이 입력된 후, 데이터는 2 클록 펄스의 지연을 가지고 출력된다.
기록 명령 및 판독 명령은 다른 기록 명령 및 다른 판독 명령에 의해 각각 인터럽트될 수 있다. 따라서, 데이터가 기록/판독되는 열 어드레스는 각 클록펄스에 대해 지정될 수 있다.
SDRAM들(44 및 45)에서는, 비동기 특성에 기인한 제약조건으로서, 미리정해진 간격으로 각 명령이 입력되어야 하고 각 동작이 수행되어야 한다. 제약 조건에 위반될 경우, SDRAM들(44 및 45)은 오동작할 것이다. 도 10은 제약조건의 예를 나타내는 표이다. 표의 첫 번째 라인 상의 정수값은 SDRAM들(44 및 45)의 동작의 최소 사이클을 나타낸다. 다음에, 도 10 및 도 9를 참조하여, 13ns의 사이클을 갖는 SDRAM이 20ns의 클록에 의해 동작하는 예를 설명한다.
한 리프레시(refresh) 명령에서 다음 리프레시 명령 또는 활성 명령까지의 간격은 간격 tRC로 언급된다. 간격(tRC)은 적어도 7 클록 펄스의 기간과 등가인 130ns가 되어야 한다. 활성 명령에서 선충전 명령까지의 간격은 간격 tRAS로 언급된다. 간격(tRAS)은 적어도 5 클록 펄스의 기간과 등가인 91ns가 되어야 한다. 대조적으로, 선충전 명령에서 활성 명령까지의 간격은 간격 tRP로 언급된다. 간격(tRP)은 2 클록 펄스의 기간과 등가인 39ns가 되어야 한다. 활성 명령에서 데이터 판독/데이터 기록 명령까지의 간격은 간격 tRCD로 언급된다. 간격(tRCD)은 2 클록 펄스의 기간과 등가인 39ns가 되어야 한다.
하나의 뱅크를 활성화시키는 활성 명령으로부터 다른 뱅크를 활성화시키는 활성 명령까지의 간격은 간격 tRRD로 언급된다. 간격(tRRD)은 2 클록 펄스의 기간과 등가인 39ns가 되어야 한다. 도 9에서, 뱅크(A)에 대한 활성 명령이 출력되는 시점(a)에서 뱅크(B)에 대한 활성 명령이 출력되는 시점(c)까지의 간격은 4클록 펄스의 기간이다.
데이터 입력으로부터 선충전 명령까지의 간격은 간격 tDPL로 언급된다. 자동 선충전 선택을 갖는 기록 명령을 사용하여 데이터가 기록되는 경우에 마지막 데이터 입력에서 다음 활성 명령까지의 간격은 간격 tDAL로 언급된다. 간격(tDPL)과 간격(tDAL)은 CAS 대기시간에 의존한다. CAS 대기시간이 "3"일 때, 간격(tDPL)은 2 클록 펄스의 기간과 등가인 (1 클록 펄스 + 13ns)의 기간이 되어야 한다. CAS 대기 시간이 "1" 또는 "2" 일 때, 간격(tDPL)은 1 클록 펄스의 기간과 등가인 19.5ns가 되어야 한다. CAS 대기시간이 "3"일 때, 간격(tDPL)은 4클록 펄스의 기간과 등가인 (2 클록 펄스 + 39ns)의 기간이 되어야 한다. CAS 대기시간이 "1" 또는 "2" 일 때, 간격(tDAL)은 3 클록 펄스의 기간과 등가인 (1 클록 펄스 + 39ns)의 기간이 되어야 한다.
제 1 실시예에서는, 다중화기(42)에 의해 각각 10비트의 데이터폭으로 분할되어 재배열되는 1 샘플링 포인트의 성분들(Y, C, K)이, SDRAM(44(45))의 동일 뱅크의 연속 어드레스에 기록된다. 도 11은 본 발명의 제 1 실시예에 따른 SDRAM(44(45))의 샘플링 포인트과 어드레스 사이의 관계를 도시한다. 데이터는 화면의 수평 방향으로 기록된다. 데이터는 화면의 수직 방향으로 판독된다. 데이터는 수평 방향의 각 샘플링 포인트에 대해 교대로 스위칭되는 뱅크(A) 및 뱅크(B)에 기록된다. 데이터가 수직 방향에서 기록될 때, 뱅크(A) 및 뱅크(B)는 교대로 스위칭된다. SDRAM들(44 및 45)의 어드레스는 어드레스 신호 생성 회로(도시안됨)에 의해 생성된 어드레스 신호에 대응하여 제어된다.
1 샘플링 포인트의 성분들(Y, C, K)은 1 어드레스가 할당됨으로써 버스트 기록된다. 도 11에 도시된 것처럼, 예컨대, 자동 선충전 선택을 갖는 기록 명령은 데이터(Y)가 기록되는 어드레스(n)를 지정한다. 버스트 길이(= "4")에 대응하여, 데이터(Y)가 어드레스(n)에 기록된 후에, 데이터(C), 데이터(K), 의사 데이터가 연속 어드레스들(n+1, n+2, n+3)에 각각 기록된다. 의사 데이터는 생략될 수 있다.
데이터가 뱅크(A)에 기록된 후, 뱅크(B)에 대한 활성 명령이 출력된다. 따라서, 다음 화소 데이터는 뱅크(B)에 기록된다. 뱅크(A)에 대한 기록 처리에서 처럼, 데이터는 뱅크(B)에 버스트 기록된다. 데이터가 뱅크(B)에 기록되고 있는 동안, 선충전 처리는 자동 선충전 선택을 갖는 기록 명령을 사용하여 뱅크(A)에 대해 자동적으로 수행된다. 따라서, 뱅크(A) 및 뱅크(B)는 교대로 스위칭되고, 1 샘플링 포인트의 각 성분의 데이터는 버스트 길이에 대응하여 기록된다.
데이터가 SDRAM(45(44))으로부터 판독될 때, 기록 처리에서와 같이, 뱅크(A) 및 뱅크(B)는 각 샘플링 포인트에 대해 교대로 스위칭되고, 데이터는 뱅크로부터 버스트 판독된다. 그러나, 데이터가 판독될 때, 어드레스는 화면의 수직 방향으로 지정된다. 따라서, 수평 방향의 데이터는 수직 방향으로 판독된다.
도 12는 SDRAM(45(44))에 대한 데이터 판독 처리의 예를 도시하는 타이밍도이다. 신호들(Ck, Ras, Cas)은 외부에서 공급되는 타이밍 신호들이다. 신호(WE)는 기록 인에이블 신호이다. 신호들(A11, A10, A0 내지 A9)는 어드레스 신호들이다. 신호(A11)는 뱅크를 지정하는데 사용된다. 신호(A10)는 자동 선충전 처리를 지정하는데 사용된다. 신호들(A0 내지 A9)은 행 어드레스 및 열 어드레스를 지정하는데 사용된다.
신호(A0 내지 A9)들은 1 샘플링 포인트의 선두 데이터(이 경우 성분(Y)의 데이터)의 행 어드레스 및 열 어드레스를 지정하는데 사용된다. 열 어드레스가 지정된 후, CAS 대기시간(= "2")에 대응하는 2 클록 펄스의 대기시간을 가지고, 성분(Y)의 데이터가 판독된다. 그 후, 1 샘플링 포인트의 다른 성분의 데이터가 버스트 길이(= "4")에 대응하여 버스트 출력된다.
열 어드레스가 지정되고 2 클록 펄스의 시간이 경과된 후, 다른 뱅크가 활성화된다. 그 후, 행 어드레스 및 열 어드레스가 지정된다. 2 클록 펄스의 시간 기간이 경과된 후, 데이터는 버스트 판독된다. 따라서, 뱅크(A) 및 뱅크(B)는 교대로 스위칭되고, 데이터는 뱅크로부터 연속적으로 판독된다.
10비트의 데이터폭을 갖는 데이터는 SDRAM(45)으로부터 판독되어 판독/기록 스위칭 회로(41)의 역다중화기(43)에 공급된다. 역다중화기(43)는 전술된 다중화기(42)의 처리의 역처리를 수행한다. 직렬로 입력되는 1 샘플링 포인트의 성분들(Y, C, K)의 데이터는 병렬로 재배열된다. 따라서, 32 비트의 데이터폭을 갖는 1 샘플링 포인트의 디지털 비디오 데이터가 출력된다.
SDRAM들(44 및 45)에서, CAS 대기시간이 "2"이고, 뱅크의 수가 2이상이고, 버스트 길이가 적어도 "4"일 때, 2개의 뱅크가 교대로 스위칭되더라도, SDRAM들(44 또는 45)의 임의의 어드레스의 데이터는 버스트 길이에 대해 한 번에 버스트 판독되고 버스트 기록될 수 있다. 따라서, 본 발명의 제 1 실시예에서, SDRAM들의 화소 데이터는 고속으로 액세스될 수 있다.
도 4를 참조하여 설명된 종래 기술에서는, 8개의 DRAM들이 요구된다. 이에 비해, 본 발명의 제 1 실시예에 따르면, 단지 2개의 SDRAM들 만이 요구된다. 따라서, 구조가 매우 단순해 질 수 있다. 또한, 장치의 단가를 낮출 수 있다. 이것은 뱅크 수가 증가되고 버스트 길이가 길어질 경우에 적용된다.
다음에, 본 발명의 제 2 실시예를 설명한다. 본 발명의 제 2 실시예에서, 영상 변환 처리 장치(1)는 매핑 처리를 수행하여 특수 효과를 얻는 메모리(13)로서 SDRAM들을 사용한다.
제 2 실시예의 이해를 돕기 위해, 도 13a 및 도 13b를 참조하여, 영상을 변환하는 쌍일차(bilinear) 보간 처리를 설명한다. 도 13a에서, 포인트들(A, B, C, D)은 변환되지 않은 샘플링 포인트으로서 광점이다. 포인트(X)는 변환된 광점이다. 포인트들(A 내지 D)로 구성된 정사각형의 한 변의 길이가 1이고, 점(A)에서 점(X)까지의 수평 거리가 Kh(0≤Kh≤1)이고, 포인트(A)에서 포인트(X)까지의 수직 거리가 Kv(0≤Kv≤1)라고 가정한다. 포인트들(A 내지 D)의 화소 데이터는 포인트(X)의 화소 데이터를 얻기 위해 도 13b에 도시된 수학식 1에 대응하여 가중된다.
도 14는 본 발명의 제 2 실시예에 따른 메모리(13)의 구조의 예를 도시한다. 비디오 데이터는 성분들(Y, C, K)을 갖는 성분 신호에 따라 단자(50)로부터 이력된다. 이 예에서는, 성분 신호의 각 성분들(Y, C, K)에 10 비트가 할당된다. 따라서, 30 비트의 데이터폭을 갖는 데이터가 입력된다. 대안적으로, 2 비트의 의사 데이터를 포함하는 30비트의 데이터폭을 갖는 비디오 데이터가 입력될 수도 있다. 입력 신호가 성분들(R, G, B, K)을 갖는 성분 신호로 구성될 때, 각 성분들(R, G, B, K)에는 8비트가 할당된다.
입력 비디오 데이터는 판독/기록 스위칭 회로(51)에 공급된다. 판독 기록 스위칭 회로(51)는 다중화기(52) 및 역다중화기(53)를 갖는다. 역다중화기(53)는 다중화기(52)의 처리의 역처리를 수행한다.
제 1 실시예에서 처럼, 제 2 실시예에서, 다중화기(52)는 시간축 방향으로 성분(Y, C, K)을 갖는 성분신호로 구성된 비디오 데이터를 압축하여 성분들을 직렬로 재배열한다. 즉, 도 8에 도시된 타이밍도를 참조하여 설명된 것처럼, 비디오 신호의 1 샘플링 포인트의 성분들(Y, C, K)은 직렬로 배열되고, 10비트의 데이터 폭을 갖는 데이터로서 출력된다.
다른 예로서, 비디오 신호가 3원색 신호에 대응하는 성분들(R, G, B, K)로 구성될 때, 1 샘플링 포인트의 성분들(R, G, B, K)은 직렬로 배열되고, 8비트의 데이터 폭을 갖는 데이터로서 출력된다.
판독/기록 스위칭 회로(51)는 2세트의 SDRAM들(55A 내지 55D) 및 SDRAM들(56A 내지 56D)에 접속된다. 판독/기록 스위칭 회로(51)는, 데이터가 한 세트로 기록되는 동안 데이터가 다른 세트로부터 판독되는 식으로, 미리정해진 타이밍에서 2세트의 SDRAM들(55A 내지 55D) 및 SDRAM들(56A 내지 56D)의 판독 처리와 기록 처리를 교대로 스위칭한다. 이 예에서는, 데이터가 SDRAM들(55A 내지 55D)의 세트에 기록되고, 데이터가 SDRAM들(56A 내지 56D)의 세트로부터 판독된다고 가정한다.
도시되지는 않았지만, 어드레스 신호는 기록 어드레스 생성 회로(20) 및 판독 어드레스 생성 회로(21)로부터 판독/기록 스위칭 회로(51)에 공급된다. 어드레스 신호는 판독/기록 스위칭 회로(51)를 통해 SDRAM들(55A 내지 55D)과 SDRAM들(56A 내지 56D) 중 관련된 SDRAM에 공급된다.
전술된 것처럼, SDRAM들(55A 내지 55D) 및 SDRAM들(56A 내지 56D)은 각각 16Mbit 정도의 충분한 기억 용량을 가지므로, 이들은 영상 변환 처리에 필요한 어드레스를 저장할 수 있다. 따라서, 별도의 어드레스 메모리를 제공할 필요가 없다. 제 2 실시예의 SDRAM들(55A 내지 55D) 및 SDRAM들(56A 내지 56D)에 대한 액세스 방법은 제 1 실시예의 SDRAM들(44 및 45)의 액세스 방법과 동일하다.
10비트의 데이터 폭을 갖는 데이터는, 쌍일차 보간 처리에 사용된 포인트들(A, B, C, D)에 각각 대응하여 다중화기(52)로부터 SDRAM들(55A, 55B, 55C, 55D)에 공급된다. 포인트(A)에 대응하는 데이터는 SDRAM(55A)에 기록된다. 포인트(B)에 대응하는 데이터는 SDRAM(55B)에 기록된다. 포인트(C)에 대응하는 데이터는 SDRAM(55C)에 기록된다. 포인트(D)에 대응하는 대응하는 데이터는 SDRAM(55D)에 기록된다.
예컨대 컴퓨터(22)에 의해 발생된 특수 효과 지정 명령에 대응하여, 10비트의 데이터폭을 갖는 특성 화소 데이터가 SDRAM들(56A 내지 56D)로부터 판독된다. SDRAM들(56A 내지 56D)로부터 판독되는 데이터는 보간 회로(54)에 공급된다. 보간 회로(54)는 데이터에 대한 특정 보간 처리를 수행한다. 역다중화기(53)는 다중화기(52)의 처리의 역처리를 수행한다. 즉, 역다중화기(53)는 각각 10비트의 데이터폭으로 직렬로 입력되는 1 샘플링 포인트의 성분들(Y, C, K)을 32비트의 데이터폭을 갖는 1 샘플링 포인트의 비디오 데이터로 변환한다. 역다중화기(53)의 출력 데이터는 단자(57)로부터 얻어진다.
SDRAM들(55A 내지 55D(56A 내지 56D))은 쌍일차 보간 처리에 사용된 4 샘플링 포인트에 대응한다. 따라서, 데이터는 1 샘플링 포인트의 데이터의 기록 처리에서보다 4배 더 긴 시간에 4개의 SDRAM의 각각에 기록될 수 있다. 따라서, 제 2 실시예에서, 1 샘플링 포인트의 데이터는 기록측 SDRAM의 양쪽 뱅크들(A 및 B)에 기록된다.
도 15는 본 발명의 제 2 실시예에 따른 SDRAM들(55A 내지 55D(56A 내지 56D))의 샘플링 포인트과 어드레스 사이의 관계를 도시한다. 메모리들(A, B, C, D)은 SDRAM들(55A, 55B, 55C, 55D (또는 SDRAM들(56A, 56B, 56C, 56D))에 각각 대응한다. 예컨대, 홀수선에서, 각 샘플링 포인트의 데이터는 메모리들(A 및 B)에 교대로 기록된다. 짝수선에서, 각 샘플링 포인트의 데이터는 메모리들(C 및 D)에 교대로 기록된다. 전술된 것처럼, 데이터는 양쪽 뱅크(A 및 B)에 기록된다.
이 때, 1 샘플링 포인트의 각 성분들(Y, C, K)은 1 어드레스에 할당되어 버스트 기록된다. 도 15에 도시된 것처럼, 데이터(Y)에 대한 어드레스(n)가 자동 선충전 선택을 갖는 기록 명령에 의해 할당될 때, 버스트 길이(= "4")에 대응하여, 성분들(Y, C, K) 및 의사 데이터가 연속 어드레스들(n, n+1, n+2, n+3)에 각각 기록된다. 이 경우, 의사 데이터는 생략될 수 있다.
화소 데이터들(A 내지 D)이 4개의 메모리에 기록될 때, 임의의 인접 4 화소의 데이터가 요구되더라도, 뱅크들(A 및 B)이 교대로 스위칭되므로, 데이터는 연속적으로 판독될 수 있다. 따라서, 영상은 고속으로 쌍일차 보간 처리에 의해 변환될 수 있다.
도 3에 도시된 전술된 종래기술에서는 32개의 SRAM이 요구된다. 대조적으로, 제 2 실시예에서는 단지 8개의 SDRAM들이 요구된다. 따라서, 제 2 실시예에 따르면, 구조가 매우 단순화되고 단가를 줄일 수 있다. 제 2 실시예는 뱅크수 및 버스트 길이가 증가되는 경우에 적용될 수 있다.
전술된 것처럼, 영상 처리 장치 및 특수 효과 장치에 따르면, 병렬로 공급된 32 비트의 데이터폭을 갖는 비디오 데이터는 다중화기에 의해 직렬로 재배열된다. 따라서, 비디오 데이터의 데이터 폭은 각 SDRAM의 데이터 폭에 대응하여 감소될 수 있다. 또한, 데이터는 SDRAM에 대해 버스트 판독되고 버스트 기록될 수 있으므로, 데이터는 효과적으로 액세스될 수 있다. 따라서, 데이터가 고속으로 무작위로 액세스되어야 할 경우에도, 각 SDRAM의 메모리 공간이 효과적으로 사용될 수 있다. 결과적으로, 다량의 SRAM을 사용하지 않고도 원하는 처리를 수행할 수 있다.
본 발명의 제 1 실시예에 따라, 주사 변환기 부분은, 종래 기술의 구조와 달리, 8개의 DRAM들 대신 2개의 SDRAM들로 구성될 수 있다. 제 2 실시예에 따르면, 영상 변환기 부분은, 종래 기술의 구조와 달리, 32개의 SRAM들 대신 단지 8개의 SDRAM들로 구성될 수 있다.
1Mbit의 기억 용량을 갖는 SRAM의 단가 및 외형은 16Mbit의 기억 용량을 갖는 SDRAM의 단가 및 외형과 동일하다. 실제로, 구동 메모리에서, 복수의 어드레스 버퍼들 및 데이터 버퍼들이 요구된다. 따라서, 제 2 실시예에 따라, 영상 변환기 부분의 크기는 SRAM들을 사용하는 종래 기술의 구조보다 1/7배 더 작다. 따라서, SDRAM을 사용하는 본 발명에 따라, 단가 및 크기는 종래 기술의 구조의 단가 및 크기에 비해 현저하게 감소될 수 있다.
또한, 본 발명에 따라, 메모리를 구동하기 위한 주변 인터페이스 IC(Integrated Circuit)의 핀수 및 구동 용량은 감소될 수 있다. 따라서, 장치의 단가 및 크기가 감소될 수 있다.
첨부된 도면을 참조하여 본 발명의 특정 양호한 실시예를 설명하였지만, 본 발명은 이들 명확한 실시예에 한정되지 않으며, 당업자라면 첨부된 청구범위에 규정된 본 발명의 범위 및 정신에서 벗어나지 않고 다양한 변형 및 수정을 가할 수 있으리라는 것을 이해해야 한다.

Claims (6)

  1. 변환 처리를 수행하기 위해서 메모리로부터 미리정해진 순서로 디지털 비디오 데이터를 판독하기 위한 영상 처리 장치에 있어서,
    복수의 뱅크들을 갖는 메모리; 및
    상기 디지털 비디오 데이터의 하나의 샘플링 포인트(point)의 복수의 샘플들이 상기 메모리의 복수의 뱅크들 중 하나의 뱅크의 연속 어드레스들에 기록되는 방식으로 상기 메모리의 어드레스들을 제어하는 어드레스 제어 수단을 포함하는, 영상 처리 장치.
  2. 제 1 항에 있어서, 상기 디지털 비디오 데이터가 상기 복수의 뱅크들에 기록될 때, 상기 어드레스 제어 수단은, 인접 샘플링 포인트들의 샘플들이 서로 다른 뱅크들에 기록되는 방식으로 상기 메모리의 어드레스들을 제어하도록 상기 디지털 비디오 데이터의 각 샘플링 포인트 및 상기 디지털 비디오 데이터의 각 라인에 대해 복수의 뱅크들을 교대로 스위칭하는, 영상 처리 장치.
  3. 제 1 항에 있어서, 상기 디지털 비디오 데이터가 상기 메모리에 기록될 때, 상기 어드레스 제어 수단은, 하나의 샘플링 포인트의 샘플들이 복수의 뱅크들 중 적어도 두 개의 뱅크에 기록되는 방식으로 상기 메모리의 어드레스들을 제어하는, 영상 처리 장치.
  4. 특수 영상 효과를 얻기 위해 메모리로부터 미리정해진 순서로 디지털 비디오 데이터를 판독하기 위한 특수 효과 장치에 있어서,
    복수의 뱅크들을 갖는 메모리; 및
    상기 디지털 비디오 데이터의 하나의 샘플링 포인트의 복수의 샘플들을 상기 메모리의 복수의 뱅크들 중 하나의 뱅크의 연속 어드레스들에 기록하고, 인접 샘플링 포인트들의 샘플들이 서로 다른 뱅크들에 기록되는 방식으로 상기 디지털 비디오 데이터의 각 샘플링 포인트 및 상기 디지털 비디오 데이터의 각 라인에 대해 상기 복수의 뱅크들을 교대로 스위칭하는 어드레스 제어 수단을 포함하는, 특수 효과 장치.
  5. 특수 영상 효과를 얻기 위해 메모리로부터 미리정해진 순서로 디지털 비디오 데이터를 판독하기 위한 특수 효과 장치에 있어서,
    복수의 뱅크들을 갖는 메모리; 및
    상기 디지털 비디오 데이터의 하나의 샘플링 포인트의 복수의 샘플들을 상기 메모리의 복수의 뱅크들 중 하나의 뱅크의 연속 어드레스들에 기록하고, 하나의 샘플링 포인트의 샘플들이 상기 메모리의 복수의 뱅크들 중 적어도 두 개의 뱅크에 기록되는 방식으로 상기 메모리의 어드레스들을 제어하는 어드레스 제어 수단을 포함하는, 특수 효과 장치.
  6. 변환 처리를 수행하기 위해 메모리로부터 미리정해진 순서로 디지털 비디오 데이터를 판독하기 위한 영상 처리 방법에 있어서,
    디지털 비디오 데이터의 하나의 샘플링 포인트의 복수의 샘플들을 상기 메모리의 복수의 뱅크들 중 하나의 뱅크의 연속 어드레스들에 기록하는 단계; 및
    상기 메모리로부터 미리정해진 순서로 상기 디지털 비디오 데이터를 판독하는 단계를 포함하는, 영상 처리 방법.
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