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KR100625064B1 - 고배선 능력 마이크로비어 기판 - Google Patents

고배선 능력 마이크로비어 기판 Download PDF

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KR100625064B1
KR100625064B1 KR1020040094514A KR20040094514A KR100625064B1 KR 100625064 B1 KR100625064 B1 KR 100625064B1 KR 1020040094514 A KR1020040094514 A KR 1020040094514A KR 20040094514 A KR20040094514 A KR 20040094514A KR 100625064 B1 KR100625064 B1 KR 100625064B1
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chip
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signal
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메미스어빙
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인터내셔널 비지네스 머신즈 코포레이션
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Abstract

본 발명은 반도체 칩으로부터 플립 칩(flip chip)/볼 그리드 어레이 어셈블리(ball grid array assembly)의 인쇄 배선 기판으로 신호들의 배출이 상기 반도체 칩에서 칩 캐리어의 상부 신호층을 통해 신호들을 재 경로 지정함으로써 개선하는 것에 관한 것이다. 본 발명은 반도체 칩으로 전달하는 상부면으로부터 칩 캐리어를 통과하고, 그리고 상기 코어를 통해서 신호들이 상기 칩 캐리어를 거쳐 상기 인쇄 배선 기판으로 빠져 나오는 하부면으로 전달하는 회로선을 패닝 아웃(fanning out)하는 처리 과정을 수반한다. 이와 같은 패닝 아웃은 상기 코어와 상기 칩 사이의 신호 평면들의 표면 영역을 이용해서 구성함으로서 달성된다. 신호들은 보다 많은 신호들이 상기 코어 내의 비어(via)를 통해 상기 칩의 풋프린트 영역의 외부로 빠져 나올 수 있는 하부 신호 평면들로 전송되도록 각각의 상부 신호 평면 상에서 팬 아웃(fan out)되고, 그에 따라서 상기 풋프린트 영역을 빠져 나오는 회로의 밀도를 증가시킨다.

Description

고배선 능력 마이크로비어 기판 {HIGH WIREABILITY MICROVIA SUBSTRATE}
도 1은 종래 기술에 따른 칩 어셈블리의 입단면도.
도 2는 도 1의 상부 신호층 일부의 확대도.
도 3은 도 1의 상부 신호층 일부의 확대도.
도 4는 본 발명에 따른 칩 어셈블리의 입단면도.
도 5는 도 4의 최상부 신호층 일부의 확대도.
도 6은 도 4에 도시한 최상부 신호층 바로 아래의 신호층의 일부분의 확대도.
<도면의 주요 부분에 대한 부호의 설명>
410 : 반도체 칩
418 : 도전성 패드
420 : 칩 캐리어
426 : 절연층
428 : 에폭시 하부 충진부
430 : FC-1 층
432 : FC-2
440 : 비어
446 : 마이크로비어
452 : C4-층
본 발명은 컴퓨터 및 전기 통신 장치 등의 응용 분야에 사용하기 위해 반도체 마이크로칩과 칩 캐리어를 거쳐 인쇄 배선 기판으로 출력되는 신호의 밀도를 증가시키는 것에 관한 것이다. 보다 구체적으로, 본 발명은 이러한 기술을 플립 칩 볼 그리드 어레이 패키징에 적용하는 것에 관한 것이다.
입출력(I/O) 카운트가 매우 높은 점점 더 복잡한 집적 회로의 개발은 새로운 제조 기술의 개발을 재촉하도록 클록 속도를 증가하는 것과 결합하였다. 또한, 휴대성을 요구하는 전자 장치의 수가 계속해서 성장함에 따라 신뢰성에 역효과를 주지 않고 시스템의 크기 및 중량을 감소하지 않으면 안되게 되었다. 이것에 더해지는 것은 집적 소자 및 그 패키징에서의 신호 전송의 요건을 크게 증가하는 광대역의 도래이다. 이러한 추세로 인해, 인쇄 회로 기판 어셈블리는 미세 라인, 소형 블라인드 또는 통과 홀 또는 칩 캐리어를 통과하는 비어와의 배선을 점점 더 조밀하게 상호 접속하고 전체 어셈블리의 두께를 점점 더 감소시키는 것에 의존하여야 한다.
이러한 구성 소자의 크기 및 중량을 더 줄이는 데 있어서 한 가지 요소는 칩으로부터의 신호들이 가능한 한 효율적으로 인쇄 회로 기판 상의 모든 필요한 위치 에 배열되도록 칩들을 상기 인쇄 회로 기판에 전기적으로 결합하는 능력이다.
하나의 칩을 캐리어에 연결하기 위한 플립 칩 실장 및 와이어 본딩과 같은 다수 개의 기술이 있다. 한가지 유형의 플립 칩 실장 기술인 컨트롤 컬랩스 칩 커넥션(일반적으로 산업계에서 "C4"라고 칭함)은 칩이 칩 캐리어를 통해 인쇄 회로 기판에 연결될 수 있도록 설계되는 칩 출력이다. 초기에, C4 기술은 칩 상에서 주석 솔더를 리플로우하는 데 필요한 고온이 캐리어 기판의 열팽창과 실리콘 칩의 열팽창을 정합하기 위한 요구와 맞아야 하는 역효과로 인하여 세라믹 기판으로 제한되고 있었다. 그러나, FR-4 및 표준 리플로우 결합 시간/온도 프로파일과 같은 저가의 절연체의 개발과 함께 이러한 문제는 더 이상 극복할 수가 없다. 칩과 캐리어간의 캡슐화된 제어 팽창 에폭시를 이용하여 칩과 기판 사이의 열팽창 부정합에 의해 야기된 솔더 결합 상의 주기적 응력을 최소화한다. 캡슐제를 사용하지 않고 상기 솔더 결합의 주기적 열 피로는 수용이 불가능하다. 통상의 C4 구조는 알루미늄 또는 구리로 만들어진 다수의 도전성 표면 패드로 제공된 실리콘 반도체 칩을 포함한다. 고온의 솔더 및 공융(共融) 솔더는 세라믹 또는 유리 에폭시 기판 상의 대응하는 패드에 칩 상의 각각의 패드를 결합하는 기능을 한다. 상호 접속은 팽창 제어 에폭시 캡슐제와 같은 하부 충진 수지로 밀봉된다. 열 응력(thermal stress)과 같은 응력들은 배선에서 사용되는 2 개의 상이한 솔더에 의해서 흡수된다. 하부 충진 수지를 캡슐화하기 전에 수리를 용이하게 행할 수가 있다.
이상적으로, 하부 캐리어 기판을 통해 반도체 칩으로부터 신호의 100%를 배출하는 것이 중요하다. 이는 통상적으로 칩 보다 큰 기판을 제조하고 전송 라인을 "패닝(fanning)"함으로써 큰 표면적 위에 신호 소자들을 분배하여 C4 어셈블리에서 달성된다. 또한, 기판에 복수의 회로층을 적용함으로써, 신호들이 도전성 비어를 통해 기판 내의 복수의 층으로 통과된다. C4 기술에 있어서, 전기 접속부는 칩으로부터 각각의 출력부를 기판 내의 선택된 신호층에 솔더링함으로써 만들어진다. 칩으로부터의 신호 출력이 100% 미만이면, 칩의 평면을 보다 크게 하거나 또는 기능적 소자들, 예컨대 칩 내의 마이크로프로세서 논리 소자 또는 메모리의 수를 감소시키는 것이 필요하게 된다. 이러한 기능적 소자들을 이용하지 못하면, 시스템의 전반적인 기능성은 손상되게 된다.
C4 면적 어레이 상호 접속은 반도체 칩에 대해 다수의 이점을 제공한다. 이러한 이점은 고성능, 조밀한 집적도 및 개선된 신뢰성과 함께 축소된 칩 면적이 개선된다는 것이다. 매크로 레벨에서 C4 기술에 의해 제품 크기 및 중량이 저감된다. 다른 상호 접속 기술과 비교해서, 구성 요소의 재가공이 용이하게 된다.
하부 캐리어 기판은 서로 분리되고 유리 섬유 강화형 절연체에 의해 하나의 조립체로 결합되는 하나 이상의 전압/접지면을 통상 포함하는 코어 상에서 구축된다. 1 내지 4개의 층은 코어에 대해서 신호 평면, 안정성 및 배선을 제공하도록 이 코어의 각 측면 상에 적층된다. 이러한 구조체는 칩을 지지하고 구조체의 표면 상에 장착된 다른 능동 및 수동 구성 요소를 지지한다. 마이크로비어(microvia)는 신호를 캐리어 기판을 통해 캐리어가 볼 그리드 어레이 또는 유사한 시스템에 의해 결합되는 인쇄 배선 기판에 전달한다.
본 발명의 제1 목적은 배선 능력(wireability) 밀도를 유지하면서 칩 크기의 축소를 가능하게 하는 데 있다.
본 발명의 다른 목적은 배선 능력 밀도를 희생하지 않으면서 칩 캐리어에서 신호층의 수를 감소시키는 것을 가능하게 하는 데 있다.
본 발명의 또 다른 목적은 칩 신호 소자의 칩 캐리어를 통해 광범위한 입출력(I/O) 방식을 제공하는 데 있다.
이들 목적과 기타 다른 목적 및 이점은 복수의 솔더 부재, 인쇄 배선 기판 및 기판 캐리어를 수용하는 소정의 평면을 가진 반도체 칩을 포함하는 전자 패키지에서 달성되며, 이것은 본 명세서의 설명을 통해 보다 명확히 알 수 있을 것이다. 캐리어는 적어도 하나의 전력 평면, 전력 평면과 칩 사이의 적어도 하나의 제1 상부 신호 평면, 및 전력 평면과 인쇄 배선 기판 사이의 적어도 하나의 하부 신호 평면를 포함한다. 도전성 평면은 상부 신호 평면 위에 위치하고 있으며, 반도체 칩의 평면 상의 복수의 솔더 부재와 접촉하고 있다. 그것은 플립 칩 접속을 통해 칩에 전기적으로 결합되는 것이 바람직하다. 회로선은 칩과 인쇄 배선 기판 사이의 신호를 전송하는 기판의 평면을 통과한다. 칩의 평탄면은 기판 캐리어 상의 가상의 풋프린트 영역을 형성하며, 그 엣지는 칩의 평탄면의 외형을 정의한다. 회로선의 적어도 일부는 가상의 풋프린트 영역에서 가상의 풋프린트 영역의 엣지에 근접하거나 풋프린트 영역의 외부에 있는 평면의 표면 상의 위치로 상부 신호 평면의 표면을 확장한다. 거기서부터 회로선은 전력 평면을 통과한다. 통상, 기판 캐리어는 제1 상부 평면과 도전성 평면 사이에 개재된 제2 상부 신호 평면을 포함한다. 이 제2 상부 신호 평면은 절연 재료층에 의해서 이들 양쪽 모두의 평면과 분리된다. 도전성 평면으로부터의 회로선은 이 제2 상부 신호 평면에서 확장되며, 일부 회로선은 풋프린트 영역의 외부로 확장한다. 모든 확장 회로선은 제2 상부 신호 평면에서 제1 상부 신호 평면으로 통과되고 풋프린트 영역 내에 속하는 확장된 회로선은 다시 제1 신호 평면에서 확장되며, 회로선의 적어도 일부는 풋프린트 영역의 외부로 확장하고 다른 회로는 그 풋프린트 영역의 엣지에 보다 근접하게 이동된다. 모든 확장된 회로선은 적어도 하나의 전력 평면을 통해 인쇄 배선 기판으로 통과된다. 제2 신호층에서 확장되지 않은 추가의 회로선은 제1 신호층에서 확장될 수가 있고 적어도 일부는 풋프린트 영역의 외부로 확장될 수 있는 점에 주목할 필요가 있다. 제1 또는 제2 신호층 상의 풋프린트 영역의 엣지를 초과하여 확장되는 재 경로 지정된 회로선은 하부 신호층 상의 최종 팬아웃 및 코어의 PTH를 통해 경로 지정을 가능하게 하도록 풋프린트 영역의 엣지에 보다 근접한 약 200 미크론 내지 약 400 미크론 사이의 거리를 이동한다. 기판 캐리어는 통상 코어를 포함하며, 전력 평면(들)은 코어에 삽입된다. 이러한 구성에서 제1 상부 신호 평면은 코어의 상부를 형성할 수 있다.
또한, 본 발명은 서브 어셈블리 및 그 제조 방법에 관한 것이다. 서브 어셈블리는 반도체 칩과 칩 캐리어를 포함한다. 캐리어는 강화형 절연층에 의해 서로 분리된 적어도 하나의 전압/접지 평면과 제1 상부 신호 평면을 수용하는 코어를 포함한다. 제2 상부 신호 평면은 제1 신호 평면 위에 위치하며 절연층에 의해서 그로부터 분리되어 있다. 도전층은 절연층에 의해 제2 신호층으로부터 이격되어 있다. 이 도전층은 캐리어의 상부면을 형성하며 반도체 칩에 전기적으로 접속되어 도전층의 상부면의 풋프린트 영역 내의 도전성 접촉부와 접촉하는 칩의 하부 상의 복수의 도전성 패드를 통해 인쇄 배선 기판과 칩으로 신호를 전송한다. 칩은 그 칩의 엣지에 의해 정의되는 평탄면을 가지고 있다. 평탄면의 영역은 캐리어 상의 가상의 풋프린트 영역을 생성한다. 회로선이나 또는 트레이스는 도전층에서 제2 신호층으로 신호를 전기적으로 도통시킨다. 제2 신호층 표면에서의 트레이스 또는 전송선은 칩의 풋프린트를 초과해서 제1 세트의 회로선을 재 경로 지정하고 칩 풋프린트의 엣지에 근접한 제2 세트의 회로선을 이동한다. 트레이스는 제1 신호 평면의 상부면 아래쪽의 제2 신호 평면으로부터 연장하는 마이크로비어에 접속된다. 하나의 엣지에 근접한 풋프린트 내의 제2 신호 평면의 표면에서 재 경로 지정된 트레이스의 적어도 일부는 제1 신호 평면의 표면에서 풋프린트의 엣지를 초과하는 위치로 이동된다. 코어는 전형적으로 강화형 절연층에 의해 적어도 하나의 전압/전력 평면에서 분리된 제1 하부 신호층을 포함한다. 복수의 도전성 비어는 칩 신호가 전송되는 제1 하부 신호층과 제1 상부 신호층 사이에서 연장한다. 제2 하부 신호층은 절연 재료층에 의해 제1 하부 신호 평면에서 분리되고 인쇄 배선 기판에 부착되는데 적합한 하부 도전층은 절연층에 의해 제2 하부 신호층에서 분리된다. 마이크로비어는 하부 도전성 평면을 통해 코어의 하부 사이에서 신호를 전달하도록 각각의 비어에 접속된다. 통상적으로, 캐리어는 C4 커넥터와 같은 플립 칩 커넥터를 통해 칩에 전기적으로 접속된다. 캐리어는 볼 그리드 어레이를 통해 인쇄 배선 기판에 접속되는 데 적합하다.
적어도 하나의 전압/전력 평면, 코어의 상부면을 형성하는 제1 상부 신호 평면 및 상부 신호 평면의 하부 표면을 형성하는 제1 하부 신호 평면, 및 평면들을 서로 전기적으로 분리하는 강화형 절연 재료층으로 구성된 코어를 우선적으로 조립함으로써 칩 캐리어를 설치한다. 그 후, 코어를 통해 상부면에서 하부 표면으로 수직 연장하는 전기적 도전성 비어들이 형성된다. 제2 상부 신호층과 제2 하부 신호층이 절연층을 통해 코어에 대해서 적층된다. 캐리어의 조립체는 얇은 절연층으로 제2 상부 신호층 및 하부 신호층을 덮어 절연층에 대해서 상부 도전층과 하부 도전층을 적층함으로써 완성된다. 반도체 칩은 C4 커넥터와 같은 플립 칩 접속부를 통해 도전성 상부면에 전기적으로 접속된다. 칩은 칩과 캐리어 사이에서 모든 신호를 통과시키는 단면 풋프린트를 가진 평탄면을 갖는다. 상기 방법은 풋프린트 영역에서 떨어져 있는 제2 상부 신호 평면에서 임의의 회로선을 경로 지정하는 단계와, 풋프린트의 엣지에 근접한 약 200 미크론 내지 400 미크론 사이의 다른 회로선을 이동하는 단계를 포함한다. 모든 회로선은 제2 상부 신호 평면의 마이크로비어를 통해 제1 신호 평면의 상부면으로 전달되며, 풋프린트 영역을 초과해서 연장하는 일부 회로선을 가진 풋프린트 영역의 엣지쪽으로 더 이동되며, 모든 회로선은 코어의 비어에 의해 제2 하부 신호 평면에 접속한다.
또한, 본 발명은 반도체 칩의 평탄면과 인쇄 배선 기판을 칩 캐리어를 통해 통과하는 신호의 수를 증가하기 위한 방법에 관한 것이다. 칩의 평탄면은 칩이 장착되고 칩과 칩 캐리어 사이에서 신호가 전달되는 칩 캐리어의 평면의 상부면에서 가상의 풋프린트 영역을 생성한다. 칩 캐리어는 적어도 하나의 전압/접지면과 상기 이격된 제1 신호 평면을 가진 코어를 포함하며 절연 재료층에 의해 전압/접지면으로부터 전기적으로 분리된다. 또한, 캐리어는 제1 신호 평면과 절연층에 의해 전기적으로 분리된 제2 신호 평면과 칩에 전기적으로 연결되며 절연층에 의해 제2 신호 평면으로부터 분리된 상부 도전층을 더 포함한다. 제1 세트의 신호는 칩의 풋프린트 영역 외부의 한 위치에 대한 제2 신호 평면 상에서 경로 지정된다. 제2 세트의 신호는 풋프린트 영역 내의 제2 신호 평면 상에서 풋프린트 영역의 엣지에 근접한 위치로 경로 지정된다. 제2 신호 평면 상의 풋프린트 영역의 엣지에 근접하게 경로 지정되는 제2 세트의 신호는 제2 신호 평면의 마이크로비어를 통해 제1 신호 평면의 표면에 전달되며, 이들 중 적어도 일부는 풋프린트 영역의 엣지 외부의 한 위치로 제1 신호 평면 상에서 경로 지정된다. 제1 신호 평면 상의 제2 세트의 회로선의 일부는 또한 풋프린트 영역의 엣지에 근접하게 경로 지정된다. 제1 신호 평면 상의 또 다른 신호들은 풋프린트 영역의 엣지에 근접한 위치와 칩의 풋프린트 영역의 외부로 경로 지정된다. 통상적으로, 제1 신호 평면의 표면 상에 있고 풋프린트 영역의 엣지에 근접하게 이동되는 제2 신호 평면 상의 회로선들은 엣지에 근접한 방향으로 약 200 미크론 내지 약 400 미크론 사이의 거리를 이동한다. 풋프린트 영역의 엣지에 근접하게 이동되는 신호들은 코어를 통과하여 하부 신호 평면 상의 풋프린트 영역 외부로 경로 지정된다. 신호들은 보통 상기 평면들의 한 표면에서 도전성 전송 라인을 따라 제1 및 제2 신호 평면 상에서 경로 지정되고 경로 재설정 된다. 또한, 상기 방법은 풋프리트 영역 외부 혹은 풋프린트 영역의 엣지에 근접한 위치에 대한 상부 도전층의 신호들의 적어도 일부를 경로 지정하는 단계를 포함할 수 있으며, 경로 지정된 이후에 이들 신호는 마이크로비어를 통해 제2 신호 평면에 접속된다.
칩은 통상 반도체 특성을 나타내는 실리콘과 같은 물질로 제조된다. 칩은 캐리어 상에 탑재되며 캐리어는 인쇄 배선 기판 상에 장착된다. 캐리어는 본 발명의 다수의 소형 도전성 경로를 포함하며, 상기 경로는 본 발명의 목적을 달성하기 위한 경로로서, 상기 코어를 통과하는 비어 및 상기 칩과 인쇄 배선 기판 사이에 신호를 전송하기 위해 상기 캐리어의 나머지 부분을 통과하는 마이크로비어라고도 칭한다. 상기 캐리어는 코어와 상기 코어의 상부 및 하부에 하나 이상의 신호 평면을 수용한다. 코어는 전력 소비 요건이 지시하는 바와 같이 하나 이상의 전압/접지면을 수용하고 있고, 상기 전압/접지면은 강화형 절연 재료에 의해 서로 분리된다. 구리로 이루어진 하나의 도전성 신호층은 코어의 상부를 형성하고, FC-1이라고 이름이 붙여진다. 제2 도전층은 코어 위에 놓여진 제2 신호층을 형성하며, FC-2라고 이름이 붙여진다. 코어의 상부에 또 다른 신호층이 사용되면, FC-3,..., FC-x라고 이름이 붙여지며, -x층은 칩과 접하는 캐리어의 표면에 가장 근접하는 층이다. 이와는 달리, 코어의 하부는 BC-1이라고 이름이 붙여진 신호 평면을 포함한다. 이 아래의 것은 제2 신호 라벨(BC-2)이고, 이어서 하나 이상의 추가의 신호 평면이 이어지며 BC-x는 인쇄 배선 기판과 접하는 캐리어의 하부 표면에 가장 근접하게 위치하고 있다. 코어의 상부 및 하부의 모든 신호 평면은 얇은 절연 재료층, 통상적으로는 비강화형 에폭시 수지에 의해 서로 전기적으로 분리된다.
서브 어셈블리는 일반적으로 다음과 같이 만들어진다. 먼저, 코어는 하나로 조립되며, 통상적으로 2 개의 전압/접지층으로 조립되며, 유리 섬유 강화형 에폭시 수지층과 같은 적절한 기판 재료로 매립된다. 코어는 회로에 전력을 인가하고, 반도체 칩, 커패시터, 저항 및 게이트와 같은 표면 장착 능동 소자 및 수동 소자를 지지할 수 있도록 캐리어에 대한 구조적인 강도와 강성을 제공한다. 신호 평면 FC-1을 포함하는 코어의 상부면은 코어의 기판 재료에 적층된다. 이와 동일한 방법으로, 신호 평면 BC-1은 기판 재료의 하부 표면에 적층되고, 층들은 프레스되어 가열되고, 절연 재료를 경화시켜 완성된 코어를 제조한다. 신호층들 각각과 전압/접지층 사이의 강화형 수지재의 두께는 일반적으로 약 100 미크론이다. 각 전압/접지면은 약 25 미크론 두께일 수 있으며, 코어를 통해 수직으로 통과하는 전기 회로에 연결된 도전성 전압 스트립을 제공하도록 에칭된 구리를 포함한다. 전압/접지면(1 이상인 경우)은 두께가 약 0.6 ㎜ 두께인 에폭시/유리층에 의해 분리된다. 신호 평면 FC-1 및 BC-1은 약 12 미크론의 두께를 가지며, 약 100 미크론의 두께를 가진 강화형 절연층에 의해 전압/접지면으로부터 분리된다. 코어는 압력 하에 함께 적층되어 단일 몸체를 형성하도록 가열된다.
다음에, BC-1을 통해 FC-1층으로부터 연장하는 비어를 생성하도록 코어를 통해 홀들이 드릴링된다. 드릴링은 레이저 보다는 기계적으로 행해지는 데, 이는 레이저 드릴링이 수지/유리 절연층을 관통하기에는 비효율적이기 때문이다. 따라서, 홀의 직경은 레이저로 가능한 약 25 내지 150 미크론 범위가 아니라 약 150 미크론 내지 300 미크론의 범위이다. 다음에, 이들 홀은 공지의 기술에 따른 프로세스의 조합 또는 화학 도금 또는 무전해 또는 전해 도금과 같은 적절한 수단에 의해서 구리와 같은 금속의 도전층으로 도금된다. 적층 및 비아 형성 후, 코어는 추가의 형성전 연속성을 위해 시험 가능하게 될 수 있다.
다음 단계는 제2 신호층(FC-2)을 상부 및 제2 신호층(BC-2)에 적층하기에 앞서 신호 평면(FC-1, BC-1)의 2 개의 평탄 표면 상의 절연막을 코어의 하부에 도포하는 단계를 포함한다. 코어의 상하 절연막은 통상 유리로 강화되지 않은 에폭시 수지로 제조된다. 이것에 의해 강화되지 않은 절연층의 2개의 신호층은 약 50 미크론의 매우 작은 직경을 가진 홀들을 제공하기 위해 레이저 또는 플라즈마 빔으로 드릴링될 수 있다. 이러한 드릴링 단계는 수립된 관행에 따라 구리의 도전층으로 홀들을 도금함으로써 수행된다.
FC-2층의 상부에는 에폭시 수지와 같은 또 다른 비강화형 절연층이 증착되고 액체 또는 박막으로서 약 40 미크론의 두께로 놓여진다. 이 절연막에는 약 16 미크론의 두께를 가진 C-4 구리층이 적층된다. 이 층은 칩 바닥의 전기적 접촉부와 결합하며, 하부 충진 재료는 칩을 캐리어에 단단하게 고정하는 역할을 한다. BGA층이라 불리는 유사 구리층이 BC-2 층과 인쇄 배선 기판 사이에 증착되는 비강화형 절연막에 적층된다. BGA층은 절연층과 볼 그리드 어레이(BGA)를 통해 기판에 연결된다. 통상의 인쇄 배선 기판은 그 형태가 사각형이며 칩 보다 큰 크기, 아마도 400 ×500 밀리미터의 크기를 가질 것이다.
또한, 캐리어는 코어에 신호층이 존재하고 있지 않은 구조일 수 있다는 점을 이해하여야 한다. 대신에, 모든 신호 평면은 코어의 상부 및 하부에서 이격되어 있 고 전기적으로 절연되어 있다.
도 1, 도 2 및 도 3에 도시한 종래 기술의 각각은 전체 플립 칩/볼 그리드 어레이 조립체의 수직 단면도, FC-2 신호 평면의 소부분의 평면도, FC-1 평면의 소부분의 평면도이다. 도 4, 도 5 및 도 6은 도 1, 도 2 및 도 3과 유사하면 본 발명의 개시 내용을 도시하고 있다. 도 2, 도 3, 도 5 및 도 6은 각각 신호층의 표면 위에 있는 몇 개의 회로선을 도시하고 있다. 일반적으로, 캐리어는 대략 30 ×40 밀리미터 크기의 사각형이며, 각 신호층에는 1000개 정도의 회로선이 있다.
다시 도 1로 돌아가서, 도 1에는 반도체 칩(110), 칩 캐리어(120), 인쇄 배선 기판(150)을 포함하는 전체 패키지가 도시되고 있다. 칩(110)은 C-4 접속부 또는 다른 플립 칩 부착부를 통해 칩 캐리어(120)에 전기적으로 결합되어 있다. 칩은 통상 그 형태가 직사각형 또는 정사각형이며, 한 측면이 약 6 밀리미터 내지 18 밀리미터이다. 칩의 프로파일은 점선(112)으로 표시한 바와 같이 칩 캐리어 상에서 가상의 풋프린트를 생성한다. 칩의 바닥면(114) 상에는 칩의 엣지에 놓여진 일부 접촉부와 엣지의 내부적으로 분포된 다른 접촉부를 가진 전기 접촉부(116)의 큰 어레이이다. 이들 접촉부를 통해 신호들이 칩과 인쇄 배선 기판(150) 사이의 캐리어(120)를 통해 전달된다.
섬유 유리 강화형 에폭시 수직와 같은 강화형 절연재(134)에 의해 서로 전기적으로 분리된 2개의 전력 평면 V-1(124a)과 V-2(124b)를 수용하는 코어(122)와 함께 칩 캐리어 또는 마이크로비어 기판(120)이 도시되고 있다. 코어(122)의 상부층은 제1 신호 평면 FC-1(130)이다. 제2 신호 평면인 FC-2(132)는 제1 신호 평면의 상부에 적층된다. 이들 각각의 층은 도전성이며 구리로 제조되는 것이 바람직하다. 이들 층은 비강화형 절연층(126)에 의해 서로 물리적 및 전기적으로 분리되어 있다. 도 1은 실척으로 도시되고 있지 않다. 절연층이 도전성 평면 보다 얇은 것으로 도시되고 있지만, 통상 절연층은 이들 평면 보다 몇 배 더 두껍다.
코어(122)의 FC-1의 평면(130)과 제1 바닥층 BC-1(136)에서 제2 바닥 신호층 BC-2(138)로 직각으로 연장하는 복수의 비어(140)가 도시되고 있다. 이들 비어는 본 발명의 양수인이 소유하고 있는 미국 특허 제6,418,616 B2에 기술된 방법에 의해 실용 충진 수지(142)로 통상 채워진 도금 관통 홀이다. 비어들의 상부는 FC-2 신호층을 통해 C4 층으로 연장하는 마이크로비어(146)에 접속되며 마이크로비어는 C4 층의 패드(118)를 통해 칩(110)의 하부 상의 접촉부(116)에 결합된다. 마이크로비어는 마이크로비어의 벽에서 도전성 구리층의 증착전 레이저 드릴링에 의해 포토 에치 공정에 의해 형성된다. 이 포토 에치 공정은 감광성 절연막의 층을 통상의 2 계면 기판의 표면 위에 도포하는 것을 포함한다. 다음에, 감광성 절연막이 사진 촬영되어 포토비어를 정의한다. 이는 부착력을 증대시키기 위해 표면이 준비된 다음에 포토비어를 현상하기 전에 수행된다. 다음에, 풀 패널 무전해 도금, 포토 프로세싱 및 에칭 전에 수행된다. 다른 한편의 비어는 레이저 드릴링 또는 기계적인 드릴링에 의해서 만들어진다.
코어(122)의 바닥면은 제1 바닥 신호 평면 BC-1(136)을 포함한다. 제2 신호 평면인 BC-2(138)는 제1 바닥 신호 평면 아래에 있다. 이들 각각의 층은 도전성 층이며 구리로 제조되는 것이 좋다. 이들 층은 상부 신호 평면이 분리되게 비강화형 절연 재료(126)에 의해 서로 물리적 및 전기적으로 분리된다. 캐리어(120)의 바닥은 BGA층이라 불리우는 또 다른 도전성 구리층(142)을 포함하는데, BGA를 통해 캐리어(120)가 볼 그리드 어레이(148)의 볼(152)을 통해 인쇄 배선 기판(150)에 전기적으로 연결되기 때문에 볼 그리드 어레이(BGA) 층이라고 불리 운다. 마이크로비어(144)는 비어(140)의 바닥 사이에서 신호를 볼 그리드 어레이(148)로 전달하고 다시 인쇄 배선 기판(150)에 전달된다.
도 2는 현재의 실시예를 따르는 상부 신호 평면 FC-2(132)의 표면 상의 회로선의 통상의 경로 지정을 상세히 도시하고 있다. 점선(112)은 FC-2의 표면 상의 칩 풋프린트를 도시하고 있다. 다수의 회로선(160, 162)이 복수의 도전성 패드(164)와 함께 도시되며, 각각의 패드는 그 중간을 수직으로 통과하는 마이크로비어를 가지고 있다. 패드(164t)의 수평열은 C4 층에서 FC-2 층(132)의 표면으로 연장한다. 패드(164b)의 수평열은 FC-2 층을 통해 그 아래의 FC-1 층의 상부면에 이른다. 패드는 직경이 약 80 미크론이다. 하나의 열의 패드(164t)는 다음의 인접한 수평열의 패드(164b)에서 약 300 미크론 정도 이격되어 있다. 일부 회로선(160)은 풋프린트(112)의 외부로 배출되고, 다른 회로선(162)은 풋프린트 영역의 내부에서 풋프린트 영역의 엣지(112)쪽으로 각도를 이루거나 풋프린트 영역의 내부 쪽으로 엣지 또는 후면에 평행하다. 따라서, 배출되지 않는 회로선은 풋프린트의 내부에 유지되고 있다. FC-2 층(132) 상의 회로선은 통상 그 폭이 약 25 미크론이며, 약 25 미크론 정도 이격되어 있다.
도 3에는 종래의 FC-1 층(130)의 상부면이 도시되고 있다. 칩의 풋프린트 개 요가 점선(112)으로 도시되고 있다. 여기서, 회로선은 FC-1 층과 코어를 거쳐 비어에 의해, 그리고 바닥 신호 평면을 거쳐 마이크로비어에 의해, 다음에는 바닥 신호 플레임과 BGA 층을 거쳐 인쇄 배선 기판으로 경로 지정된다. 소수의 회로선(160)이 풋프린트(112)의 외부로 출력된다. 이러한 구조에 의해 결과적으로 신호의 일부가 되는 칩의 풋프린트 영역 내의 코어의 비어를 통과하도록 공간과 경쟁하는 회로선의 밀도가 지나치게 높게 되며, 그에 따라 칩의 대응 기능은 코어의 비어에 대한 충분한 공간 부족을 위해서 차단한다. 코어 비어의 직경은 150 미크론 내지 300 미크론이며, 신호 평면을 통해 드릴링된 마이크로비어는 50 미크론 정도라는 것을 기억하여야 한다. 코어 내의 비어의 축방향의 공간이 FC-2 층의 마이크로비어의 축방향 공간 보다 몇 배 큰 것을 필요로 한다. 코어를 탈출할 수 없는 신호와 코어를 통과할 수 없는 신호들이 차단된다.
본 발명에 따른 회로선의 패턴은 도 4, 도 5 및 도 6에 도시되고 있다. 도 4 내지 도 6은 도 4 내지 도 6에서 회로선이 FC-2 신호 평면(432)의 상부면과 FC-1 신호 평면(430)의 상부면에서 팬아웃되는 점을 제외하고는 종래 기술의 도면과 동일하다. 일부 패닝 아웃은 도시한 바와 같이 C4 층 내에서 발생할 수 있다는 점에 주목해야 한다.
도 4는 반도체 칩(410)으로부터의 패키지 조립체와 코어를 지나는 칩 캐리어(420)는 바닥 신호 평면을 도시하고 있지 않고, 인쇄 배선 기판 또는 볼 그리드 상호 접속부를 도시하고 있다. 이전과 같이, 반도체 칩(410)은 칩 캐리어 위에 위치하며 C-4 접속부 또는 기타의 다른 플립 칩 부착부를 통해 칩 캐리어(420)에 전기 적으로 접속된다. 칩 캐리어 상의 칩 풋프린트는 점선(412)으로 식별된다. 칩의 바닥면(414) 상에는 칩의 엣지에 놓여진 일부 접촉부 및 엣지 내부에 분포된 다른 접촉부와의 전기적 접촉부(416)의 어레이이다. C4-층(452)의 상부에는 대응하는 도전성 패드(418)가 결합되어 있다. 에폭시 하부 충진부(428)는 칩 상호 접속부를 C-4 층(452)에 고정한다.
복수의 마이크로비어(446)는 C-4 층(452)에서 절연층(426)과 FC-2(432)의 평면을 통해 FC-1 층(430)을 통과하는 비어(440)와 BC-2 층과 BGA 층(도시 생략됨)을 거쳐 마이크로비어로 연장하여 기판(420)의 여러층을 통해 전달한다. 점선(412)은 도 5에 도시한 FC-2 층의 표면과 도 6의 FC-1 층의 표면 상의 칩 풋프린트의 아웃라인을 도시하고 있다.
도 5는 도전성 패드(464b, 464t)의 6 개의 수평열을 따르는 다수의 신호 전송선(460, 462)을 도시하며, 각각의 패드는 패드의 중간을 수직으로 통과하는 미아크로비어를 갖는다. 각각의 마이크로비어(446)는 C-4 층에서 FC-2 층으로 하강하며 회로선(460 또는 462)에 의해 다음의 수평열의 대응 패드(464b)에 연결되며, 이어서 FC-2 층 내지 FC-1 층을 통해 하향으로 연장하는 마이크로비어에 연결된다. 일부 회로선(460)은 풋프린트(412)의 외부로 출력되며 다른 회로선(462)은 풋프린트 영역의 내부에서 풋프린트 영역의 엣지 쪽으로 떨어져서 기울어진다. FC-2 층 상의 전송선은 패턴 도금에 의해 형성되는 것이 바람직하다.
회로선(462)은 패드(464)의 중앙의 비어에 의해 도 6에 도시한 FC-1 층(430)의 상부면에 연결된다. 일반적으로, FC-1 층(430) 상의 회로선들은 직경이 약 35 미크론이며, 약 40 미크론 이격되어 있다. 이들 회로선이 FC-2 층 상의 회로선들 보다 두꺼우므로, 소수의 회로선은 FC-1 표면을 따라 경로 지정되며 그에 따라 FC-1 층의 선밀도는 FC-2 층의 선밀도 보다 작다. 따라서, 패드의 각 열의 4 개의 회로선(460)은 FC-2 층의 얇은 회로선의 5 또는 6과 견주어 FC-1 층 상의 풋프린트 영역을 탈출하는 것으로 도시되고 있다. 다른 회로선(462)은 풋프린트의 엣지쪽으로 경로 지정되며 풋프린트의 외부에서 끝나지 않는다. 그러나, 선밀도는 일반적으로 칩의 중심쪽이 아니라 칩의 엣지 아래에서 낮기 때문에, 본 발명의 캐리어는 많은 신호를 칩과 인쇄 배선 기판 사이를 통과하게 한다. 신호들은 FC-1 층으로부터 마이크로비어(444)에 대하여 하향의 코어(422)와 하부 신호 평면을 통해서 비어(440)에 의해 경로 지정되고, 인쇄 배선 기판 쪽으로의 BGA 층과 볼 그리드 어레이(448)의 어떤 것도 도시되고 있지 않다. 회로선들에 대한 이러한 경로 지정은 코어를 통과하는 비어(440)에 대해 사용 가능한 영역 내에서 증가되고, 기판의 하반부에 경로 지정될 수 있는 신호의 수를 증가시킨다. 따라서, 코어 내의 비어 공간의 부족에 의해 중단되는 신호의 수는 실질적으로 감소된다.
본 발명의 기술적인 특징을 이용하면, 신호층의 수를 증가시키지 않으면서 칩 캐리어를 통하여 40 내지 50% 정도 더 많은 신호가 배선될 수 있다. 반대로 칩 캐리어 내에서 필요하게 되는 신호층의 수는 칩으로부터 인쇄 배선 기판으로 통과하는 회로 전송선의 수에 있어서 손실이 없이 감소시킬 수 있다. 다른 방법에 의하면, 종래 기술의 18 ㎜2 칩에서 통과하는 것과 같이 9.8 ㎜2 칩을 사용해서 많은 신 호들이 인쇄 배선 기판으로 캐리어를 통과시킬 수 있다.
본 발명이 코어의 상부에 1 개의 신호 평면과 상기 코어의 하부에 1 개의 신호 평면을 갖는 칩 캐리어에 대해 특정의 관심을 가지고 설명되고 있지만, 본 발명은 코어의 상부에 2 개 이상의 신호 평면과 상기 코어의 하부에 2 개 이상의 신호 평면을 갖는 칩 캐리어에 대해서 동일하게 적용될 수도 있음에 주목할 필요가 있다. 또한, 본 발명은 2-2-2, 1-2-1 또는 기타 다른 배열의 신호와, 전압/접지면을 포함하는 칩 캐리어의 다른 구성에 적용될 수도 있다.
비록 본 발명이 첨부한 도면을 참조하여 특정 실시예에 따라 설명하고 있지만, 본 발명은 이 실시예로 한정되는 것이 아니라, 당업자라면 첨부된 특허 청구의 범위에서 명시된 바와 같은 본 발명의 기술적 사상 또는 범위에서 벗어나지 않는 범위 내에서 여러 가지의 변형 및 수정이 가능함을 이해할 수 있을 것이다. 그러한 모든 변경 및 변형은 첨부된 특허 청구 범위에 의해 규정되는 본 발명의 기술적 사상의 범주 내에서만 제한될 수 있다.
이상 설명한 바와 같이 본 발명에 의하면, 배선 능력 밀도를 희생하지 않으면서 칩 캐리어에서 신호층의 수를 감소시키는 것을 실현할 수 있고, 또한 칩 신호 소자의 칩 캐리어를 통해 광범위한 입출력(I/O) 방식을 실현할 수 있다.

Claims (30)

  1. 반도체 칩과 칩 캐리어를 포함하는 서브 어셈블리로서,
    상기 캐리어는, a)절연 재료층에 의하여 서로 분리된 전압/접지 평면과 상기 전압/접지 평면 위에 코어의 상부를 형성하는 제1 상부 신호 평면을 포함하는 코어와; b)상기 제1 신호 평면 위에 위치하며 절연 재료층에 의해 제1 신호층으로부터 분리된 제2 상부 신호 평면과; c)절연 재료층에 의해 상기 제2 신호 평면으로부터 이격되고 상기 캐리어의 상부면을 형성하며 상기 칩 캐리어 위에 배치된 상기 반도체 칩에 전기적으로 접속되어 상기 칩에 대해서 도전층을 통해 상기 제2 신호 평면의 상부면으로 신호를 전송하는 도전층을 포함하고,
    상기 칩은 평탄면을 가지며, 상기 평탄면의 엣지는 상기 캐리어 상의 풋프린트 이미지를 생성하고, 상기 칩으로부터 전송하는 신호들은 상기 풋프린트 이미지 영역 내의 캐리어로 입력하며, 상기 제2 신호 평면의 표면 상의 회로선들은 제1 세트의 신호들을 상기 풋프린트 이미지 영역의 외부 위치에 경로 지정하고 제2 세트의 신호들을 상기 풋프린트 영역의 엣지에 보다 근접하게 경로 지정하며;
    상기 회로선들은 제2 신호 평면을 통해 제1 신호 평면으로 하향 연장하는 마이크로비어(microvia)에 접속되고, 상기 제2 세트의 회로선들의 적어도 일부는 상기 제1 신호 평면 상에서 풋프린트 영역의 외부 위치로 또는 상기 풋프린트 영역의 엣지에 보다 근접한 풋프린트 영역 내의 위치로 재 경로 지정되며, 상기 코어는 상기 칩과 인쇄 배선 기판 사이에서 모든 신호들을 전송하는데 적합한 복수의 도전성 비어를 갖는 것인 서브 어셈블리.
  2. 제1항에 있어서, 상기 칩 캐리어의 코어는 절연 재료층에 의해 적어도 하나의 전압/전력 평면에서 분리되어 하부에 배치된 제1 하부 신호 평면을 더 포함하고, 상기 캐리어는 절연 재료층에 의해 제1 하부 신호 평면에서 분리되어 하부에 배치된 제2 하부 신호 평면과, 인쇄 배선 기판에 부착하는데 적합한 상기 캐리어의 하부를 형성하며 절연 재료층에 의해 상기 제2 하부 신호 평면에서 분리된 하부 도전층을 더 포함하는 서브 어셈블리.
  3. 제1항에 있어서, 상기 캐리어는 플립 칩 커넥터를 통해 상기 칩의 평탄면에 전기적으로 결합되는 것인 서브 어셈블리.
  4. 제3항에 있어서, 상기 플립 칩 커넥터는 C4 커넥터를 포함하는 것인 서브 어셈블리.
  5. 제1항에 있어서, 상기 캐리어는 볼 그리드 어레이를 통해 상기 인쇄 배선 기판에 접속되는 데 적합한 것인 서브 어셈블리.
  6. 제2항에 있어서, 상기 코어 내의 평면들을 분리하는 절연층들은 유리 섬유 강화형 절연층이고, 상기 신호 평면들과 상기 코어의 상부 및 하부의 도전층들을 분리하는 절연층들은 비강화형 절연층인 것인 서브 어셈블리.
  7. 제1항에 있어서, 상기 제2 상부 신호 평면은 복수의 도전성 패드를 포함하는 상부면을 가지며, 상기 신호 평면 상의 회로선들은 상기 제1 신호 평면을 향해 아래쪽으로 상기 도전성 패드를 통과하는 마이크로비어에 의해 상기 도전성 패드에 전기적으로 결합되는 것인 서브 어셈블리.
  8. 제1항에 있어서, 상기 제2 신호 평면과 제1 신호 평면 상의 상기 풋프린트 영역의 엣지에 보다 근접하게 재 경로 지정되는 상기 회로선들은 상기 풋프린트 영역의 엣지에 보다 근접하게 약 200 미크론 내지 약 400 미크론 사이의 거리를 이동하는 것인 서브 어셈블리.
  9. 반도체 칩과 인쇄 배선 기판 사이에서 칩 캐리어를 통과하는 신호의 수를 증가시키기 위한 방법으로서,
    상기 반도체 칩은 그 칩이 탑재되고 상기 칩과 칩 캐리어 사이에서 신호가 전달되는 캐리어의 평면 상부면 상에 가상의 풋프린트 영역을 생성하는 평면 형상을 가지며, 상기 칩 캐리어는 적어도 하나의 전압/접지면과 상부로 이격된 제1 신호 평면을 가진 코어를 포함하며 절연 재료층에 의해 상기 전압/접지면으로부터 전기적으로 절연되어 있고, 상기 캐리어는 제1 신호 평면과 분리되어 절연층에 의해 전기적으로 절연된 제2 신호 평면과, 상기 칩에 전기적으로 접속되며 절연층에 의 해 상기 제2 신호 평면으로부터 분리된 상부 도전층을 더 포함하며,
    상기 제2 신호 평면 상의 제1 세트의 신호를 상기 칩의 풋프린트 영역의 외부 위치로 경로 지정하는 단계를 포함하는 칩 캐리어를 통과하는 신호의 수를 증가시키는 방법.
  10. 제9항에 있어서, 상기 제2 신호 평면 상의 제2 세트의 신호를 상기 풋프린트 영역 내부로부터 상기 풋프린트 영역의 엣지에 근접한 위치로 경로 지정하는 단계를 더 포함하는 칩 캐리어를 통과하는 신호의 수를 증가시키는 방법.
  11. 제10항에 있어서, 상기 제2 신호 평면 상의 풋프린트 영역의 엣지에 근접하게 경로 지정된 상기 제2 세트의 신호를 상기 제2 신호 평면의 마이크로비어를 통해 상기 제1 신호 평면의 표면으로 전달하는 단계와, 상기 제1 신호 평면 상의 제2 세트의 회로선들 중 적어도 일부의 회로선을 상기 풋프린트 영역의 엣지의 외부 위치에 재 경로 지정하는 단계를 더 포함하는 칩 캐리어를 통과하는 신호의 수를 증가시키는 방법.
  12. 제11항에 있어서, 상기 제1 신호 평면 상의 제2 세트의 회로선들 중 적어도 다른 일부의 회로선을 상기 풋프린트 영역의 엣지에 보다 근접하게 재 경로 지정하는 단계를 더 포함하는 칩 캐리어를 통과하는 신호의 수를 증가시키는 방법.
  13. 제12항에 있어서, 상기 칩 풋프린트 영역 외부의 상기 제1 신호 평면 상의 위치에 추가의 신호를 경로 지정하는 단계를 더 포함하는 칩 캐리어를 통과하는 신호의 수를 증가시키는 방법.
  14. 제13항에 있어서, 상기 경로 지정되고 재 경로 지정된 모든 신호들을 상기 캐리어 코어를 통해 상기 인쇄 배선 기판으로 전달하는 단계를 더 포함하는 칩 캐리어를 통과하는 신호의 수를 증가시키는 방법.
  15. 제14항에 있어서, 상기 신호들은 상기 평면들의 표면 상에서 상기 제1 및 제2 신호 평면 상의 도전성 전송선을 따라 경로 지정 및 재 경로 지정되는 것인 칩 캐리어를 통과하는 신호의 수를 증가시키는 방법.
  16. 제9항에 있어서, 상기 상부 도전층 내의 적어도 일부의 신호들을 상기 풋프린트 영역의 외부 또는 상기 풋프린트 영역의 엣지에 근접한 위치에 경로 지정하는 단계와, 그 이후에 이 신호들을 마이크로비어를 통해 상기 제2 신호 평면에 결합하는 단계를 더 포함하는 칩 캐리어를 통과하는 신호의 수를 증가시키는 방법.
  17. 삭제
  18. a) 신호가 전달되는 복수의 솔더 부재를 포함하는 소정의 평면을 갖는 반도체 칩과;
    b) 인쇄 배선 기판과;
    c) 기판 캐리어를 포함하고, 상기 기판 캐리어는,
    1) 적어도 하나의 전력 평면,
    2) 상기 적어도 하나의 전력 평면과 상기 칩 사이의 적어도 하나의 제1 상부 신호 평면, 및 상기 전력 평면과 상기 인쇄 배선 기판 사이의 적어도 하나의 하부 신호 평면,
    3) 상기 제1 상부 신호 평면과 상기 반도체 칩 사이에 배치되어 상기 칩 상의 평면 상의 복수의 솔더 부재와 접촉하는 도전성 평면, 및
    4) 상기 칩과 상기 인쇄 배선 기판 사이에 신호를 전송하기 위해 상기 상부 신호 평면을 따라 통과하는 회로선을 포함하며,
    상기 칩의 평면은 상기 칩의 평면 형상을 정의하는 엣지와 함께 상기 기판 캐리어 상에 가상의 풋프린트 영역을 형성하고, 상기 회로선들의 적어도 일부는 적어도 하나의 전력 평면을 통과하기 전에 상기 가상의 풋프린트 영역으로부터 상기 풋프린트 영역의 엣지쪽으로 상기 제1 상부 신호 평면의 표면 상에서 팬 아웃(fan-out)되는 것인 전자 패키지.
  19. 제18항에 있어서, 상기 기판 캐리어는 상기 제1 상부 평면과 도전성 평면 사이에 절연 재료층에 의해 양 평면들과 분리된 제2 상부 신호 평면을 포함하고, 상기 회로선은 제2 상부 신호 평면에서 팬 아웃되며, 그들 중 일부는 상기 풋프린트 영역의 외부로 연장되고, 상기 팬 아웃된 회로선들은 상기 제2 상부 신호 평면을 거쳐 상기 제1 상부 신호 평면으로 통과하고, 상기 풋프린트 영역 내에 있는 팬 아웃된 회로선들은 상기 제1 상부 신호 평면 상에 추가로 팬 아웃되며, 그들 중 적어도 일부는 상기 풋프린트 영역의 외부로 연장하고, 상기 팬 아웃된 모든 회로선들은 적어도 하나의 전력 평면을 거쳐 상기 인쇄 배선 기판으로 통과되는 것인 전자 패키지.
  20. 제19항에 있어서, 상기 제2 신호 평면 상의 풋프린트 영역의 엣지 쪽으로 팬 아웃되는 추가의 회로선들은 상기 제1 상부 신호 평면 상에서 팬 아웃되는 것인 전자 패키지.
  21. 제19항에 있어서, 상기 회로선들은 상기 제2 신호 평면 상에서 상기 풋프린트 영역의 엣지 쪽으로 약 200 미크론 내지 약 400 미크론 사이의 거리만큼 팬 아웃되고, 상기 회로선들은 상기 풋프린트 영역의 엣지 쪽으로 약 200 미크론 내지 약 400 미크론 사이의 거리를 상기 제1 상부 신호 평면 상에서 팬 아웃되는 것인 전자 패키지.
  22. 제18항에 있어서, 상기 기판 캐리어는 코어를 포함하고, 상기 적어도 하나의 전력 평면은 상기 코어에 내장되는 것인 전자 패키지.
  23. 제22항에 있어서, 상기 제1 상부 신호 평면은 상기 코어의 상부를 형성하는 것인 전자 패키지.
  24. 제18항에 있어서, 상기 기판은 플립 칩 접속부를 통해 상기 칩에 전기적으로 결합되는 것인 전자 패키지.
  25. 반도체 칩, 인쇄 배선 기판 및 칩 캐리어를 포함하는 전자 패키지를 제조하는 방법으로서, 상기 칩 캐리어는 상기 인쇄 배선 기판에 결합되어 상기 반도체 칩과 상기 인쇄 배선 기판 사이에서 신호들을 전송하며, 상기 반도체 칩은 신호가 전송되는 캐리어와 접하는 평면을 가지며, 상기 평면은 상기 캐리어 상의 가상의 칩 풋프린트 영역의 경계를 정하는 엣지에 의해 정의되는 것인, 상기 전자 패키지의 제조 방법에 있어서,
    a) 캐리어 코어를 형성하는 단계로서, 상기 코어는 상기 코어의 상부면을 포함하는 제1 상부 신호 평면과 상기 코어의 하부면을 포함하는 제1 하부 신호 평면 사이의 적어도 하나의 전압/접지면과, 상기 평면들의 각각을 서로 전기적으로 절연시키는 절연 재료층으로 구성되는 것인, 상기 캐리어 코어의 형성 단계와;
    b) 상기 제1 상부 표면 상의 회로선을 상기 제1 하부 평면 상의 회로선에 결 합하는 전기 도전성 비어들을 상기 코어를 통해 수직으로 형성하는 단계와;
    c) 절연 재료층에 의해 분리된 제2 상부 신호 평면을 제1 신호층의 상부에 적층하고, 절연 재료층에 의해 분리된 제2 하부 신호 평면을 상기 제1 하부 신호층의 하부에 적층하는 단계와;
    d) 상기 제2 상부 신호 평면 상의 제1 세트의 회로선을 상기 캐리어 상의 상기 풋프린트 영역의 외부 위치로 경로 지정하고, 상기 제2 상부 신호 평면 상의 제2 세트의 회로선을 상기 풋프린트 영역의 엣지에 보다 근접한 위치로 경로 지정하는 단계와;
    e) 상기 제2 상부 신호 평면을 통해 상기 코어 내의 비어의 상부에 마이크로비어를 형성하고, 상기 비어의 하부에서 상기 제2 하부 신호 평면을 통해 하부 도전층으로 연장하는 마이크로비어를 형성하는 단계와;
    f) 상기 제2 상부 신호 평면을 절연 재료층으로 덮고, 상기 제2 하부 신호 평면을 절연 재료층으로 덮으며, 상기 제2 상부 신호 평면을 상부 도전층에 적층하고, 상기 제2 하부 신호 평면을 하부 도전층에 적층함으로써, 상기 캐리어의 어셈블리를 완성하는 단계와;
    g) 상기 상부 도전층으로부터 상기 제2 상부 신호 평면으로 하향하는 마이크로비어를 형성하고, 상기 하부 도전층으로부터 상기 제2 하부 신호 평면으로 상향하는 마이크로비어를 형성하는 단계와;
    h) 상기 반도체 칩을 상기 캐리어의 상부 도전성 표면에 전기적으로 결합하는 단계와;
    i) 상기 인쇄 배선 기판을 상기 하부 도전성 표면에 전기적으로 결합하는 단계를 포함하고,
    상기 상부 신호 평면 상에서 경로 지정되는 상기 제1 세트의 회로선의 적어도 일부는 상기 풋프린트 영역의 코어 외부로 통과하고, 제2 세트의 회로선의 적어도 일부는 상기 풋프린트 영역의 엣지에 보다 근접하게 상기 풋프린트 영역을 통과하는 것인 전자 패키지의 제조 방법.
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