KR100622350B1

KR100622350B1 - 저전압 디지털 cmos 공정에서 다른 문턱 전압을 가지는 ｍｏｓｆｅｔ들을 이용한 적층형 ｃｍｏｓ 커런트 미러

Info

Publication number: KR100622350B1
Application number: KR1020050013260A
Authority: KR
Inventors: 서춘덕; 고정욱
Original assignee: 삼성전자주식회사
Priority date: 2005-02-17
Filing date: 2005-02-17
Publication date: 2006-09-13
Anticipated expiration: 2025-02-17
Also published as: US20060181338A1; KR20060091989A

Abstract

저전압 디지털 CMOS 공정에서 다른 문턱 전압을 가지는 MOSFET들을 이용한 적층형 CMOS 커런트 미러가 개시된다. 본 적층형 CMOS 커런트 미러는 소스 및 게이트가 제1 입력 전류단에 접속된 제1 MOS 트랜지스터, 소스가 제1 MOS 트랜지스터의 드레인에 접속되고, 게이트는 제1 MOS 트랜지스터의 게이트에 접속되고, 드레인은 접지전원에 접속된 제2 MOS 트랜지스터, 드레인이 제2 입력 전류단에 접속되고, 게이트가 제1 MOS 트랜지스터의 소스 및 게이트에 접속된 제3 MOS 트랜지스터, 및 드레인이 제3 MOS 트랜지스터의 소스에 접속되고, 게이트는 제1 MOS 트랜지스터의 소스 및 게이트에 접속되며, 소스는 접지전원에 접속된 제4 MOS 트랜지스터를 구비한다. 이에 의해, 최소 포화 동작 전압의 최소화 및 출력 전압 스윙 범위의 확보의 두 가지 요건을 모두 만족하여, 커런트 미러의 저전압 구동이 가능해질 뿐만 아니라 선형성이 증가하게 된다.

문턱 전압, MOSFET, 적층형 CMOS 커런트 미러, 저전압, 디지털 CMOS 공정

Description

저전압 디지털 CMOS 공정에서 다른 문턱 전압을 가지는 ＭＯＳＦＥＴ들을 이용한 적층형 ＣＭＯＳ 커런트 미러{Stacked CMOS current mirror using the different threshold voltage MOSFETs in a low voltage digital technology}

도 1은 종래의 일 실시예에 따른 CMOS 커런트 미러의 회로도,

도 2는 종래의 일 실시예에 따른 CMOS 커런트 미러의 회로도의 문제점을 도시한 도면,

도 3은 본 발명의 일 실시예에 따른 적층형 CMOS 커런트 미러의 회로도,

도 4는 본 발명의 일 실시예에 따른 적층형 CMOS 커런트 미러의 반쪽 등가 회로도,

도 5는 본 발명의 일 실시예에 따른 적층형 CMOS 커런트 미러의 효과를 도시한 도면, 그리고

도 6는 본 발명의 일 실시예에 따른 적층형 CMOS 커런트 미러의 다른 효과를 도시한 도면이다.

* 도면의 주요 부분에 대한 부호의 설명 *

M1, M4 : 높은 V_T을 가지는 MOS 트랜지스터

M2, M3 : 보통의 V_T를 가지는 MOS 트랜지스터

본 발명은 적층형 CMOS 커런트 미러(stacked Complementary Metal Oxide Semiconductor current mirror)에 관한 것으로, 더욱 상세하게는, 금속 산화물 반도체 전계 효과 트랜지스터(Metal Oxide Semiconductor Field Effect Transistor : 이하 'MOS 트랜지스터'라 함)를 이용한 커런트 미러의 최소 포화 출력 동작 전압(saturation voltage)을 낮춰 출력 전압 스윙 범위를 충분히 확보하는 것이 가능한 적층형 CMOS 커런트 미러에 관한 것이다.

최근 집적회로의 집적도가 증가되면서 저전압에서 동작하고 특성이 향상된 IC(Integrated Circuit)의 설계가 요구된다. 그러나, 기존 회로로 저전압에서 동작하는 IC의 구현에는 어려움이 있으며, 특히, MOS 아날로그 회로에 사용되는 커런트 미러를 저전압으로 구동하고, 특성을 향상하는 데는 어려움이 있다. MOS 아날로그 회로에서, 안정하고 예측 가능한 직류 기준 전류가 회로의 한 곳에서 생성되고, 이 기준 전류에 비례하는 직류 전류들을 생성하고 싶을 때, 커런트 미러를 사용한다.

커런트 미러는 일반적으로 MOS 트랜지스터로 이루어지는데, 커런트 미러의 동작을 위해서는 각 MOS 트랜지스터는 포화 영역에서 동작해야 한다. 그리고, 커런트 미러를 저전압으로 구동하기 위해서는 MOS 트랜지스터가 포화 영역에서 동작하기 시작하는 최소 전압(이하 '최소 포화 동작 전압')을 낮출 필요가 있다. 또한, 충분한 출력 전압 스윙 범위를 확보하기 위해서는 커런트 미러의 출력 저항을 크게 할 필요가 있다.

그런데, 종래의 커런트 미러에서는 최소 포화 동작 전압의 최소화 및 출력 전압 스윙 범위의 확보의 두 가지 요건을 모두 만족시키지 못했다.

도 1은 종래의 일 실시예에 따른 CMOS 커런트 미러의 회로도이다. 도 1에 도시된 종래의 CMOS 커런트 미러는 저자 P.E. Allen, D.R. Holberg가 저술한 "CMOS Analog Circuit Design"에 도시되고 기술된 CMOS 커런트 미러의 회로도이다.

도 1에 도시된 바와 같이, MOS 트랜지스터 M1의 드레인(Drain)과 게이트(Gate)는 공통으로 기준 전류원 I_ref에 연결되고 소스(Source)는 접지점에 연결된다. MOS 트랜지스터 M2의 드레인은 전류원 I_out에 연결되고 게이트는 MOS 트랜지스터 M1의 게이트에 연결되며 소스는 접지점에 연결된다. MOS 트랜지스터 M1, M2가 포화 영역에서 동작하기 위해 최소의 전압 헤드룸(headroom) △₁만을 필요로 하므로 최소 포화 동작 전압의 최소화에는 만족한다.

도 2는 종래의 일 실시예에 따른 CMOS 커런트 미러의 회로도의 문제점을 도시한 도면이다. 도 2를 참조하면, 종래의 CMOS 커런트 미러는 출력 저항이 작아서 기준 전류(I_ref)와 커런트 미러된 전류가 일치하지 않게 되는 에러가 발생하게 되어 출력 전압 스윙 범위의 확보 요건을 만족시키지 못한다.

따라서, 본 발명의 목적은, 최소 포화 동작 전압을 최소화하고, 충분한 출력 전압 스윙 범위를 확보하기 위해 출력 저항을 향상시키기 위한 저전압 디지털 CMOS 공정에서 다른 문턱 전압을 가지는 MOS 트랜지스터들을 이용한 적층형 CMOS 커런트 미러를 제공함에 있다.

상기 목적을 달성하기 위한 본 발명에 따른 적층형 CMOS 커런트 미러는, 소스 및 게이트가 제1 입력 전류단에 접속된 제1 MOS 트랜지스터, 소스가 상기 제1 MOS 트랜지스터의 드레인에 접속되고, 게이트는 상기 제1 MOS 트랜지스터의 게이트에 접속되고, 드레인은 접지전원에 접속된 제2 MOS 트랜지스터, 드레인이 제2 입력 전류단에 접속되고, 게이트가 상기 제1 MOS 트랜지스터의 소스 및 게이트에 접속된 제3 MOS 트랜지스터, 및 드레인이 상기 제3 MOS 트랜지스터의 소스에 접속되고, 게이트는 상기 제1 MOS 트랜지스터의 소스 및 게이트에 접속되며, 소스는 상기 접지전원에 접속된 제4 MOS 트랜지스터를 포함한다.

그리고, 상기 제1 및 제3 MOS 트랜지스터는 nFET이고, 상기 제2 및 상기 제4 MOS 트랜지스터는 LpnFET인 것이 바람직하다.

또한, 상기 제1 및 제3 MOS 트랜지스터는 pFET이고, 상기 제2 및 제4 MOS 트랜지스터는 LppFET인 것이 바람직하다.

그리고, 상기 제2 및 제4 MOS 트랜지스터의 문턱 전압이 상기 제1 및 제3 MOS 트랜지스터의 문턱 전압보다 큰 것이 바람직하다.

이하에서는 도면을 참조하여 본 발명을 상세하게 설명한다.

도 3은 본 발명의 일 실시예에 따른 적층형 CMOS 커런트 미러의 회로도이다.

도 3을 참조하면, 본 적층형 CMOS 커런트 미러는 네 개의 MOS 트랜지스터 M1, M2, M3, 및 M4를 포함한다.

MOS 트랜지스터 M1는 드레인(Drain) 및 게이트(Gate)가 입력 전류단 I1에 접속된다. MOS 트랜지스터 M2는 드레인이 MOS 트랜지스터 M1의 소스(Source)에 접속되고, 게이트는 MOS 트랜지스터 M1의 게이트에 접속되며, 소스는 접지전원에 접속된다.

MOS 트랜지스터 M3은 드레인이 출력 전류단 I2에 접속되고, 게이트가 MOS 트랜지스터 M1의 드레인 및 게이트에 접속된다. MOS 트랜지스터 M4는 드레인이 MOS 트랜지스터 M3의 소스에 접속되고, 게이트는 MOS 트랜지스터 M1의 드레인 및 게이트, MOS 트랜지스터 M3의 게이트에 접속되며, 소스는 접지전원에 접속된다.

MOS 트랜지스터 M1, M2가 한 쌍을 이루고, MOS 트랜지스터 M3, M4가 한 쌍을 이루어 마주보는 두 쌍이 커런트 미러를 이룬다.

MOS 트랜지스터 M2, M4는 높은 문턱 전압(Threshold Voltage : V_T)을 가지는 MOS 트랜지스터를 사용하고, MOS 트랜지스터 M1, M3은 보통(regular) 문턱 전압을 가지는 MOS 트랜지스터를 사용한다.

표 1은 본 적층형 CMOS 커런트 미러에 포함 가능한 MOS 트랜지스터와 각 MOS 트랜지스터의 특성을 나타낸다.

FET	condition	W_design/L_design	V_T
nfet	V_D=1.5V, V_B=0V	10/0.12	0.350 ± 0.055
pfet	V_D=1.5V, V_B=0V	10/0.12	0.300 ± 0.055
lpnfet	V_D=1.2V, V_B=0V	10/0.12	0.500 ± 0.055
lppfet	V_D=1.2V, V_B=0V	10/0.12	0.450 ± 0.055

표 1에 나타난 바와 같이, MOS 트랜지스터 M2, M4으로는 0.500

0.055의 높은 문턱 전압을 가지는 lpnfet을 사용하는 것이 가능하며, MOS 트랜지스터 M1, M3으로는 0.350

0.055으로 보통 문턱 전압을 가지는 nfet를 사용하는 것이 가능하다. 또한, MOS 트랜지스터 M2, M4로는 0.450

0.055으로 높은 문턱 전압을 가지는 lppfet를 사용하는 것이 가능하며, MOS 트랜지스터 M1, M3으로는 0.300

0.055으로 보통 문턱 전압을 가지는 pfet를 사용하는 것이 가능하다.

수학식 1은 MOS 트랜지스터 M4가 포화 영역에서 동작하기 위한 조건을 나타낸다.

수학식 1에서, V_GS4는 MOS 트랜지스터 M4의 게이트-소스간 전압을 나타내며, V_T4는 MOS 트랜지스터 M4의 문턱 전압, V_DS4는 MOS 트랜지스터 M4의 드레인-소스간 전압을 의미한다. MOS 트랜지스터 M4가 포화 영역에서 동작하기 위해서는 드레인-소스간 전압(V_DS4)과 게이트-소스간 전압(V_GS4)의 차가 문턱 전압(V_T4)보다 작아야 한다. 이 조건을 다시 표현하면 수학식 1과 같이 나타내는 것이 가능하다. 게이트-소스간 전압(V_GS4)은 노드 B에서의 전압(

)과 동일하므로,

로 주어진다. 여기서, △₃은 MOS 트랜지스터 M3의 0보다 큰 미소한 전압을 나타내며, V_T3는 MOS 트랜지스터 M3의 문턱 전압을 나타낸다. 그리고, 드레인-소스간 전압(V_DS4)는 노드 A에서의 전압(V_A)와 동일하므로 수 학식 1은

과 같이 나타낼 수 있다.

은 정리하면,

과 같이 나타내어 지는 것이 가능하다. 여기서, △₃는 0보다 큰 미소한 전압이므로

을

으로 표현하는 것이 가능하다. 유도된

에 의해서 MOS 트랜지스터 M4의 문턱 전압(V_T4)이 MOS 트랜지스터 M3의 문턱 전압(V_T3)보다 크다는 것을 알 수 있다.

수학식 2는 모든 MOS 트랜지스터 M1, M2, M3, M4가 포화 영역에서 동작한다는 가정하에 V_A를 산출하는 식이다.

수학식 2에서 유도된 바와 같이,

이고,

이면

로 산출된다.

수학식 3은 수학식 2에 의해 본 발명의 최소 포화 동작 전압을 산출하는 식이다.

이에 따라, 노드 C에서의 전압(V_C=V_min=△₃+V_A)에 수학식 2에 의해 산출된 V_A를 대입하면, 최소 포화 동작 전압(V_min)은

로 나타내어 진다.

도 4는 본 발명의 일 실시예에 따른 적층형 CMOS 커런트 미러의 반쪽 등가 회로도이다.

도 4에 도시된 바와 같이, 전압(v_gs3)과 전압(v_gs4) 사이에 병렬 연결된 전압원(gm₂*v_gs3)과 저항(r₀₃), 전압(v_gs4)과 접지전압 사이에 병렬 연결된 전압원(gm₁*v_gs4)과 저항(r₀₄)으로 구성되어 있다. 여기서, gm₂는 MOS 트랜지스터 M3의 트랜스컨덕턴스이고, gm₁은 MOS 트랜지스터 M4의 트랜스컨덕턴스이다. AC 신호 점에서 v_gs4=0이므로 MOS 트랜지스터 M1은 출력 저항 r₀₄만을 가지며, v_gs3+ v_a= 0이다.

수학식 4는 출력 노드에서의 출력 전류를 산출하는 식이다.

⑴

⑵

⑶

⑷

v_gs3+ v_a= 0에서 v_gs3 = -v_a이므로 이를 수학식 4의 (1)에 대입하여 (2)의 식을 산출하고, 수학식 4의 (3)를 수학식 4의 (2)에 대입하면 출력 노드에서의 출력 전류를 산출하는 수학식 4의 (4)가 유출된다.

수학식 5는 출력 저항을 산출하는 식이다.

수학식 4의 (4)를 수학식 5에 대입하면, 출력 저항

이다. 여기서, 저항 r₀₄, r₀₃는 작은 값을 가지므로 무시하면, 출력 저항

의 근사한 값으로 산출되는 가능하다.

도 5는 본 발명의 일 실시예에 따른 적층형 CMOS 커런트 미러의 효과를 도시한 도면이다.

도 5를 참조하면, proposed current mirror의 출력 전압의 변화에 따른 출력 전류의 관계 그래프와 single current mirror의 출력 전압의 변화에 따른 출력 전류의 관계 그래프가 도시되어 있다. 본 발명의 적층형 CMOS 커런트 미러는 종래의 싱글 커런트 미러에 비해 훨씬 낮은 350mV의 최소 포화 동작 전압을 가지는 것을 볼 수 있다. 본 발명에 따른 적층형 CMOS 커런트 미러의 최소 포화 동작 전압은 수학식 3를 이용해 산출한다. 이에 의해, 적층형 CMOS 커런트 미러를 이루는 MOS 트랜지스터가 포화 영역에서 동작하기 시작하는 최소 포화 동작 전압이 낮아지므로 저전압 구동이 가능해진다.

도 6를 참조하면, proposed current mirror의 출력 전압의 변화에 따른 출력 저항의 관계 그래프와 single current mirror의 출력 전압의 변화에 따른 출력 저항의 관계 그래프가 도시되어 있다. 본 발명의 적층형 CMOS 커런트 미러는 종래의 싱글 커런트 미러에 비해 출력 저항이 훨씬 증가하는 것을 볼 수 있다. 본 발명에 따른 적층형 CMOS 커런트 미러의 출력 저항은 수학식 5를 이용해 산출한다. 출력 저항이 증가함에 따라, 도 5에 도시된 바와 같이 충분한 출력 전압 스윙 범위가 확보되어 전류 거울의 선형성이 증가함으로 전류원의 특성이 개선된다.

이상 설명한 바와 같이, 본 발명에 따르면, 최소 포화 동작 전압의 최소화 및 출력 전압 스윙 범위의 확보의 두 가지 요건을 모두 만족하여, 커런트 미러의 저전압 구동이 가능해질 뿐만 아니라 선형성이 증가하게 된다.

또한, 이상에서는 본 발명의 바람직한 실시예에 대하여 도시하고 설명하였지만, 본 발명은 상술한 특정의 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진자에 의해 다양한 변형실시가 가능한 것은 물론이고, 이러한 변형실시들은 본 발명의 기술적 사상이나 전망으로부터 이해되어져서는 안 될 것이다.

Claims

드레인 및 게이트가 입력 전류단에 접속된 제1 MOS 트랜지스터;

드레인이 상기 제1 MOS 트랜지스터의 소스에 접속되고, 게이트는 상기 제1 MOS 트랜지스터의 게이트에 접속되고, 소스는 접지전원에 접속된 제2 MOS 트랜지스터;

드레인이 출력 전류단에 접속되고, 게이트가 상기 제1 MOS 트랜지스터의 드레인 및 게이트에 접속된 제3 MOS 트랜지스터; 및

드레인이 상기 제3 MOS 트랜지스터의 소스에 접속되고, 게이트는 상기 제1 MOS 트랜지스터의 드레인 및 게이트, 상기 제3 MOS 트랜지스터의 게이트에 접속되며, 소스는 상기 접지전원에 접속된 제4 MOS 트랜지스터;를 포함하는 특징으로 하는 적층형 CMOS 커런트 미러.
제 1항에 있어서,

상기 제1 및 제3 MOS 트랜지스터는 nFET이고,

상기 제2 및 상기 제4 MOS 트랜지스터는 LpnFET인 것을 특징으로 하는 적층형 CMOS 커런트 미러.
삭제
제 1항에 있어서,

상기 제2 및 제4 MOS 트랜지스터의 문턱 전압이 상기 제1 및 제3 MOS 트랜지스터의 문턱 전압보다 큰 것을 특징으로 하는 적층형 CMOS 커런트 미러.