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KR100654650B1 - 하이브리드 커플러가 없는 직렬구조의 도허티 증폭기 - Google Patents

하이브리드 커플러가 없는 직렬구조의 도허티 증폭기 Download PDF

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KR100654650B1
KR100654650B1 KR1020040097460A KR20040097460A KR100654650B1 KR 100654650 B1 KR100654650 B1 KR 100654650B1 KR 1020040097460 A KR1020040097460 A KR 1020040097460A KR 20040097460 A KR20040097460 A KR 20040097460A KR 100654650 B1 KR100654650 B1 KR 100654650B1
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Abstract

본 발명은 하이브리드 커플러가 없는 직렬구조의 전력증폭기로 구성된 도허티 증폭기에 관한 것이다.
본 발명에 의한 하이브리드 커플러가 없는 직렬구조의 도허티 증폭기는 제1 전력증폭기와 제2 전력증폭기가 직렬로 구성되고, 상기 제2 전력증폭기와 제1 트랜스포머가 직렬로 구성되고, 상기 제1 전력증폭기와 제2 전력증폭기 사이의 접점에서 제1 경로로 분기되어 위상지연소자와 제2 트랜스포머가 직렬 연결되고, 상기 제2 트랜스포머의 출력단을 상기 제2 전력증폭기의 출력단의 제2 경로의 접점에 연결되어 구성되고, 상기 제1 전력증폭기와 제2 전력증폭기에 있어서 각각의 마지막 스테이지 전력 트랜지스터의 크기 비(1:M)에 따라 전력증폭기의 효율이 결정됨을 특징으로 한다.
본 발명에 의하면, 하이브리드 커플러가 없이 복수개의 전력증폭기를 직렬로 구성함으로써 작은 사이즈의 수동소자를 이용한 집적화가 쉬우며, 증폭기의 전력효율을 높일 수 있다. 또한, 일반 증폭기구조에서 패스(path)추가로 간단히 도허티 증폭기 기능을 구현할 수 있다.

Description

하이브리드 커플러가 없는 직렬구조의 도허티 증폭기{A series-type Doherty amplifier without hybrid coupler}
도 1은 종래의 도허티 증폭기의 실시예를 도시한 블록도
도 2는 본 발명에 의한 전력증폭기가 직렬로 구성된 도허티 증폭기의 블록도를 도시한 것이다.
도 3은 출력전압에 따른 전력증폭기의 효율을 나타내는 그래프이다.
도 4는 본 발명에 의한 전력증폭기가 직렬로 구성된 도허티 증폭기의 다른 일실시예를 도시한 것이다.
도 5는 본 발명에 의한 전력증폭기가 직렬로 구성된 도허티 증폭기의 또 다른 일실시예를 도시한 것이다.
도 6은 N개의 전력증폭기가 직렬로 구성된 도허티 증폭기에서 출력전력에 따른 전력증폭기의 효율을 나타내는 그래프이다.
도 7은 본 발명에 의한 전력증폭기가 직렬로 구성된 도허티 증폭기의 또 다른 일실시예를 도시한 것이다.
본 발명은 도허티 증폭기에 관한 것으로, 특히 도허티 증폭기의 위상을 보상하는 장치에 관한 것이다.
도허티 증폭기(Doherty amplifier)는 대전력 송신기의 고능률 변조방식에 사용되는 증폭기의 하나로서, B급 증폭기, C급 증폭기, 임피던스 반전회로의 조합에 의해서 효율을 향상시키는데 주로 사용된다.
도 1은 종래의 도허티 증폭기의 실시예를 도시한 블록도로서, 3dB 하이브리드 커플러(110), 캐리어 증폭기(120), 피크 증폭기(130) 및 쿼터 웨이브 트랜스포머(140)로 이루어진다.
도허티 증폭기는 쿼터 웨이브 트랜스포머(quarter wave transformer:140)(λ/4 라인)를 사용해서 캐리어(carrier) 증폭기(120)와 피크(peak 또는 peaking) 증폭기(130)를 병렬로 연결하는 방식으로써, 전력레벨에 따라 피크 증폭기(130)로부터 부하로 출력되는 전류의 양을 달리하며, 이에 따라 캐리어 증폭기(120)의 부하 임피던스를 조절하여 효율을 높이는 방식이다.
3dB 하이브리드 커플러(110)는 스플리터에 의해 상기 분할된 2개의 신호 중에서 하나의 신호는 캐리어 증폭기(120)에 입력되고, 다른 하나의 신호는 피크 증폭기(130)에 입력된다. 이때 피크 증폭기(130)로 입력되는 신호를 90°지연시켜, 피크 증폭기(130)의 출력신호와 캐리어 증폭기(120)의 출력신호와의 지연시간 차이를 보상한다.
상기 90°위상보상은 이론적으로 가능하지만, 실제회로에 있어서는 회로내부에 존재하는 여러 가지 소자들의 성분으로 인하여 정확한 90°가 아니므로 실제적 인 차이만큼의 위상을 보상한다. 이러한 상기 3dB 하이브리드 커플러(110)는 수동소자로 구현되었다.
캐리어 증폭기(120)와 피크 증폭기(130)는 2단 또는 3단으로 구성되며, 상세하게는 입력정합, 드라이브 단 트랜지스터, 인터-스테이지 정합, 출력단 트랜지스터 및 출력정합 네트워크로 이루어진다.
또한, 수동소자로 이루어진 3dB 하이브리드 커플러(110)가 낮은 주파수에서 구현되기 위해서는 큰 사이즈의 수동소자가 필요하며, 이로 인해 소형화되기가 쉽지 않은 문제점이 있다.
본 발명이 이루고자 하는 기술적 과제는 하이브리드 커플러 없이 복수의 전력증폭기를 직렬로 연결하여 설계를 최적화하고, 일반 증폭기 구조에서 패스(path)추가로 간단히 구현할 수 있는 도허티 증폭기를 제공하는 것이다.
상기 기술적 과제를 해결하기 위한 본 발명에 의한 전력증폭기가 직렬로 구성된 도허티 증폭기는 제1 전력증폭기와 제2 전력증폭기가 직렬로 구성되고, 상기 제2 전력증폭기와 제1 트랜스포머가 직렬로 구성되고, 상기 제1 전력증폭기와 제2 전력증폭기 사이의 접점에서 제1 경로로 분기되어 위상지연소자와 제2 트랜스포머가 직렬 연결되고, 상기 제2 트랜스포머의 출력단을 상기 제2 전력증폭기의 출력단의 제2 경로의 접점에 연결되어 구성되고, 상기 제1 전력증폭기와 제2 전력증폭기에 있어서 각각의 마지막 스테이지 전력 트랜지스터의 크기 비(1:M)에 따라 전력증폭기의 효율이 결정됨을 특징으로 한다.
또한, 출력 전력 레벨에 따라 외부 바이어스를 상기 제1 전력증폭기와 제2 전력증폭기 각각에 인가하는 제어부를 더 포함함을 특징으로 한다.
상기 기술적 과제를 해결하기 위한 본 발명에 의한 전력증폭기가 직렬로 구성된 도허티 증폭기는 제1 전력증폭기와 제2전력증폭기가 직렬로 연결되고, 상기 제2 전력증폭기의 출력단은 제(2(N-1)-1) 트랜스포머와 직렬로 연결되고, 상기 (N-1)번째 전력증폭기의 출력단은 제3 트랜스포머와 직렬로 연결되고, 제3 트랜스포머의 출력단이 N번째 전력증폭기와 연결되고, 상기 N번째 전력증폭기가 제1 트랜스포머와 직렬로 구성되고, 상기 N번째 전력증폭기와 제3 트랜스포머 사이의 접점에서 제1 경로로 분기되어 제1 위상지연소자와 제2 트랜스포머가 직렬로 연결되어 이루어진 제1 위상보상부가 연결되고, 상기 제1 위상보상부의 출력단을 상기 N번째 전력증폭기와 제1 트랜스포머 사이의 접점에 연결되고, 상기 (N-1)번째 전력증폭기와 제(2(N-1)-1) 트랜스포머 사이의 접점에서 제2 경로로 분기되어 제2 위상지연소자와 제4 트랜스포머가 직렬로 연결되어 이루어진 제2 위상보상부가 연결되고, 상기 제2 위상보상부의 출력단을 상기 (N-1)번째 전력증폭기와 제3 트랜스포머 사이의 접점에 연결되고, 제1 전력증폭기와 제2 전력증폭기 사이의 접점에서 제3 경로로 분기되어 제(N-1) 위상지연소자와 제(2(N-1)) 트랜스포머가 직렬로 연결되어 이루어진 제(N-1) 위상보상부가 연결되고, 상기 제(N-1) 위상보상부의 출력단을 상기 제2 전력증폭기와 제(2(N-1)-1) 트랜스포머 사이의 접점에 연결되어 구성되고, 상기 전력증폭기에 있어서, 전력증폭기의 스테이지 개수, 즉, N에 따라서 전체 효율 이 결정됨을 특징으로 한다.
또한, 출력 전력 레벨에 따라 외부 바이어스를 상기 N개의 전력증폭기 각각에 인가하는 제어부를 더 포함함을 특징으로 한다.
이하 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 2는 본 발명에 의한 도허티 증폭기의 블록도를 도시한 것으로, 제1 전력증폭기(210), 제2 전력증폭기(220), 제1 트랜스포머(230) 및 위상보상부(240)로 이루어진다.
본 발명에 의한 도허티 증폭기는 제1 전력증폭기(210), 제2 전력증폭기(220) 및 제1 트랜스포머(230)가 직렬로 구성되고, 상기 제1 전력증폭기(210)와 제2 전력증폭기(220) 사이의 접점(261)에서 분기된 신호가 위상보상부(240)의 입력으로 사용되고, 상기 위상 보상부(240)의 출력이 상기 제2 전력증폭기(220)와 제1 트랜스포머(230) 사이의 접점(262)에 연결되는 구조를 형성한다. 위상 보상회로(241) 와 제2 트랜스포머(242) 를 포함하는 위상 보상부(240) 는 전력레벨에 따른 제2 전력증폭기(220)의 전류량의 변화에 따라 제1 전력증폭기(210)의 부하 임피던스를 변화시킴으로써 최적의 효율을 얻는 역할을 한다.자세히 설명하면, 낮은 출력 전력 레벨에서의 제시된 구조의 전력 증폭기는 AB급 혹은 B급으로 동작하는 제1 전력증폭기(210) 의 동작에 의존하며, 이 때 B급 혹은 C급으로 구현된 제2 전력증폭기(220) 는 동작하지 아니한다. 이 때의 제1 전력증폭기(210) 의 부하 임피던스는 최대 전력일 때의 최적 부하 임피던스의 2배이며 따라서 낮은 출력 전력 범위에서 한번의 최대 효율을 나타낼 수 있다. 출력 전력이 높아져 감에 따라 제2 전력증폭기(220)와 위상 보상부(240)의 접점으로부터 제2 전력증폭기(220) 로 분배되어 들어가는 전력량이 증가하게 되고, 이로 인해 B급 혹은 C급으로 구현된 제2 전력증폭기(220)가 동작함에 따라 흐르는 전류량에 의해 위상 보상부(240)를 통해 바라본 제1 전력증폭기(210) 의 부하 임피던스가 낮아지게 된다. 이에 따라서 제1 전력증폭기(210)가 내는 출력 전력이 높아지게 되고, 결국 최대 전력에서 또 한번의 최대 효율에 도달하게 된다.
제1 전력증폭기(210)는 캐리어 증폭기 역할을 하며, 입출력 정합 회로와 바이어스 회로를 모두 포함하고 있으며, 반드시 하나의 스테이지(1-stage)일 필요는 없다.
제2 전력증폭기(220)는 제1 전력증폭기(210)와 더불어 피크 증폭기 역할을 모두 수행하며, 입출력 정합 회로와 바이어스 회로를 모두 포함하고 있으며, 제1 전력증폭기(210)와 마찬가지로 반드시 하나의 스테이지(1-stage)일 필요는 없다.
위상보상부(240)는 위상지연소자(241)와 제2 트랜스포머(242)가 직렬로 연결되어 구성된 회로로서, 임피던스를 이동시키기 위한 목적으로 고안된 수동소자 L 또는 C, 마이크로 스트립(μ-strip) 및 능동소자로 구현이 가능하며, 또한 이미 알려져 있는 이와 대체 가능한 능동 혹은 수동 등가회로로도 구현이 가능하다.
또한, 제1 전력증폭기(210)와 제2 전력증폭기(220)에 있어서 각각의 마지막 스테이지의 전력 트랜지스터의 크기 비에 따라 전력 효율(%)이 달라질 수 있다.
도 3은 출력전압에 따른 전력증폭기의 효율을 나타내는 그래프이다.
제1 전력증폭기(210)와 제2 전력증폭기(220)에 있어서 각각의 마지막 스테이지 전력 트랜지스터의 크기 비(1:M)에 따르는 전력증폭기의 효율을 나타내는 것으로, 크기 비가 클수록(M이 커질수록) 낮은 출력전압에서 높은 전력효율을 유지할 수 있다.
도 4는 본 발명에 의한 도허티 증폭기의 다른 일실시예를 도시한 것으로, 제1 전력증폭기(410), 제2 전력증폭기(420), 제1 트랜스포머(430), 위상보상부(440) 및 제어부(450)로 이루어진다.
도 4에 의한 도허티 증폭기는 도 2의 도허티 증폭기의 구조에 제어부(450)를 구비하는 형태로서, 상기 제어부(450)는 출력전력의 레벨에 따라 제1 전력증폭기(410)와 제2 전력증폭기(420)의 바이어스를 제어하는 것이다.
예를 들어, 출력전압레벨이 낮은 전력 레벨일 경우 제1 전력증폭기(410)는 B급 증폭기 또는 AB급 증폭기로서의 역할을 하고, 제2 전력증폭기(420)는 오프 또는 C급 증폭기 또는 B급 증폭기로서의 역할을 하도록 상기 제어부(450)는 제1 전력증폭기(410)와 제2 전력증폭기(420)의 바이어스를 제어한다.
그리고, 출력전압레벨이 높은 전력레벨일 경우 제1 전력증폭기(410)는 B급 증폭기 또는 AB급 증폭기로서의 역할을 하고, 제2 전력증폭기(420)는 B급 증폭기 또는 AB급 증폭기로서의 역할을 하도록 상기 제어부(450)는 제1 전력증폭기(410)와 제2 전력증폭기(420)의 바이어스를 제어한다.
도 5는 본 발명에 의한 도허티 증폭기의 또 다른 일실시예를 도시한 것으로, 제1 전력증폭기(511), 제2 전력 증폭기(512) 내지 제(N-1) 전력증폭기(513), 제N 전력증폭기(514), 제1 트랜스포머(521), 제3 트랜스포머(523), 제(2(N-1)-1) 트랜스포머(525), 제1 위상보상부(530), 제2 위상보상부(540) 및 제(N-1) 위상보상부(550)로 이루어진다.
도 5에 의한 도허티 증폭기는 제1 전력증폭기(511)와 제2전력증폭기(512)가 직렬로 연결되고, 상기 제2 전력증폭기(512)의 출력단은 제(2(N-1)-1) 트랜스포머(525)와 직렬로 연결되고, 상기 (N-1)번째 전력증폭기(513)의 출력단은 제3 트랜스포머(523)와 직렬로 연결되고, 제3 트랜스포머(523)의 출력단이 N번째 전력증폭기(514)와 연결되고, 상기 N번째 전력증폭기(514)가 제1 트랜스포머(521)와 직렬로 연결된다.
또한, 상기 N번째 전력증폭기(514)와 제3 트랜스포머(523) 사이의 접점에서 제1 경로로 분기되어 제1 위상지연소자(531)와 제2 트랜스포머(532)가 직렬로 연결되어 이루어진 제1 위상보상부(530)가 연결되고, 상기 제1 위상보상부(530)의 출력단을 상기 N번째 전력증폭기(514)와 제1 트랜스포머(521) 사이의 접점에 연결되어 구성되고, 상기 (N-1)번째 전력증폭기와 제(2(N-1)-1) 트랜스포머(525) 사이의 접점에서 제2 경로로 분기되어 제2 위상지연소자(542)와 제4 트랜스포머(544)가 직렬로 연결되어 이루어진 제2 위상보상부(540)가 연결되고, 상기 제2 위상보상부(540)의 출력단을 상기 (N-1)번째 전력증폭기(513)와 제3 트랜스포머(523) 사이의 접점 에 연결되고, 그리고 상기 제1 전력증폭기(511)와 제2 전력증폭기(512)사이의 접점에서 제3 경로로 분기되어 제(N-1) 위상지연소자(551)와 제(2(N-1)) 트랜스포머(553)가 직렬로 연결되어 이루어진 제(N-1) 위상보상부(550)가 연결되고, 상기 제(N-1) 위상보상부(550)의 출력단을 상기 제2 전력증폭기(512)와 제제(2(N-1)-1) 트랜스포머(525) 사이의 접점에 연결된다.
여기서, 전력증폭기 1개당 트랜스포머는 2(N-1)개가 필요하며, 첫 단에는 트랜스포머가 없다.
각각의 위상 보상부(530, 540, 550)는 전력레벨에 따른 제2 전력증폭기(512) 내지 제N 전력증폭기(514)의 전류량의 변화에 따라 제1 전력증폭기(511) 내지 제(N-1) 전력증폭기(513)의 부하 임피던스를 변화시킴으로써 최적의 효율을 얻는 역할을 한다.
자세히 설명하면, 가장 낮은 출력 전력 레벨에서의 제시된 구조의 전력 증폭기는 AB급 혹은 B급으로 동작하는 제1 전력증폭기(511) 의 동작에 의존하며, 이 때 B급 혹은 C급으로 구현된 제2 전력증폭기(512) 내지 제N 전력증폭기(514)는 동작하지 아니한다. 이 때의 제1 전력증폭기(511) 의 부하 임피던스는 최대 전력일 때의 최적 부하 임피던스의 N배이며 따라서 가장 낮은 출력 전력 범위에서 첫 번째 최대 효율을 나타낼 수 있다.
출력 전력이 높아져 감에 따라 제2 전력증폭기(512)와 제(N-1) 위상 보상부(550)의 접점으로부터 제2 전력증폭기(512) 로 분배되어 들어가는 전력량이 증가하게 되고, 이로 인해 B급 혹은 C급으로 구현된 제2 전력증폭기(512)가 동작함에 따라 흐르는 전류량에 의해 제 (N-1) 위상 보상부(550)를 통해 바라본 제1 전력증폭기(511) 의 부하 임피던스가 낮아지게 된다. 이에 따라서 제1 전력증폭기(511)가 내는 출력 전력이 높아지게 되고, 결국 다음 출력 전력 범위에서 또 한번의 최대 효율에 도달하게 된다.
이와 같은 방식으로 B급 혹은 C급으로 구현된 제(N-1) 전력증폭기(513) 내지 제N 전력증폭기(514) 가 순차적으로 동작하게 되고, 이에 따라서 전체 출력 전력 범위에서 총 N번의 최대 효율을 얻을 수 있게 된다.
제1 전력증폭기(511) 내지 제(N-1) 전력증폭기(513)는 캐리어 증폭기 역할을 하며, 입출력 정합 회로와 바이어스 회로를 모두 포함하고 있으며, 반드시 하나의 스테이지(1-stage)일 필요는 없다.
삭제
제N 전력증폭기(514)는 제1 전력증폭기(511) 내지 제(N-1) 전력증폭기(513)와 더불어 피크 증폭기 역할을 모두 수행하며, 입출력 정합 회로와 바이어스 회로를 모두 포함하고 있으며, 제1 전력증폭기(511) 내지 제(N-1) 전력증폭기(513)와 마찬가지로 반드시 하나의 스테이지(1-stage)일 필요는 없다.
제1 위상보상부(530)는 제1 위상지연소자(531)와 제2 트랜스포머(532)가 직렬로 연결되어 구성된 회로로서, 임피던스를 이동시키기 위한 목적으로 고안된 수동소자 L 또는 C, 마이크로 스트립(μ-strip) 및 능동소자로 구현이 가능하며, 또한 이미 알려져 있는 이와 대체 가능한 능동 혹은 수동 등가회로로도 구현이 가능하다.
제2 위상보상부(540)는 제2 위상지연소자(542)와 제4 트랜스포머(544)가 직렬로 연결되어 구성된 회로로서, 임피던스를 이동시키기 위한 목적으로 고안된 수동소자 L 또는 C, 마이크로 스트립(μ-strip) 및 능동소자로 구현이 가능하며, 또한 이미 알려져 있는 이와 대체 가능한 능동 혹은 수동 등가회로로도 구현이 가능하다.
제(N-1) 위상보상부(550)는 제(N-1) 위상지연소자(553)와 제(2(N-1)) 트랜스포머(555)가 직렬로 연결되어 구성된 회로로서, 임피던스를 이동시키기 위한 목적으로 고안된 수동소자 L 또는 C, 마이크로 스트립(μ-strip) 및 능동소자로 구현이 가능하며, 또한 이미 알려져 있는 이와 대체 가능한 능동 혹은 수동 등가회로로도 구현이 가능하다.
또한, 상기 전력증폭기에 있어서, 전력증폭기의 스테이지 개수, 즉, N에 따라서 전체 효율이 결정됨을 특징으로 한다.
도 6은 N개의 전력증폭기가 직렬로 구성된 도허티 증폭기에서 출력전력에 따른 전력증폭기의 효율을 나타내는 그래프이다.
상기 전력증폭기에 있어서, 전력증폭기의 스테이지 개수, 즉, N에 따른 전력증폭기의 효율을 나타내는 것으로, N에 의존하여 전체 출력전력에서 N번의 최고 효율을 유지하는 것을 알 수 있다.
도 7은 본 발명에 의한 도허티 증폭기의 또 다른 일실시예를 도시한 것으로, 제1 전력증폭기(711), 제2 전력 증폭기(712) 내지 제(N-1) 전력증폭기(713), 제N 전력증폭기(714), 제1 트랜스포머(721), 제3 트랜스포머(723), 제(2(N-1)-1) 트랜스포머(725), 제1 위상보상부(730), 제2 위상보상부(740), 제(N-1) 위상보상부(750) 및 제어부(780)로 이루어진다.
도 7에 의한 도허티 증폭기는 도 5의 도허티 증폭기의 구조에 제어부(780)를 구비하는 형태로서, 상기 제어부(780)는 출력전력 레벨에 따라 외부 바이어스를 상기 N개의 전력증폭기 각각에 인가하여 상기 N개의 전력증폭기의 바이어스를 제어한다.
즉, 출력전압레벨에 따라 상기 N개의 전력증폭기가 오프(off) 또는 B급 증폭기 또는 AB급 증폭기 또는 C급 증폭기로서의 역할을 하도록 상기 제어부(780)는 상기 N개의 전력증폭기의 바이어스를 제어하는 것이다.
이상으로, 본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명에 의하면, 하이브리드 커플러가 없이 복수개의 전력증폭기를 직렬로 구성함으로써 작은 사이즈의 수동소자를 이용하여 집적화하기가 쉬우며, 증폭기의 전력효율을 높일 수 있다. 또한, 일반 증폭기구조에서 패스(path)추가로 간단히 도허티 증폭기 기능을 구현할 수 있다.

Claims (16)

  1. 복수개의 트랜스포머를 사용해서 제1 전력증폭기와 제2 전력증폭기로 구성된 도허티 증폭기에 있어서,
    상기 제1 전력증폭기와 제2 전력증폭기가 직렬로 구성되고, 상기 제2 전력증폭기와 제1 트랜스포머가 직렬로 구성되고, 상기 제1 전력증폭기와 제2 전력증폭기 사이의 접점에서 제1 경로로 분기되어 위상지연소자와 제2 트랜스포머가 직렬 연결되고, 상기 제2 트랜스포머의 출력단을 상기 제2 전력증폭기의 출력단의 제2 경로의 접점에 연결되어 구성되고,
    상기 제1 전력증폭기와 제2 전력증폭기에 있어서 각각의 마지막 스테이지 전력 트랜지스터의 크기 비(1:M)에 따라 전력증폭기의 효율이 결정됨을 특징으로 하는 전력증폭기의 직렬구조를 갖는 도허티 증폭기.
  2. 제1항에 있어서,
    출력 전력 레벨에 따라 외부 바이어스를 상기 제1 전력증폭기와 제2 전력증폭기 각각에 인가하는 제어부를 더 포함함을 특징으로 하는 전력증폭기의 직렬구조를 갖는 도허티 증폭기.
  3. 제1항 또는 제2항에 있어서, 상기 위상지연소자와 제1 트랜스포머와 제2 트랜스포머는
    임피던스를 이동시키기 위한 목적으로 고안된 수동소자 L 또는 C, 마이크로 스트립(μ-strip) 또는 능동소자로 구현되는 것을 특징으로 하는 전력증폭기의 직렬구조를 갖는 도허티 증폭기.
  4. 제3항에 있어서, 상기 위상지연소자와 제2 트랜스포머는
    이미 알려져 있는 이와 대체 가능한 능동 혹은 수동 등가회로로 구현되는 것을 특징으로 하는 전력증폭기의 직렬구조를 갖는 도허티 증폭기.
  5. 제1항 또는 제2항에 있어서, 상기 제1 전력증폭기와 제2 전력증폭기는
    입출력 정합회로와 바이어스회로를 구비함을 특징으로 하는 전력증폭기의 직렬구조를 갖는 도허티 증폭기.
  6. 제5항에 있어서, 상기 제1 전력증폭기와 제2 전력증폭기는
    각각 적어도 하나 이상의 스테이지로 구성됨을 특징으로 하는 전력증폭기의 직렬구조를 갖는 도허티 증폭기.
  7. 제6항에 있어서,
    상기 제1 전력증폭기와 제2 전력증폭기에 있어서 각각의 마지막 스테이지 전력 트랜지스터의 크기 비가 클수록(M이 커질수록) 낮은 출력전력에서 높은 효율을 유지하는 것을 특징으로 하는 전력증폭기의 직렬구조를 갖는 도허티 증폭기.
  8. 복수개의 트랜스포머를 사용해서 N개의 전력증폭기가 직렬로 구성된 도허티 증폭기에 있어서,
    제1 전력증폭기와 제2전력증폭기가 직렬로 연결되고, 상기 제2 전력증폭기의 출력단은 제(2(N-1)-1) 트랜스포머와 직렬로 연결되고, 상기 (N-1)번째 전력증폭기의 출력단은 제3 트랜스포머와 직렬로 연결되고, 제3 트랜스포머의 출력단이 N번째 전력증폭기와 연결되고, 상기 N번째 전력증폭기가 제1 트랜스포머와 직렬로 구성되고,
    상기 N번째 전력증폭기와 제3 트랜스포머 사이의 접점에서 제1 경로로 분기되어 제1 위상지연소자와 제2 트랜스포머가 직렬로 연결되어 이루어진 제1 위상보상부가 연결되고, 상기 제1 위상보상부의 출력단을 상기 N번째 전력증폭기와 제1 트랜스포머 사이의 접점에 연결되고,
    상기 (N-1)번째 전력증폭기와 제(2(N-1)-1) 트랜스포머 사이의 접점에서 제2 경로로 분기되어 제2 위상지연소자와 제4 트랜스포머가 직렬로 연결되어 이루어진 제2 위상보상부가 연결되고, 상기 제2 위상보상부의 출력단을 상기 (N-1)번째 전력증폭기와 제3 트랜스포머 사이의 접점에 연결되고,
    상기 제1 전력증폭기와 제2 전력증폭기 사이의 접점에서 제3 경로로 분기되어 제(N-1) 위상지연소자와 제(2(N-1)) 트랜스포머가 직렬로 연결되어 이루어진 제(N-1) 위상보상부가 연결되고, 상기 제(N-1) 위상보상부의 출력단을 상기 제2 전력증폭기와 제(2(N-1)-1) 트랜스포머 사이의 접점에 연결되어 구성되고,
    상기 전력증폭기에 있어서, 상기 전력증폭기의 스테이지 개수, 즉, N에 따라 서 전체 효율이 결정됨을 특징으로 하는 전력증폭기의 직렬수조를 갖는 도허티 증폭기.
  9. 제8항에 있어서,
    출력 전력 레벨에 따라 외부 바이어스를 상기 N개의 전력증폭기 각각에 인가하는 제어부를 더 포함함을 특징으로 하는 전력증폭기의 직렬구조를 갖는 도허티 증폭기.
  10. 제8항 또는 제9항에 있어서, 상기 제1 위상지연소자, 제2 위상지연소자, 제(N-1) 위상지연소자, 제1 트랜스포머, 제2 트랜스포머, 제3 트랜스포머, 제4 트랜스포머, 제(2(N-1)-1) 트랜스포머 및 제(2(N-1)) 트랜스포머는
    임피던스를 이동시키기 위한 목적으로 고안된 수동소자 L 또는 C, 마이크로 스트립(μ-strip) 또는 능동소자로 구현되는 것을 특징으로 하는 전력증폭기의 직렬구조를 갖는 도허티 증폭기.
  11. 제10항에 있어서, 상기 제1 위상지연소자와 제2 트랜스포머는
    이미 알려져 있는 이와 대체 가능한 능동 혹은 수동 등가회로로 구현되는 것을 특징으로 하는 전력증폭기의 직렬구조를 갖는 도허티 증폭기.
  12. 제10항에 있어서, 상기 제2 위상지연소자와 제4 트랜스포머는
    이미 알려져 있는 이와 대체 가능한 능동 혹은 수동 등가회로로 구현되는 것을 특징으로 하는 전력증폭기의 직렬구조를 갖는 도허티 증폭기.
  13. 제10항에 있어서, 상기 제(N-1) 위상지연소자와 제(2(N-1)) 트랜스포머는
    이미 알려져 있는 이와 대체 가능한 능동 혹은 수동 등가회로로 구현되는 것을 특징으로 하는 전력증폭기의 직렬구조를 갖는 도허티 증폭기.
  14. 제8항 또는 제9항에 있어서, 상기 제1 내지 제N 전력증폭기는
    입출력 정합회로와 바이어스회로를 구비함을 특징으로 하는 전력증폭기의 직렬구조를 갖는 도허티 증폭기.
  15. 제14항에 있어서, 상기 제1 전력증폭기 내지 제N 전력증폭기는
    각각 적어도 하나 이상의 스테이지로 구성됨을 특징으로 하는 전력증폭기의 직렬구조를 갖는 도허티 증폭기.
  16. 제8항 또는 제9항에 있어서,
    상기 전력증폭기에 있어서, 전력증폭기의 스테이지 개수, 즉, N에 의존하여 전체 출력전력 범위에서 총 N번의 최대 효율을 유지하는 것을 특징으로 하는 전력증폭기의 직렬구조를 갖는 도허티 증폭기.
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