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KR100674715B1 - Method of manufacturing transistor of semiconductor device - Google Patents

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KR100674715B1
KR100674715B1 KR1020020076865A KR20020076865A KR100674715B1 KR 100674715 B1 KR100674715 B1 KR 100674715B1 KR 1020020076865 A KR1020020076865 A KR 1020020076865A KR 20020076865 A KR20020076865 A KR 20020076865A KR 100674715 B1 KR100674715 B1 KR 100674715B1
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Abstract

본 발명은 반도체 소자의 트랜지스터 제조 방법에 관한 것으로, 접합 영역을 형성하기 위한 이온 주입 공정을 AMU 11 B 이온을 이용하여 낮은 에너지 및 높은 도즈율로 실시하여 이온 빔 밀도 극대화에 따른 표면의 비정질화를 촉진시켜 이온 주입시 나타나는 채널링을 억제하는 동시에 누설 전류 특성에 가장 악양향을 주는 결함을 감소시켜 극히 얕은 깊이의 접합 영역을 형성하는 반도체 소자의 트랜지스터 제조 방법이 제시된다.
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a transistor of a semiconductor device, wherein an ion implantation process for forming a junction region is performed using AMU 11 B ions at low energy and high dose rate to maximize the ion beam density. A method of fabricating a transistor of a semiconductor device is disclosed, which forms a junction region of extremely shallow depth by facilitating suppression of channeling appearing during ion implantation and at the same time reducing defects most adversely affecting leakage current characteristics.

트랜지스터, 접합 영역, 11 B 이온 주입Transistor, Junction Region, 11 B Ion Implantation

Description

반도체 소자의 트랜지스터 제조 방법{Method of manufacturing a transistor in a semiconductor device} Method of manufacturing a transistor in a semiconductor device             

도 1(a) 및 도 1(b)는 본 발명에 따른 반도체 소자의 트랜지스터 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도.1 (a) and 1 (b) are cross-sectional views of devices sequentially shown in order to explain a transistor manufacturing method of a semiconductor device according to the present invention.

도 2는 각각의 도펀트에서 시편의 온도에 따른 연속 비정질층 형성 임계 도우즈를 나타낸 그래프.
FIG. 2 is a graph showing continuous amorphous layer formation critical doses with the temperature of the specimen in each dopant. FIG.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

21 : 반도체 기판 22 : 소자 분리막21 semiconductor substrate 22 device isolation film

23 : 게이트 산화막 24 : 폴리실리콘막23 gate oxide film 24 polysilicon film

25 : 마스크 산화막 26 : 스페이서25 mask oxide film 26 spacer

27 : 감광막 패턴 28 : 접합 영역27 photosensitive film pattern 28: junction region

29 : 비정질층
29: amorphous layer

본 발명은 반도체 소자의 트랜지스터 제조 방법에 관한 것으로, 특히 접합 영역을 형성하기 위한 이온 주입 공정을 AMU 11 B 이온을 이용하여 낮은 에너지 및 높은 도즈율로 실시하여 이온 빔 밀도 극대화에 따른 표면의 비정질화를 촉진시켜 이온 주입시 나타나는 채널링을 억제하는 동시에 누설 전류 특성에 가장 악양향을 주는 결함을 감소시켜 극히 얕은 깊이의 접합 영역을 형성하는 반도체 소자의 트랜지스터 제조 방법에 관한 것이다.
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a transistor of a semiconductor device. In particular, an ion implantation process for forming a junction region is performed using AMU 11 B ions at a low energy and a high dose rate to maximize the ion beam density. The present invention relates to a method for fabricating a transistor of a semiconductor device, which forms a junction region having an extremely shallow depth by suppressing channeling appearing during ion implantation and reducing defects most adversely affecting leakage current characteristics.

종래의 방법으로 반도체 소자의 트랜지스터를 제조하기 위해 반도체 기판 상부의 소정 영역에 게이트 패턴을 형성한 후 게이트 패턴 측벽에 스페이서를 형성하고, 고농도 이온 주입 공정을 실시하여 반도체 기판상의 소정 영역에 접합 영역을 형성한다. 이때, 접합 영역은 AMU 49 BF2를 이용한 이온 주입 공정으로 형성한다.In order to manufacture a transistor of a semiconductor device by a conventional method, a gate pattern is formed on a predetermined region on a semiconductor substrate, a spacer is formed on the sidewall of the gate pattern, and a high concentration ion implantation process is performed to form a junction region on a predetermined region on the semiconductor substrate. Form. At this time, the junction region is formed by an ion implantation process using AMU 49 BF 2 .

그런데, AMU 49 BF2를 이용하여 접합 영역을 형성하면 얕은 접합 깊이를 얻기에는 유리하지만, 접합 영역에 과도한 결함을 유발하기 때문에 누설 전류 열화의 가능성이 항상 존재하고 있다. 특히, 소자가 축소될수록 접합 깊이를 필수적으로 줄여야 단채널 효과(short channel effect)등의 트랜지스터 특성을 확보할 수 있는데, 접합 깊이가 줄수록 이온 주입후의 EOR(End Of Range) 결함 영역과 트랜지스터 동작시의 공핍층(depletion layer)과의 간격도 좁아져 결국은 누설 전류 열화의 가 능성이 한층 더 증가되고 있다.By the way, forming the junction region using AMU 49 BF 2 is advantageous to obtain a shallow junction depth, but there is always the possibility of leakage current deterioration because it causes excessive defects in the junction region. In particular, as the device shrinks, the junction depth must be reduced to ensure the transistor characteristics such as short channel effect, and as the junction depth decreases, the EOR (End Of Range) defect region after ion implantation and the transistor operation are reduced. The gap with the depletion layer is also narrowed, increasing the possibility of leakage current degradation.

한편, 결함이 적은 접합 영역을 형성하기 위해 AMU 11 B 이온을 이용하여 접합 영역을 형성하는 방법도 많이 연구되고 있으나, 11 B 이온은 저온 버짓에서도 높은 확산도를 갖기 때문에 접합 깊이를 줄이는데 한계가 있다.On the other hand, many methods for forming a junction region using AMU 11 B ions to form a junction region with less defects have been studied, but 11 B ions have a high diffusion even at a low temperature budget, so there is a limit in reducing the junction depth.

또한, 소자의 집적도가 높아지면서 소자의 디자인 룰에 따라 극히 얕은 접합 깊이가 요구되기 때문에 이온 주입 에너지도 10keV 미만의 극히 낮은 에너지가 필요하게 된다. 따라서, 극히 낮은 에너지를 이용한 이온 주입에 의한 도펀트의 최대 농도층이 수백Å내에 존재할 정도로 표면 가까이 존재하게 된다. 이에 의해 이온 주입 이후 후속 열공정을 거치면서 표면 가까이 존재하는 도펀트층의 도펀트가 층간 절연막으로 외부 확산되어 실제 접합 영역에서는 도펀트층이 유출되는 현상이 발생하고 열처리를 실시하였음에도 불구하고 도펀트 디액티베이션(deactivation) 현상으로 인해 접합 영역의 면저항이 증가하는 문제점을 발생시킨다.
In addition, as the degree of integration of the device increases, extremely shallow junction depths are required according to the design rules of the device, and thus, ion implantation energy also requires extremely low energy of less than 10 keV. Thus, the maximum concentration layer of the dopant by ion implantation using extremely low energy is present near the surface to the extent that it is within several hundred microns. As a result, after the ion implantation, the dopant of the dopant layer near the surface is diffused to the interlayer insulating layer, and the dopant layer is leaked in the actual bonding region. ) Increases the sheet resistance of the junction region.

본 발명의 목적은 누설 전류의 가능성을 줄이면서 접합 영역의 깊이를 줄일 수 있는 반도체 소자의 트랜지스터 제조 방법을 제공하는데 있다.An object of the present invention is to provide a method for manufacturing a transistor of a semiconductor device that can reduce the depth of the junction region while reducing the possibility of leakage current.

본 발명의 다른 목적은 저온 버짓에서도 높은 확산도를 갖는 B 이온을 이용하면서도 접합 깊이를 줄일 수 있는 반도체 소자의 트랜지스터 제조 방법을 제공하는데 있다.
Another object of the present invention is to provide a method for manufacturing a transistor of a semiconductor device capable of reducing the junction depth while using B ions having high diffusivity even at a low temperature budget.

본 발명에 따른 반도체 소자의 트랜지스터 제조 방법은 반도체 기판 상부의 소정 영역에 게이트 패턴을 형성한 후 상기 게이트 패턴 측벽에 스페이서를 형성하는 단계와, 낮은 에너지와 높은 도우즈율로 B 이온을 주입하여 상기 반도체 기판의 표면에 비정질층을 형성하면서 상기 반도체 기판의 소정 영역에 접합 영역을 형성하는 단계와, 상기 접합 영역을 형성한 후 2회의 RTP 공정을 실시하는 단계를 포함하여 이루어진 것을 특징으로 한다.
In the method of manufacturing a transistor of a semiconductor device according to the present invention, forming a gate pattern on a predetermined region on a semiconductor substrate, and then forming a spacer on the sidewall of the gate pattern, implanting B ions with a low energy and a high dose rate, thereby forming the semiconductor. Forming a junction region in a predetermined region of the semiconductor substrate while forming an amorphous layer on the surface of the substrate, and performing the two RTP process after forming the junction region.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써 본 발명을 상세히 설명한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며, 이 기술 분야에서 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 또한, 도면상에서 동일 부호는 동일 요소를 지칭한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but may be implemented in various forms, and only the present embodiments are intended to complete the present disclosure and to those skilled in the art. It is provided to fully inform the scope of the invention. In addition, in the drawings, like reference numerals refer to like elements.

도 1(a) 및 도 1(b)는 본 발명에 따른 반도체 소자의 트랜지스터 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도이다.1 (a) and 1 (b) are cross-sectional views of devices sequentially shown in order to explain a transistor manufacturing method of a semiconductor device according to the present invention.

도 1(a)를 참조하면, 반도체 기판(11)상의 소정 영역에 소자 분리막(12)을 형성하여 활성 영역 및 필드 영역을 확정한다. 전체 구조 상부에 게이트 산화막(13), 폴리실리콘막(14) 및 마스크 산화막(15)을 형성한 후 게이트 마스크를 이용한 리소그라피 공정 및 식각 공정으로 이들을 식각하여 게이트 패턴을 형성한 다. 그리고, 게이트 패턴 측벽에 스페이서(16)를 형성한다.Referring to FIG. 1A, an element isolation film 12 is formed in a predetermined region on a semiconductor substrate 11 to determine an active region and a field region. After forming the gate oxide layer 13, the polysilicon layer 14, and the mask oxide layer 15 on the entire structure, the gate pattern is formed by etching them by a lithography process and an etching process using a gate mask. The spacer 16 is formed on the sidewall of the gate pattern.

도 1(b)를 참조하면, 게이트 패턴 상부에 감광막 패턴(17)을 형성한 후 AMU 11 B 이온을 이용한 이온 주입 공정으로 반도체 기판(11)상의 소정 영역에 접합 영역(18)을 형성한다. 이때, 10keV 이하의 에너지와 8.0mA/㎠ 정도의 매우 높은 도즈율, 즉 매우 높은 빔 전류를 이용하여 이온 주입 공정을 실시함으로써 이온 빔 밀도를 극대화시켜 표면에 비정질층(19)을 형성하면서 접합 영역(18)을 형성한다. 이와 같은 공정에 의해 B 이온 주입시 나타나는 채널링 현상을 억제하는 동시에 누설 전류 특성에 가장 악영향을 주면서 이온 주입시 필연적으로 발생하는 결함을 감소시켜 극히 얕은 접합을 형성한다. 따라서, 단채널 효과 등 PMOS 트랜지스터의 특성을 개선하는 동시에 결함에 의한 누설 전류 특성을 개선함으로써 신뢰성 높은 고품질의 소자 특성을 확보할 수 있다.Referring to FIG. 1B, after the photoresist pattern 17 is formed on the gate pattern, a junction region 18 is formed in a predetermined region on the semiconductor substrate 11 by an ion implantation process using AMU 11 B ions. At this time, the ion implantation process is performed using an energy of 10 keV or less and a very high dose rate of 8.0 mA / cm 2, that is, a very high beam current, thereby maximizing the ion beam density to form an amorphous layer 19 on the surface. (18) is formed. Such a process suppresses the channeling phenomenon appearing at the time of B ion implantation while at the same time adversely affecting leakage current characteristics while reducing the defects inevitably generated during ion implantation to form an extremely shallow junction. Therefore, by improving the characteristics of the PMOS transistor such as a short channel effect and improving the leakage current characteristics due to defects, it is possible to secure high quality device characteristics with high reliability.

[표 1]은 2keV 11 B 이온 주입시 빔 전류에 따른 단위 면적당 도즈율값이다. 이때, 빔 스포트 사이즈(beam spot size)는 직경 1.5㎝ 정도로 계산한 것이다.Table 1 shows the dose rate per unit area according to the beam current during 2keV 11 B ion implantation. In this case, the beam spot size is calculated as about 1.5 cm in diameter.

빔 전류(mA)Beam current (mA) 도즈율(mA/㎠)Dose rate (mA / ㎠) 0.50.5 0.280.28 1One 0.560.56 1212 6.796.79

또한, 도 2는 각각의 도펀트에서 시편의 온도에 따른 연속 비정질층 형성 임계 도우즈를 나타낸 것이다. 도시된 바와 같이 11 B의 경우 25℃ 온도와 0.26mA/㎠의 도즈율로 이온 주입시 비정질 형성 임계 도우즈량은 대략 1E17ions/㎠ 정도임을 알 수 있다. 접합 영역을 형성하기 위한 이온 농도가 1E15ions/㎠임을 감안한다면 11 B에 의한 이온 주입은 비정질층 형성이 거의 이루어지지 않는다고 보아도 되기 때문에 11 B 이온 주입시 채널링 현상은 피할 수 없다. 그러나, 매우 높은 도즈율, 즉 매우 높은 빔 에너지로 이온 주입시는 그 양상이 달라진다. 즉, [표 1]에서와 같이 12mA의 빔 전류일 경우 6.79mA/㎠ 정도로 이온 빔 밀도를 극대화시켜 표면 근처를 비정질화시키기에 충분한 이온 빔 에너지를 확보할 수 있다. 이에 따라 11 B 이온 주입시 나타나는 채널링을 억제하는 동시에 누설 전류 특성에 가장 악영향을 주는 요소이면서 이온 주입시 필연적으로 발생하는 결함을 감소시켜 극히 얕은 접합을 형성한다. 따라서, 단채널 효과 등 PMOS 트랜지스터의 특성을 개선하는 동시에 결함에 의한 누설 전류 특성을 개선함으로써 신뢰성 높은 고품질의 소자 특성을 확보할 수 있다.In addition, Figure 2 shows the continuous amorphous layer formation critical dose with the temperature of the specimen in each dopant. As shown, in the case of 11B, the amorphous forming critical dose amount at the 25 ° C. temperature and the dose rate of 0.26 mA / cm 2 was approximately 1E17ions / cm 2. Considering that the ion concentration for forming the junction region is 1E15ions / cm 2, the ion implantation by 11B can hardly be considered to form an amorphous layer. Therefore, channeling phenomenon during 11B ion implantation is inevitable. However, when ion implantation at a very high dose rate, i.e., a very high beam energy, the aspect is different. That is, in the case of a beam current of 12 mA as shown in Table 1, the ion beam density may be maximized to about 6.79 mA / cm 2 to secure sufficient ion beam energy to amorphous the surface. This suppresses channeling during 11 B ion implantation and at the same time has the most adverse effect on leakage current characteristics and reduces defects inevitably generated during ion implantation, thereby forming an extremely shallow junction. Therefore, it is possible to secure high-quality device characteristics with high reliability by improving the characteristics of the PMOS transistor such as a short channel effect and the leakage current characteristics caused by defects.

한편, 접합 영역(18)을 형성하기 위한 11 B 이온 주입에 따른 결함을 더욱 최소화시키기 위해 이온 주입 공정을 2회로 나누어 실시 할 수 있다. 이때, 1차 이온 주입 공정은 얕은 접합을 형성하기 위해 10keV 이하의 에너지와 표면부터 연속적인 비정질층을 형성하기 위해 8.0㎃/㎠ 이상의 도즈율로 실시하며, 1E15ions/㎠의 도우즈량으로 실시한다. 그리고, 2차 이온 주입 공정은 5keV 이하의 에너지와 0.5∼5.0㎃/㎠ 정도의 도즈율 및 1E15ions/㎠의 도우즈량으로 실시한다.On the other hand, in order to further minimize the defect caused by the 11B ion implantation for forming the junction region 18 may be performed by dividing the ion implantation process in two. At this time, the primary ion implantation process is performed at a dose rate of 8.0 kW / cm 2 or more, and a dose of 1E15ions / cm 2 to form a continuous amorphous layer from the surface with energy of 10 keV or less to form a shallow junction. The secondary ion implantation step is performed at an energy of 5 keV or less, a dose rate of about 0.5 to 5.0 mW / cm 2, and a dose amount of 1E15ions / cm 2.

그리고, 접합 영역(18)을 형성한 후 비정질층(19) 및 도펀트의 활성화, 그리고 결함 제거등을 위하여 2단계의 RTP 공정으로 열처리 공정을 실시한다. 1단계 RTP 공정은 승온 및 온도 유지시 N2 분위기를 유지하며, 승온 속도는 50∼150℃/sec 로 하여 900∼1100℃의 온도에서 0 내지 30초간 열처리를 실시하고, 승온 및 온도 유지시 N2 가스의 유량은 1∼40slpm으로 한다. 그리고, 냉각시에는 NH3 분위기를 유지하여 접합 영역상에 Si-N 계층을 형성하는데, 냉각 속도는 20∼100℃/sec으로 하고, NH3 유량은 1∼10slpm으로 한다. 또한, 2단계 RTP 공정은 승온시와 온도 유지시 N2 분위기를 유지하며, 승온 속도는 200∼300℃/sec로 하여 1000∼1100℃와 같은 고체 용해도(solid solubility) 이상의 온도에서 2단계 RTP 공정을 실시한다. 승온 및 온도 유지시 N2 유량은 1∼40slpm로 한다.
After the junction region 18 is formed, a heat treatment process is performed by a two-step RTP process to activate the amorphous layer 19 and the dopant, and to remove defects. The first stage RTP process maintains an N 2 atmosphere at elevated temperature and temperature, and the temperature increase rate is 50 to 150 ° C./sec, followed by heat treatment at a temperature of 900 to 1100 ° C. for 0 to 30 seconds, and N at elevated temperature and temperature. The flow rate of the two gases is 1 to 40 slm. In cooling, the Si-N layer is formed on the junction region while maintaining the NH 3 atmosphere. The cooling rate is 20 to 100 ° C./sec, and the NH 3 flow rate is 1 to 10 slm. In addition, the two-step RTP process maintains an N 2 atmosphere at elevated temperature and temperature, and the temperature increase rate is 200-300 ° C./sec, and the two-step RTP process at a temperature above solid solubility such as 1000-1100 ° C. Is carried out. When raising the temperature and maintaining the temperature, the N 2 flow rate is set to 1 to 40 slm.

상술한 바와 같이 본 발명에 의하면 AMU 11 B 이온을 저에너지와 매우 높은 도즈율로 이온 주입하여 접합 영역을 형성함으로써 이온 빔 밀도의 극대화에 따른 표면의 비정질화를 촉진시켜 11 B 이온 주입시 나타나는 채널링을 억제하는 동시에 누설 전류 특성에 가장 악영향을 미치는 이온 주입에 의한 결함을 감소시켜 극히 얕은 접합을 형성한다. 그리고, 도펀트의 활성화를 극대화시키기 위한 후속 열처리 공정을 2단계로 실시하되, 1단계 열처리의 승온과 유지시는 N2 분위기를 유지하여 활성화를 이루고, 냉각시에는 NH3 분위기를 유지하여 접합 영역 상부에 Si-N계 표면을 형성함으로써 도펀트의 외부 확산을 효과적으로 억제한 후 2단계에서 고온의 스파이크 열처리를 실시함으로써 접합의 면저항 증가 현상 억제와 더불어 고품질의 극히 낮은 깊이의 접합 영역을 형성한다.As described above, according to the present invention, the AMU 11 B ions are implanted with low energy and very high dose rate to form a junction region, thereby promoting the amorphousness of the surface according to the maximization of the ion beam density, thereby preventing the channeling appearing during 11 B ion implantation. At the same time suppression of defects caused by ion implantation, which most adversely affects leakage current characteristics, results in extremely shallow junctions. Subsequently, a subsequent heat treatment process for maximizing the activation of the dopant is performed in two stages, but the activation and maintenance of the N 2 atmosphere is performed during the temperature raising and maintaining of the first stage heat treatment, and the NH 3 atmosphere is maintained at the upper portion of the junction region during cooling. The Si-N-based surface is formed on the substrate to effectively suppress the external diffusion of the dopant, and then the high temperature spike heat treatment is performed in the second step to form a high-quality, extremely low-depth junction region with suppression of the increase in sheet resistance of the junction.

Claims (8)

반도체 기판 상부의 소정 영역에 게이트 패턴을 형성한 후 상기 게이트 패턴 측벽에 스페이서를 형성하는 단계; 및Forming a gate pattern on a predetermined region over the semiconductor substrate and forming spacers on sidewalls of the gate pattern; And 상기 반도체 기판의 표면에 비정질층이 형성될 정도로 빔 전류에 따른 도우즈율과 에너지로 B 이온을 주입하여 상기 반도체 기판의 표면을 비정질층으로 형성하면서 소정 영역에 접합 영역을 형성하는 단계를 포함하는 반도체 소자의 트랜지스터 제조 방법.Injecting B ions at a dose rate and energy according to a beam current to form an amorphous layer on the surface of the semiconductor substrate, thereby forming a junction region in a predetermined region while forming the surface of the semiconductor substrate as an amorphous layer. Method for manufacturing a transistor of the device. 제 1 항에 있어서, 상기 B 이온 주입 공정은 10keV 이하의 에너지와 8.0mA/㎠ 정도의 도즈율로 실시하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.The method of claim 1, wherein the B ion implantation step is performed at an energy of 10 keV or less and a dose rate of about 8.0 mA / cm 2. 제 1 항에 있어서, 상기 B 이온 주입 공정은 2회로 나누어 실시하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.The method of manufacturing a transistor of a semiconductor device according to claim 1, wherein said B ion implantation step is performed in two steps. 제 3 항에 있어서, 상기 1차 이온 주입 공정은 10keV 이하의 에너지와 8.0㎃/㎠ 이상의 도즈율 및 1E15ions/㎠의 도우즈량으로 실시하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.The method of claim 3, wherein the primary ion implantation step is performed at an energy of 10 keV or less, a dose rate of 8.0 kW / cm 2 or more, and a dose amount of 1E15ions / cm 2. 제 3 항에 있어서, 상기 2차 이온 주입 공정은 5keV 이하의 에너지와 0.5 내지 5.0㎃/㎠ 정도의 도즈율 및 1E15ions/㎠의 도우즈량으로 실시하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.The method of claim 3, wherein the secondary ion implantation process is performed at an energy of 5 keV or less, a dose rate of about 0.5 to 5.0 mA / cm 2, and a dose of 1E15ions / cm 2. 제 1 항에 있어서, 상기 접합 영역을 형성한 후 2회의 RTP 공정을 실시하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.The method of claim 1, further comprising performing two RTP steps after forming the junction region. 제 6 항에 있어서, 상기 1단계 RTP 공정은 승온 및 온도 유지시 N2 가스를 1 내지 40slpm 정도 유입하며, 50 내지 150℃/sec의 속도로 승온시켜 900 내지 1000℃의 온도에서 0 내지 30초간 열처리를 실시한 후 NH3 가스를 1 내지 10slpm 정도 유입하여 20 내지 100℃/sec의 속도로 냉각시켜 상기 접합 영역상에 Si-N 계층을 형성하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.The method of claim 6, wherein the first step of the RTP process, the N 2 gas is introduced at a temperature of about 1 to 40slpm when the temperature is maintained at a temperature, and is heated at a rate of 50 to 150 ° C / sec for 0 to 30 seconds at a temperature of 900 to 1000 ° C. A method of manufacturing a transistor of a semiconductor device, characterized in that after the heat treatment, the NH 3 gas is introduced at about 1 to 10 slm and cooled at a rate of 20 to 100 ° C./sec to form a Si—N layer on the junction region. 제 7 항에 있어서, 상기 2단계 RTP 공정은 승온 및 온도 유지시 N2 가스를 1 내지 40slpm 정도 유입하여 실시하며, 승온 속도는 200 내지 300℃/sec로 유지하여 1000 내지 1100℃의 온도에서 실시하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.The method of claim 7, wherein the two-step RTP process is performed by introducing N 2 gas at a temperature of about 1 to 40 slm at a temperature and maintaining a temperature, and a temperature rising rate is performed at a temperature of 1000 to 1100 ° C. at a temperature of 200 to 300 ° C./sec. The transistor manufacturing method of a semiconductor element characterized by the above-mentioned.
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