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KR100679077B1 - 전류소모를 감소시키는 출력 드라이버 - Google Patents

전류소모를 감소시키는 출력 드라이버 Download PDF

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KR100679077B1
KR100679077B1 KR1020050016339A KR20050016339A KR100679077B1 KR 100679077 B1 KR100679077 B1 KR 100679077B1 KR 1020050016339 A KR1020050016339 A KR 1020050016339A KR 20050016339 A KR20050016339 A KR 20050016339A KR 100679077 B1 KR100679077 B1 KR 100679077B1
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Abstract

전류소모를 감소시키는 출력 드라이버가 게시된다. 본 발명의 출력 드라이버에서는, 데이터 드라이빙 블락의 피모스 트랜지스터를 구동하는 풀업 제어신호의 풀다운 전압을 제공하기 위하여 풀다운 제어신호가 피드백된다. 그리고, 데이터 드라이빙 블락의 앤모스 트랜지스터를 구동하는 풀다운 제어신호의 풀업 전압을 제공하기 위하여 풀업 제어신호가 피드백된다. 본 발명의 출력 드라이버에 의하면, 데이터 드라이빙 블락의 피모스 트랜지스터 및 앤모스 트랜지스터가 동시에 턴온되는 구간이 감소되고, 상기 트랜지스터들을 통하여 직접적으로 흐르는 직접전류도 감소하게 된다. 따라서, 본 발명의 출력 드라이버에 의하면, 불필요한 전류의 소모가 감소된다.
출력 드라이버, 전류, 앤모스, 피모스, 트랜지스터, 반도체

Description

전류소모를 감소시키는 출력 드라이버{OUTPUT DRIVER FOR REDUCING THE CURRENT CONSUMPTION}
본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.
도 1은 종래의 출력 드라이버를 나타내는 도면이다.
도 2는 본 발명의 일실시예에 따른 출력 드라이버를 나타내는 회로도이다.
도 3은 종래기술과 본 발명에서의 데이터 드라이빙부의 직접전류를 비교하기 위한 도면이다.
도 4는 본 발명의 다른 일실시예에 따른 출력 드라이버를 나타내는 회로도이다.
* 도면의 주요부분에 대한 부호의 설명 *
VIN: 입력 데이터 VOUT: 출력 데이터
210: 데이터 드라이빙 블락 260: 제어신호 발생블락
261: 프리제어신호 발생부
263: 풀업 제어신호 발생부 265: 풀다운 제어신호 발생부
PU: 풀업제어신호 PD: 풀다운 제어신호 발생부
VPRE1, VPRE2: 제1 및 제2 프리제어신호
본 발명은 반도체 장치에 관한 것으로서, 특히 수신되는 입력 데이터를 드라이빙하여 출력 데이터로 발생하는 출력 드라이버에 관한 것이다.
반도체 장치를 구성하는 여러 구성요소들 중에서, 데이터를 최종적으로 드라이빙하여 외부의 다른 칩에 출력 데이터로 전달하는 부분이 출력 드라이버이다.
도 1은 종래의 출력 드라이버(100)를 나타내는 도면이다. 일반적으로, 출력 드라이버(100)는 출력 데이터(VOUT)의 전압을 높이기 위한 풀업 트랜지스터(111)와 출력 데이터(VOUT)의 전압을 낮추기 위한 풀다운 트랜지스터(113)로 구성된다. 그리고, 출력 드라이버의 출력단자에는 큰 부하(load)가 연결되기 때문에, 풀업 트랜지스터(111)와 풀다운 트랜지스터(113)는 반도체 장치의 내부에 사용되는 트랜지스터들보다 큰 구동능력을 가진다. 한편, 풀업 트랜지스터(111)를 제어하는 풀업 제어신호(PU)와 상기 풀다운 트랜지스터(113)를 제어하는 풀다운 제어신호(PD)는, 입력 데이터(VIN)에 응답하여 논리상태가 천이된다.
그런데, 도 1의 출력 드라이버(100)에서는, 풀업 제어신호(PU)와 풀다운 제어신호(PD)가 거의 동시에 전원전압(VCC) 또는 접지전압(VSS) 쪽으로 천이하게 된 다. 이 경우, 상기 풀업 트랜지스터(111)와 풀다운 트랜지스터(113)가 동시에 "턴온"되는 구간도 상당기간 지속되어, 많은 양의 전류가 전원전압(VCC) 단자에서 접지전압(VSS) 단자로 빠져나간다. 따라서, 종래의 출력 드라이버(100)에서는, 출력 데이터의 논리상태의 천이시에, 불필요한 전류소모가 크게된다는 문제점이 발생된다.
따라서, 본 발명의 목적은 종래기술의 문제점을 해결하기 위한 것으로서, 직접전류 경로를 구성하는 피모스 트랜지스터와 앤모스 트랜지스터의 동시 턴온 구간을 감소시켜 불필요한 전류소모를 감소시키는 출력 드라이버를 제공하는 데 있다.
상기와 같은 기술적 과제를 달성하기 위한 본 발명의 일면은 수신되는 입력 데이터를 드라이빙하여, 출력 데이터를 발생하는 출력 드라이버에 관한 것이다. 본 발명의 출력 드라이버는 소정의 풀업 제어신호에 응답하여 상기 출력 데이터를 풀업하는 풀업 드라이빙 트랜지스터와, 소정의 풀다운 제어신호에 응답하여 상기 출력 데이터를 풀다운하는 풀다운 트랜지스터를 포함하는 데이터 드라이빙 블락; 및 상기 입력 데이터에 응답하는 상기 풀업 제어신호 및 상기 풀다운 제어신호를 발생하는 제어신호 발생블락으로서, 상기 풀업제어신호는 상기 풀다운 제어신호의 풀업 전압을 제공하기 위하여 피드백되며, 상기 풀다운 제어신호는 상기 풀업제어신호의 풀다운 전압을 제공하기 위하여 피드백되는 제어신호 발생블락을 구비한다. 상기 제어신호 발생블락은 상기 입력데이터에 대응하는 제1 및 제2 프리제어신호를 발생하는 프리제어신호 발생부; 상기 제1 프리제어신호에 응답하여 상기 풀업 제어신호를 제공하는 풀업 제어신호 발생부로서, 상기 풀업 제어신호의 풀다운 전압을 발생하기 위하여, 상기 풀다운 제어신호를 수신하는 상기 풀업 제어신호 발생부; 및 상기 제2 프리제어신호에 응답하여 상기 풀다운 제어신호를 제공하는 풀다운 제어신호 발생부로서, 상기 풀다운 제어신호의 풀업 전압을 발생하기 위하여, 상기 풀업 제어신호를 수신하는 상기 풀다운 제어신호 발생부를 구비한다.
본 발명과 본 발명의 동작상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다. 각 도면을 이해함에 있어서, 동일한 부재는 가능한 한 동일한 참조부호로 도시하고자 함에 유의해야 한다. 그리고, 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 공지 기능 및 구성에 대한 상세한 기술은 생략된다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다.
도 2는 본 발명의 일실시예에 따른 출력 드라이버(200)를 나타내는 도면이다. 도 2를 참조하면, 본 발명의 출력 드라이버(200)는 데이터 드라이빙 블락(210) 및 제어신호 발생블락(260)을 구비한다.
상기 데이터 드라이빙 블락(210)은, 상기 제어신호 발생블락(260)에서 제공되는 풀업 제어신호(PU) 및 풀다운 제어신호(PD)에 각각 응답하여, 출력 데이터(VOUT)를 풀업 및 풀다운하는 풀업 드라이빙 트랜지스터(211) 및 풀다운 드라이빙 트랜지스터(213)를 포함한다. 즉, 풀업 제어신호(PU)의 전압레벨이 접지전압(VSS) 쪽으로 하강하면, 상기 풀업 드라이빙 트랜지스터(211)는 출력 데이터(VOUT)를 전원전압(VCC) 쪽으로 풀업한다. 또한, 풀다운 제어신호(PD)의 전압레벨이 전원전압(VCC) 쪽으로 상승하면, 상기 풀다운 드라이빙 트랜지스터(213)는 출력 데이터(VOUT)를 접지전압(VSS) 쪽으로 풀다운한다.
상기 제어신호 발생블락(260)은 소정의 인에이블 제어신호(XEN)에 응답하여 인에이블되며, 입력 데이터(VIN)에 응답하는 풀업 제어신호(PU) 및 풀다운 제어신 호(PD)를 발생한다. 상기 제어신호 발생블락(260)은 상기 풀업 제어신호(PU)의 풀다운 전압을 제공하기 위하여 상기 풀다운 제어신호(PD)를 피드백하며, 상기 풀다운 제어신호(PD)의 풀업 전압을 제공하기 위하여 상기 풀업 제어신호(PU)를 피드백한다.
상기 제어신호 발생블락(260)은 구체적으로 프리제어신호 발생부(261), 풀업 제어신호 발생부(263) 및 풀다운 제어신호 발생부(265)를 구비한다.
상기 프리제어신호 발생부(261)는 소정의 인에이블 제어신호(XEN)에 응답하여 인에이블되어, 상기 입력데이터(VIN)에 대응하는 제1 및 제2 프리제어신호(VPRE1, VPRE2)를 발생한다. 여기서, 상기 인에이블 제어신호(XEN)는 논리 "H"에서, 본 발명의 출력 드라이버를 인에이블시킨다. 다시 기술하면, 상기 인에이블 제어신호(XEN)가 "H"인 상태에서, 상기 입력데이터(VIN)가 "H"이면, 제1 및 제2 프리제어신호(VPRE1, VPRE2)는 모두 "H"로 제어된다. 그리고, 상기 입력데이터(VIN)가 "L"이면, 제1 및 제2 프리제어신호(VPRE1, VPRE2)는 모두 "L"로 제어된다.
상기 인에이블 제어신호(XEN)가 "L"인 상태에서는, 상기 입력데이터(VIN)의 논리상태에 관계없이, 제1 프리제어신호(VPRE1)는 "L"로, 제2 프리제어신호(VPRE2)는 "H"로 제어된다.
상기 풀업 제어신호 발생부(263)는 제1 프리제어신호(VPRE1)에 응답하는 풀업 제어신호(PU)를 제공한다. 상기 풀업 제어신호 발생부(263)는 상기 풀업 제어신호(PU)의 풀다운 전압을 발생하기 위하여, 상기 풀다운 제어신호(PD)를 수신한다. 상기 풀업 제어신호 발생부(263)는 더욱 구체적으로 피모스 트랜지스터(263a) 및 앤모스 트랜지스터(263b)를 포함한다.
상기 피모스 트랜지스터(263a)는 상기 제1 프리제어신호(VPRE1)에 의하여 게이팅되며, 전원전압(VCC) 및 풀업제어신호(PU)에 연결되는 소스/드레인 단자를 가진다. 그러므로, 상기 제1 프리제어신호(VPRE1)의 전압레벨이 접지전압(VSS) 쪽으로 하강하면, 상기 풀업제어신호(PU)는 전원전압(VCC) 쪽으로 풀업된다.
상기 앤모스 트랜지스터(263b)는 상기 제1 프리제어신호(VPRE1)에 의하여 게이팅되며, 상기 풀다운 제어신호(PD) 및 상기 풀업제어신호(PU)에 연결되는 소스/드레인 단자를 가진다. 그러므로, 풀업제어신호(PU)는 접지전압(VSS) 쪽으로 풀다운되되, 상기 풀다운 제어신호(PD)가 접지전압(VSS) 쪽으로 하강되어야 상기 풀업제어신호(PU)도 접지전압(VSS) 쪽으로 하강된다.
즉, 입력 데이터(VIN)가 "L"에서 "H"로 천이될 때(도 3의 t1 참조), 상기 풀업제어신호(PU)는 상기 풀다운제어신호(PD)보다 항상 늦게 접지전압(VSS) 쪽으로 하강한다. 그러므로, 입력 데이터(VIN)가 "L"에서 "H"로 천이될 때, 상기 데이터 드라이빙 블락(210)의 풀업 드라이빙 트랜지스터(211) 및 풀다운 드라이빙 트랜지스터(213)가 동시에 턴온되는 구간이 감소될 수 있다.
상기 풀다운 제어신호 발생부(265)는 제2 프리제어신호(VPRE2)에 응답하는 풀다운 제어신호(PD)를 제공한다. 상기 풀다운 제어신호 발생부(265)는 상기 풀다운 제어신호(PD)의 풀업 전압을 발생하기 위하여, 상기 풀업 제어신호(PU)를 수신한다. 상기 풀다운 제어신호 발생부(265)는 더욱 구체적으로 앤모스 트랜지스터(265a) 및 피모스 트랜지스터(265b)를 포함한다.
상기 앤모스 트랜지스터(265a)는 상기 제2 프리제어신호(VPRE2)에 의하여 게이팅되며, 접지전압(VSS) 및 상기 풀다운제어신호(PD)에 연결되는 소스/드레인 단자를 가진다. 그러므로, 상기 제2 프리제어신호(VPRE2)의 전압레벨이 전원전압(VDD) 쪽으로 상승하면, 상기 풀다운제어신호(PD)는 접지전압(VSS) 쪽으로 풀다운된다.
상기 피모스 트랜지스터(265b)는 상기 제2 프리제어신호(VPRE2)에 의하여 게이팅되며, 상기 풀다운 제어신호(PD) 및 상기 풀업제어신호(PU)에 연결되는 소스/드레인 단자를 가진다. 그러므로, 풀다운제어신호(PD)는 전원전압(VCC) 쪽으로 풀업되되, 상기 풀업 제어신호(PU)가 전원전압(VCC) 쪽으로 상승되어야 상기 풀다운제어신호(PD)도 전원전압(VCC) 쪽으로 상승된다.
즉, 입력 데이터(VIN)가 "H"에서 "L"로 천이될 때(도 3의 t2 참조), 상기 풀다운제어신호(PD)는 상기 풀업제어신호(PU)보다 항상 늦게 전원전압(VCC) 쪽으로 상승한다. 그러므로, 입력 데이터(VIN)가 "H"에서 "L"로 천이될 때, 상기 데이터 드라이빙 블락(210)의 풀업 드라이빙 트랜지스터(211) 및 풀다운 드라이빙 트랜지스터(213)가 동시에 턴온되는 구간이 감소될 수 있다.
결론적으로, 본 발명의 출력 드라이버에서는, 데이터 드라이빙 블락(210)의 풀업 드라이빙 트랜지스터(211) 및 풀다운 드라이빙 트랜지스터(213)가 동시에 턴온되는 구간이 현저히 감소된다. 그러므로, 도 3에 도시되는 바와 같이, 데이터 드라이빙 블락(210)의 풀업 드라이빙 트랜지스터(211) 및 풀다운 드라이빙 트랜지스터(213)를 통하여 직접적으로 흐르는 직접전류가 감소하게 된다. 따라서, 본 발명의 출력 드라이버에 의하면, 불필요한 전류의 소모가 감소된다.
도 4는 본 발명의 다른 일실시예에 따른 출력 드라이버(300)를 나타내는 도면으로서, 도 2의 변형예이다. 도 4의 출력 드라이버(300)도 데이터 드라이빙 블락(310) 및 제어신호 발생블락(360)을 구비한다.
상기 데이터 드라이빙 블락(310)은, 풀업 제어신호(PU') 및 풀다운 제어신호(PD')에 응답하여, 출력 데이터(VOUT')를 풀업 및 풀다운한다. 이때, 풀업 제어신호(PU')의 전압레벨이 전원전압(VCC) 쪽으로 상승하면, 출력 데이터(VOUT')는 전원전압(VCC) 쪽으로 풀업된다. 그리고, 풀다운 제어신호(PD')의 전압레벨이 접지전압(VSS) 쪽으로 하강하면, 출력 데이터(VOUT')는 접지전압(VSS) 쪽으로 풀다운된다.
상기 제어신호 발생블락(360)은 입력 데이터(VIN)에 응답하는 풀업 제어신호(PU') 및 풀다운 제어신호(PD')를 발생한다. 상기 제어신호 발생블락(360)은 상기 풀업 제어신호(PU')의 풀업 전압을 제공하기 위하여 상기 풀다운 제어신호(PD)를 피드백하며, 상기 풀다운 제어신호(PD)의 풀다운 전압을 제공하기 위하여 상기 풀업 제어신호(PU)를 피드백한다.
상기 제어신호 발생블락(360)은 구체적으로 프리제어신호 발생부(361), 풀업 제어신호 발생부(363) 및 풀다운 제어신호 발생부(365)를 구비한다.
상기 프리제어신호 발생부(361)는 상기 입력데이터(VIN)에 대응하는 제1 및 제2 프리제어신호(VPRE1', VPRE2')를 발생한다. 상기 입력데이터(VIN)가 "H"이면, 제1 및 제2 프리제어신호(VPRE1', VPRE2')는 모두 "L"로 제어되고, 상기 입력데이터(VIN)가 "L"이면, 제1 및 제2 프리제어신호(VPRE1', VPRE2')는 모두 "H"로 제어 된다.
상기 풀업 제어신호 발생부(363)는 상기 풀업 제어신호(PU')의 풀업 전압을 발생하기 위하여, 상기 풀다운 제어신호(PD')를 수신한다. 그러므로, 상기 풀다운 제어신호(PD')가 전원전압(VCC) 쪽으로 상승되어야, 상기 풀업제어신호(PU')도 전원전압(VCC) 쪽으로 상승된다. 즉, 입력 데이터(VIN)가 "L"에서 "H"로 천이될 때, 상기 풀업제어신호(PU')는 상기 풀다운제어신호(PD')보다 항상 늦게 전원전압(VCC) 쪽으로 상승된다. 그러므로, 입력 데이터(VIN)가 "L"에서 "H"로 천이될 때, 상기 데이터 드라이빙 블락(310)의 피모스 트랜지스터(311) 및 앤모스 트랜지스터(313)가 동시에 턴온되는 구간이 감소될 수 있다.
상기 풀다운 제어신호 발생부(365)는 상기 풀다운 제어신호(PD')의 풀다운 전압을 발생하기 위하여, 상기 풀업 제어신호(PD')를 수신한다. 상기 풀업 제어신호 발생부(363)와 관련하여 기술된 것과 유사한 원리로, 상기 풀다운제어신호(PD')는 상기 풀업제어신호(PU')보다 항상 늦게 접지전압(VSS) 쪽으로 하강된다. 그러므로, 입력 데이터(VIN)가 "H"에서 "L"로 천이될 때, 상기 데이터 드라이빙 블락(310)의 피모스 트랜지스터(311) 및 앤모스 트랜지스터(313)가 동시에 턴온되는 구간이 감소될 수 있다.
결론적으로, 도 4의 출력 드라이버(300)에서도, 데이터 드라이빙 블락(310)의 피모스 트랜지스터(311) 및 앤모스 트랜지스터(313)가 동시에 턴온되는 것이 제한된다. 따라서, 도 4의 출력 드라이버에 의하면, 불필요한 전류의 소모가 감소된다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다.
예를 들면, 본 명세서에서는, 풀업 제어신호 발생부(263, 363) 및 풀다운 제어신호 발생부(265, 365)에 각각 풀다운 제어신호(PD, PD') 및 풀업 제어신호(PU, PU')가 피드백되는 실시예가 도시되고 기술되었다. 그러나, 풀업 제어신호 발생부(263, 363) 및 풀다운 제어신호 발생부(265, 365) 중의 어느하나에, 풀다운 제어신호(PD, PD') 또는 풀업 제어신호(PU, PU')가 피드백되는 실시예에 의해서도, 본 발명의 기술적 사상이 어느정도 실현될 수 있음은 당업자에게는 자명한 사실이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상기와 같은 본 발명의 출력 드라이버에서는, 데이터 드라이빙 블락의 피모스 트랜지스터를 구동하는 풀업 제어신호의 풀다운 전압을 제공하기 위하여 풀다운 제어신호가 피드백된다. 그리고, 데이터 드라이빙 블락의 앤모스 트랜지스터를 구동하는 풀다운 제어신호의 풀업 전압을 제공하기 위하여 풀업 제어신호가 피드백된다. 본 발명의 출력 드라이버에 의하면, 데이터 드라이빙 블락의 피모스 트랜지스터 및 앤모스 트랜지스터가 동시에 턴온되는 구간이 감소되고, 상기 트랜지스터들을 통하여 직접적으로 흐르는 직접전류도 감소하게 된다. 따라서, 본 발명의 출력 드라이버에 의하면, 불필요한 전류의 소모가 감소된다.

Claims (7)

  1. 수신되는 입력 데이터를 드라이빙하여, 출력 데이터를 발생하는 출력 드라이버에 있어서,
    소정의 풀업 제어신호에 응답하여 상기 출력 데이터를 풀업하는 풀업 드라이빙 트랜지스터와, 소정의 풀다운 제어신호에 응답하여 상기 출력 데이터를 풀다운하는 풀다운 트랜지스터를 포함하는 데이터 드라이빙 블락; 및
    상기 입력 데이터에 응답하는 상기 풀업 제어신호 및 상기 풀다운 제어신호를 발생하는 제어신호 발생블락으로서, 상기 풀업제어신호는 상기 풀다운 제어신호의 풀업 전압을 제공하기 위하여 피드백되며, 상기 풀다운 제어신호는 상기 풀업제어신호의 풀다운 전압을 제공하기 위하여 피드백되는 제어신호 발생블락을 구비하며,
    상기 제어신호 발생블락은
    상기 입력데이터에 대응하는 제1 및 제2 프리제어신호를 발생하는 프리제어신호 발생부;
    상기 제1 프리제어신호에 응답하여 상기 풀업 제어신호를 제공하는 풀업 제어신호 발생부로서, 상기 풀업 제어신호의 풀다운 전압을 발생하기 위하여, 상기 풀다운 제어신호를 수신하는 상기 풀업 제어신호 발생부; 및
    상기 제2 프리제어신호에 응답하여 상기 풀다운 제어신호를 제공하는 풀다운 제어신호 발생부로서, 상기 풀다운 제어신호의 풀업 전압을 발생하기 위하여, 상기 풀업 제어신호를 수신하는 상기 풀다운 제어신호 발생부를 구비하는 것을 특징으로 하는 출력 드라이버.
  2. 삭제
  3. 제2 항에 있어서, 상기 프리제어신호 발생부는
    소정의 인에이블 제어신호에 응답하여 인에이블되는 것을 특징으로 출력 드라이버.
  4. 제2 항에 있어서,
    상기 풀업 제어신호 발생부는
    상기 제1 프리제어신호에 응답하여, 상기 풀업 제어신호를 풀업하는 제1 피모스 트랜지스터; 및
    상기 제1 프리제어신호에 응답하여 상기 풀업 제어신호를 풀다운하되, 상기 풀다운 제어신호를 소스 단자로 인가하는 제1 앤모스 트랜지스터를 구비하며,
    상기 풀다운 제어신호 발생부는
    상기 제2 프리제어신호에 응답하여, 상기 풀다운 제어신호를 풀다운하는 제2 앤모스 트랜지스터; 및
    상기 제2 프리제어신호에 응답하여 상기 풀다운 제어신호를 풀업하되, 상기 풀업 제어신호를 소스 단자로 인가하는 제2 피모스 트랜지스터를 구비하는 것을 특징으로 하는 출력 드라이버.
  5. 수신되는 입력 데이터를 드라이빙하여, 출력 데이터를 발생하는 출력 드라이버에 있어서,
    소정의 풀업 제어신호에 응답하여 상기 출력 데이터를 풀업하는 풀업 드라이빙 트랜지스터와, 소정의 풀다운 제어신호에 응답하여 상기 출력 데이터를 풀다운하는 풀다운 트랜지스터를 포함하는 데이터 드라이빙 블락; 및
    상기 입력 데이터에 응답하는 상기 풀업 제어신호 및 상기 풀다운 제어신호를 발생하는 제어신호 발생블락으로서, 상기 풀업제어신호는 상기 풀다운 제어신호의 풀다운 전압을 제공하기 위하여 피드백되며, 상기 풀다운 제어신호는 상기 풀업제어신호의 풀업 전압을 제공하기 위하여 피드백되는 제어신호 발생블락을 구비하며,
    상기 제어신호 발생블락은
    상기 입력데이터에 대응하는 제1 및 제2 프리제어신호를 발생하는 프리제어신호 발생부;
    상기 제1 프리제어신호에 응답하여 상기 풀업 제어신호를 제공하는 풀업 제어신호 발생부로서, 상기 풀업 제어신호의 풀다운 전압을 발생하기 위하여, 상기 풀다운 제어신호를 수신하는 상기 풀업 제어신호 발생부; 및
    상기 제2 프리제어신호에 응답하여 상기 풀다운 제어신호를 제공하는 풀다운 제어신호 발생부로서, 상기 풀다운 제어신호의 풀업 전압을 발생하기 위하여, 상기 풀업 제어신호를 수신하는 상기 풀다운 제어신호 발생부를 구비하는 것을 특징으로 하는 출력 드라이버.
  6. 수신되는 입력 데이터에 응답하여, 소정의 출력 데이터를 발생하는 출력 드라이버에 있어서,
    소정의 풀업 제어신호에 응답하여 상기 출력 데이터를 풀업하는 풀업 드라이빙 트랜지스터와, 소정의 풀다운 제어신호에 응답하여 상기 출력 데이터를 풀다운하는 풀다운 트랜지스터를 포함하는 데이터 드라이빙 블락; 및
    상기 입력 데이터에 응답하는 상기 풀업 제어신호 및 상기 풀다운 제어신호를 발생하는 제어신호 발생블락으로서, 상기 풀다운 제어신호가 상기 풀업 제어신호의 풀다운 전압을 제공하기 위하여 피드백되는 제어신호 발생블락을 구비하며,
    상기 제어신호 발생블락은
    상기 입력데이터에 대응하는 제1 및 제2 프리제어신호를 발생하는 프리제어신호 발생부;
    상기 제1 프리제어신호에 응답하여 상기 풀업 제어신호를 제공하는 풀업 제어신호 발생부로서, 상기 풀업 제어신호의 풀다운 전압을 발생하기 위하여, 상기 풀다운 제어신호를 수신하는 상기 풀업 제어신호 발생부; 및
    상기 제2 프리제어신호에 응답하여 상기 풀다운 제어신호를 제공하는 풀다운 제어신호 발생부로서, 상기 풀다운 제어신호의 풀업 전압을 발생하기 위하여, 상기 풀업 제어신호를 수신하는 상기 풀다운 제어신호 발생부를 구비하는 것을 특징으로 하는 출력 드라이버.
  7. 수신되는 입력 데이터에 응답하여, 소정의 출력 데이터를 발생하는 출력 드라이버에 있어서,
    소정의 풀업 제어신호에 응답하여 상기 출력 데이터를 풀업하는 풀업 드라이빙 트랜지스터와, 소정의 풀다운 제어신호에 응답하여 상기 출력 데이터를 풀다운하는 풀다운 트랜지스터를 포함하는 데이터 드라이빙 블락; 및
    상기 입력 데이터에 응답하는 상기 풀업 제어신호 및 상기 풀다운 제어신호를 발생하는 제어신호 발생블락으로서, 상기 풀업 제어신호가 상기 풀다운 제어신호의 풀업 전압을 제공하기 위하여 피드백되는 제어신호 발생블락을 구비하며,
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