[go: up one dir, main page]

KR100671747B1 - 개선된 애디티브 레이턴시를 가진 메모리 시스템 및제어방법 - Google Patents

개선된 애디티브 레이턴시를 가진 메모리 시스템 및제어방법 Download PDF

Info

Publication number
KR100671747B1
KR100671747B1 KR1020060000771A KR20060000771A KR100671747B1 KR 100671747 B1 KR100671747 B1 KR 100671747B1 KR 1020060000771 A KR1020060000771 A KR 1020060000771A KR 20060000771 A KR20060000771 A KR 20060000771A KR 100671747 B1 KR100671747 B1 KR 100671747B1
Authority
KR
South Korea
Prior art keywords
bank
command
additive latency
read
packet
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
KR1020060000771A
Other languages
English (en)
Inventor
정회주
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020060000771A priority Critical patent/KR100671747B1/ko
Priority to CNA2006101725189A priority patent/CN1996489A/zh
Priority to JP2006355628A priority patent/JP2007183959A/ja
Priority to US11/646,553 priority patent/US20070156996A1/en
Application granted granted Critical
Publication of KR100671747B1 publication Critical patent/KR100671747B1/ko
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • E—FIXED CONSTRUCTIONS
    • E03—WATER SUPPLY; SEWERAGE
    • E03C—DOMESTIC PLUMBING INSTALLATIONS FOR FRESH WATER OR WASTE WATER; SINKS
    • E03C1/00—Domestic plumbing installations for fresh water or waste water; Sinks
    • E03C1/02—Plumbing installations for fresh water
    • E03C1/04—Water-basin installations specially adapted to wash-basins or baths
    • E03C1/0412—Constructional or functional features of the faucet handle
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1668—Details of memory controller
    • G06F13/1689—Synchronisation and timing concerns
    • E—FIXED CONSTRUCTIONS
    • E03—WATER SUPPLY; SEWERAGE
    • E03C—DOMESTIC PLUMBING INSTALLATIONS FOR FRESH WATER OR WASTE WATER; SINKS
    • E03C1/00—Domestic plumbing installations for fresh water or waste water; Sinks
    • E03C1/02—Plumbing installations for fresh water
    • E03C2001/026—Plumbing installations for fresh water with flow restricting devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Health & Medical Sciences (AREA)
  • Life Sciences & Earth Sciences (AREA)
  • Hydrology & Water Resources (AREA)
  • Public Health (AREA)
  • Water Supply & Treatment (AREA)
  • Dram (AREA)
  • Memory System (AREA)

Abstract

메모리 시스템 및 제어방법을 개시한다. 본 발명의 메모리 시스템은 제1뱅크와 제2뱅크를 가진 메모리 소자와, 리드요청을 저장하기 위한 리드요청 스케쥴링 큐를 가진 메모리 콘트롤러를 포함한다. 메모리 콘트롤러에서는 제1뱅크에 대한 제1 및 제2리드요청과 제2뱅크에 대한 제3리드요청이 연속적으로 발생될 때, 제1뱅크에 대한 제1 및 제2리드요청에는 동일한 제1애디티브 레이턴시를 적용하고, 제2뱅크에 대한 제3리드요청에 대해서는 제1애디티브 레이턴시와 다른 제2애디티브 레이턴시를 적용하여 상기 메모리 소자에서 출력되는 데이터들이 이음매 없이 연속적으로 출력되도록 상기 리드요청 스케쥴링 큐를 제어한다. 따라서, 애디티브 레이턴시의 제어를 원활하게 할 수 있고 커맨드 큐 디자인을 선입선출방식으로 제어할 수 있다.

Description

개선된 애디티브 레이턴시를 가진 메모리 시스템 및 제어방법 {Memory System with Improved Aaaitive Latency and Method thereof}
도 1은 종래의 일반적인 메모리 소자의 리드동작을 설명하기 위한 타이밍도.
도 2는 종래의 애디티브 레이턴시를 적용한 메모리 소자의 포스티드 CAS 리드동작을 설명하기 위한 타이밍도.
도 3은 본 발명에 의한 메모리 시스템의 블록도.
도 4는 본 발명에 의한 커맨드 및 어드레스 패킷의 일예를 나타낸 도면.
도 5는 본 발명에 의한 메모리 컨트롤러의 동작을 설명하기 위한 흐름도.
도 6은 본 발명에 의한 메모리 소자의 바람직한 일 실시에의 블록도.
도 7은 도 6의 멀티 뱅크에 대한 연속적인 리드 동작을 설명하기 위한 타이밍도.
본 발명은 메모리 시스템 및 그 제어방법에 관한 것으로, 특히 동기식 디램의 애디티브 레이턴시를 개선하기 위한 시스템 및 방법에 관한 것이다.
반도체 메모리 장치는 고집적화 및 고속화를 위하여 계속적으로 개선되고 있 다. 동작속도를 고속화하기 위하여 크게 램버스 디램과 같은 패킷방식 메모리와 DDR(Double Data Rate) 동기식 디램이 제안되었다.
DDR 동기식 디램은 클록의 상승에지와 하강에지에 동기되어 연속적으로 두개의 데이터를 입출력할 수 있는 것으로 클록 주파수를 증가시키지 않더라도 최소한 두 배 이상의 대역폭을 구현할 수 있어서 고속 동작이 가능하다.
DDR 동기식 디램에서는 파이프라인방식으로 제어하기 위하여 매 클록마다 클록에 동기되어 하나의 커맨드만을 수행할 수 있도록 구성된다. 그러므로, 메모리 컨트롤러에서는 두 개의 커맨드가 한 클록에서 충돌될 경우 둘 중 어느 하나의 커맨드가 1클록 지연되어 수행되도록 커맨드 스케쥴링을 제어한다.
도 1은 종래의 DDR 동기식 디램의 억세스 동작을 설명하기 위한 타이밍도를 나타낸다. 도 1을 참조하면, tRRD(ROW-to-ROW Delay)이 2클록수이고, CL(Column Latency)이 4클록수이고 BL(Burst Length)이 4인 경우에 클록5에서 ACT3 커맨드와 READ1 커맨드가 동일 클록에서 동시에 입력되게 되므로 서로 충돌되게 된다. 그러므로 ACT3 커맨드를 1클록 지연시켜서 클록5의 상승에지에서 수행하게 된다. 따라서, 출력되는 D2와 D3는 연속적으로 출력되지 못하고 도시한 바와 같이 1클록의 간격(Bubble)을 가지게 된다. 결국 이는 밴드폭의 효율적 이용을 방해하는 요인으로 작용한다.
따라서, DDR 동기식 디램에서는 이와 같은 문제를 해결하기 위하여 Posted CAS 동작을 도입하였다(JESD79-2A 참조). Posted CAS 동작은 DDR 동기식 디램의 정해진 타이밍보다 더 빨리 리드/라이트 커맨드를 입력하고 소정 클록수가 지난 다음 에 입력된 리드/라이트 커맨드를 수행하는 것이다. 이 때 리드 라이트 커맨드를 정해진 타이밍보다 얼마만큼 빨리 입력할 것인지의 정보를 애디티브 레이턴시(AL :Additive Latency)라고 한다. 즉 AL은 메모리 장치가 액티브 상태 이후에 리드/라이트 커맨드가 입력된 타이밍부터 tRCD(ROW-to-Column Delay)까지의 클록수를 말한다.
도 2는 종래의 Posted CAS 동작을 설명하기 위한 타이밍도를 나타낸다. 도 2를 참조하면, AL=3, CL=4, BL=4인 경우에 ACT1 커맨드에 이어서 READ1 커맨드가 클록1에 입력되고, 3클록이 지연된 다음에 클록4에서 Posted CAS 동작이 수행된다. 그러므로, 클록4에서 ACT3 커맨드의 입력이 가능하게 된다. 그러므로, 출력되는 D1, D2 및 D3가 이음매 없이(Seamless) 연속적으로 출력된다.
미국특허 5,544,124호, 6,483,769호, 6,563,759호, 6,847,580호, 6,914,850호 등에 애디티브 레이턴시 및 posted CAS 동작에 관련된 기술들이 개시되어 있다.
AL은 MRS 커맨드를 통하여 모드 레지스트에 세팅된다. 그러므로, 한번 AL이 특정 값으로 세팅된 상태에서는 모든 뱅크에 대해서 고정된 AL이 적용된다. 그러므로 AL을 변경하기 위해서는 사전에 MRS 동작을 수행하여 모드 레지스터의 AL 값을 변경하지 않으면 아니된다. 이와 같은 MRS 동작은 고속 동작을 방해한다.
본 발명의 목적은 이와 같은 문제점을 해결하기 위하여 매 액티브 동작시 마다 해당 뱅크의 애디티브 레이턴시를 재설정할 수 있는 메모리 시스템 및 그 제어방법을 제공하는 데 있다.
본 발명의 다른 목적은 상기 메모리 시스템에 적합한 메모리 콘트롤러와 그 제어방법을 제공하는 데 있다.
본 발명의 또 다른 목적은 상기 메모리 시스템에 적합한 메모리 소자와 그 제어방법을 제공하는 데 있다.
상기 목적을 달성하기 위하여 본 발명의 메모리 시스템은 제1뱅크와 제2뱅크를 가진 메모리 소자와, 리드요청을 저장하기 위한 리드요청 스케쥴링 큐를 가진 메모리 콘트롤러를 포함한다. 메모리 콘트롤러는 제1뱅크에 대한 제1 및 제2리드요청과 제2뱅크에 대한 제3리드요청이 연속적으로 발생될 때, 제1뱅크에 대한 제1 및 제2리드요청에는 동일한 제1애디티브 레이턴시를 적용하고, 제2뱅크에 대한 제3리드요청에 대해서는 제1애디티브 레이턴시와 다른 제2애디티브 레이턴시를 적용하여 메모리 소자에서 출력되는 데이터들이 이음매 없이 연속적으로 출력되도록 리드요청 스케쥴링 큐를 제어한다.
본 발명에서 출력 데이터들은 동일 뱅크에 대한 복수의 리드요청들의 순서에 따른 출력순서를 유지한다.
본 발명의 메모리 시스템에 적합한 메모리 콘트롤러는 기계적 독출이 가능한 기록매체를 포함하고, 이 기록매체에 저장되고, 기계적 독출이 가능한 프로그램 코드를 구비한다. 프로그램 코드는 해당 뱅크가 활성화된 동안에는 동일한 레이턴시를 갖도록 애디티브 레이턴시 코드를 포함하는 액티브 커맨트 패킷을 메모리소자에 송신하는 단계, 메모리 소자의 로우 컬럼 딜레이 기간동안 제1리드 커맨드 패킷을 상기 메모리 소자에 송신하는 단계, 로우 컬럼 딜레이 기간동안 제2리드 커맨드 패킷을 메모리 소자에 송신하는 단계, 제1 및 제2 리드 커맨드 패킷에 응답하여 메모리 소자로부터 리딩된 제1 및 제2리드 데이터를 수신하는 단계를 포함한다.
본 발명의 메모리 시스템에 적합한 제1양상의 메모리 소자는 하나의 애디티브 레이턴시 블록으로 멀티 뱅크의 레이턴시를 제어한다. 제1양상의 메모리 소자는 커맨드/어드레스 패킷 및 라이트 데이터 패킷을 수신하고 리드 데이터 패킷을 송신하기 위한 패킷처리부, 멀티 뱅크 메모리 블록,입출력 셀데이터를 센스 증폭하기 위한 센스증폭블록를 포함한다. 또한, 패킷처리부로부터 제공된 뱅크 어드레스에 응답하여 멀티 뱅크 메모리 블록의 뱅크를 선택하기 위한 뱅크 디코더와, 패킷처리부로부터 제공된 로우 어드레스에 응답하여 상기 멀티 뱅크 메모리 블록의 워드라인을 선택하기 위한 로우 디코더와, 패킷처리부로부터 제공된 컬럼 어드레스를 래치하기 위한 컬럼 어드레스 버퍼와, 컬럼 어드레스 버퍼로부터 제공된 컬럼 어드레스를 패킷 처리부로부터 제공된 애디티브 레이턴시 코드값에 응답하여 소정 클록수 만큼 지연시키기 위한 애디티브 레이턴시 블록과, 애디티브 레이턴시 블록으로부터 제공된 컬럼 어드레스에 응답하여 센스 증폭 블록의 컬럼을 선택하기 위한 컬럼 디코더를 포함한다. 또한, 센스증폭블록으로부터 제공된 리드 데이터를 상기 패킷처리부로 출력하기 위한 데이터 출력패스 블록와 패킷처리부로부터 제공된 입력 데이터를 상기 센스증폭블록에 제공하기 위한 데이터 입력패스 블록과, 패킷처리부로부터 제공된 커맨드에 응답하여 각 부를 제어하는 제어신호를 발생하는 커맨드 디코더를 포함한다.
이와 같이 구성된 제1양상의 메모리 소자의 제어방법은 제1애디티브 레이턴시 설정코드를 포함하고 제1뱅크를 활성화시키는 제1액티브 명령을 입력하고, 제1애디티브 레이턴시 설정코드에 응답하여 상기 제1뱅크의 애디티브 레이턴시를 설정한다. 이어서 제1액티브 명령의 입력 후에 제1뱅크에 대한 제1리드명령과 제2리드명령을 순차적으로 입력한다. 제2리드명령의 입력 후에, 제2애디티브 레이턴시 설정코드를 포함하고 제2뱅크를 활성화시키는 제2액티브 명령을 입력하고, 제2액티브 명령의 입력과 동시에 상기 설정된 제1애디티브 레이턴시에 응답하여 상기 제1리드명령을 수행한다. 이어서, 제2애디티브 레이턴시 설정코드에 응답하여 상기 제2뱅크의 애디티브 레이턴시를 설정하고, 설정된 제1애디티브 레이턴시에 응답하여 상기 제2리드명령을 수행한다. 제2뱅크에 대한 제3리드명령을 입력하여 상기 설정된 제1애디티브 레이턴시에 응답하여 상기 제3리드명령을 수행하고, 제1 내지 제3 리드명령의 수행순서에 따른 데이터들을 이음매 없이 연속적으로 출력한다.
본 발명의 메모리 시스템에 적합한 제2양상의 메모리 소자는 각 뱅크에 대응하여 각각 하나의 애디티브 레이턴시 블록을 구비한다. 제2양상의 메모리 소자는 커맨드/어드레스 패킷 및 라이트 데이터 패킷을 수신하고 리드 데이터 패킷을 송신하기 위한 패킷처리부와, 멀티 뱅크 메모리 블록과, 입출력 셀데이터를 센스 증폭하기 위한 센스증폭블록을 포함한다. 또한, 패킷처리부로부터 제공된 뱅크 어드레스에 응답하여 멀티 뱅크 메모리 블록의 뱅크를 선택하기 위한 뱅크 디코더와, 패킷처리부로부터 제공된 로우 어드레스에 응답하여 멀티 뱅크 메모리 블록의 워드라인을 선택하기 위한 로우 디코더와, 패킷처리부로부터 제공된 컬럼 어드레스를 래 치하기 위한 컬럼 어드레스 버퍼를 포함한다. 또한, 패킷 처리부로부터 제공된 애디티브 레이턴시 코드값을 뱅크 디코더의 선택신호에 응답하여 입력하고, 입력된 애디티브 레이턴시 코드값에 응답하여 상기 컬럼 어드레스 버퍼로부터 제공된 컬럼 어드레스를 소정 클록수 만큼 지연시키기 위한 복수의 애디티브 레이턴시 블록들과, 애디티브 레이턴시 블록으로부터 제공된 컬럼 어드레스에 응답하여 센스 증폭 블록의 컬럼을 선택하기 위한 컬럼 디코더를 포함한다. 또한, 센스증폭블록으로부터 제공된 리드 데이터를 상기 패킷처리부로 출력하기 위한 데이터 출력패스 블록과, 패킷처리부로부터 제공된 입력 데이터를 상기 센스증폭블록에 제공하기 위한 데이터 입력패스 블록과, 패킷처리부로부터 제공된 커맨드에 응답하여 각 부를 제어하는 제어신호를 발생하는 커맨드 디코더를 포함한다.
이와 같이 구성된 제2양상의 메모리 소자의 제어방법은 제1뱅크를 활성화시키고 제1애디티브 레이턴시 설정코드를 포함하는 제1액티브 명령을 입력하고 제1애디티브 레이턴시 설정코드에 응답하여 제1뱅크의 애디티브 레이턴시를 설정한다. 이어서, 제1뱅크에 대한 제1리드명령을 입력하고, 제2뱅크를 활성화시키고 제2애디티브 레이턴시 설정코드를 포함하는 제2액티브 명령을 입력하고 제2애디티브 레이턴시 설정코드에 응답하여 상기 제2뱅크의 애디티브 레이턴시를 설정한다. 이어서 제2액티브 명령의 입력과 동시에 설정된 제1애디티브 레이턴시에 응답하여 제1리드명령을 수행한다. 이어서 제1뱅크에 대한 제2리드명령을 입력하고, 제2뱅크에 대한 제3리드명령을 입력하여 설정된 제1애디티브 레이턴시에 응답하여 제3리드명령을 수행한다. 설정된 제1애디티브 레이턴시에 응답하여 상기 제2리드명령을 수행하고, 제1 내지 제3 리드명령의 수행 순서에 따른 데이터들을 이음매 없이 연속적으로 출력한다.
본 발명의 다른 양상의 메모리 시스템은 애디티브 레이턴시 코드를 포함하는 액티브 커맨드 패킷을 송신하고, 이어서 적어도 하나 이상의 리드 또는 라이트 커맨드 패킷을 송신하는 메모리 콘트롤러와, 액티브 커맨드 패킷을 수신하고 애디티브 레이턴시 코드에 응답하여 애디티브 레이턴시를 재설정한 다음에 적어도 하나 이상의 리드 또는 라이트 커맨드 패킷을 수신하고, 수신된 리드 또는 라이트 커맨드를 재설정된 애디티브 레이턴시에 응답하여 소정 클록수 지연된 다음에 수행하는 적어도 하나 이상의 메모리 소자를 구비한 것을 특징으로 한다.
본 발명의 멀티 뱅크 동기식 메모리 소자의 제어방법은 각 뱅크들의 액티브 기간마다 애디티브 레이턴시를 재설정하여 해당 뱅크가 활성화된 동안에는 동일한 레이턴시를 갖도록 한다. 여기서, 재설정은 액티브 커맨드 패킷에 실린 애디티브 레이턴시 코드값에 의해 설정된다. 그러므로, 액티브 기간동안 서로 다른 리드 커맨드들에 대해서 재설정된 애디티브 레이턴시를 동일하게 적용된다.
즉, 본 발명의 시스템은 메모리 컨트롤러와 메모리 소자들사이의 데이터 전송은 패킷 전송 형태를 가진다. 그러므로 각 액티브 커맨드 패킷에 애디티브 레이턴시 코드를 실어서 전송하므로 뱅크 활성화와 동시에 애디티브 레이턴시 변경이 가능하다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 구체적으로 설명하고자 한다. 이 실시예는 이 기술에 숙련된 자들이 본 발명을 실시할 수 있게 충분히 상세하게 기술한다.
도 3은 본 발명에 의한 메모리 시스템의 구성을 나타낸다. 도 4는 본 발명에 의한 커맨드 및 어드레스 패킷의 일 예를 나타낸 도면이다.
도 3을 참조하면, 본 발명의 메모리 시스템은 메모리 컨트롤러(100)와, 메모리 소자(200)를 포함한다. 메모리 콘트롤러(100)는 리드요청 스케쥴링 큐(102)에 응답하여 리드 커맨드를 메모리 소자(200)에 전송한다. 메모리 콘트롤러(100)와 메모리 소자(200)는 패킷형태로 데이터를 주고 받는다. 다운로딩버스(104)는 메모리 컨트롤러(100)에서 발생된 커맨드 및 어드레스 패킷(C/A)과 라이트 데이터 패킷(WD)을 메모리소자(200)로 전송하고 업로딩버스(106)는 메모리 소자(200)로부터 발생된 리드 데이터 패킷(RD)을 메모리 컨트롤러(100)로 전송한다.
메모리 소자(200)는 멀티뱅크 동기식 메모리 소자로 도 3에 도시된 메모리 소자는 4뱅크 시스템으로 구성된 것이다.
메모리 컨트롤러(100)는 제1뱅크(BANK1)에 대한 제1 및 제2리드요청과 제2뱅크(BANK2)에 대한 제3리드요청이 연속적으로 발생될 때, 제1뱅크(BANK1)에 대한 제1 및 제2리드요청에는 동일한 제1애디티브 레이턴시(AL1)를 적용하고, 제2뱅크(BANK2)에 대한 제3리드요청에 대해서는 제1애디티브 레이턴시(AL1)와 다른 제2애디티브 레이턴시(AL2)를 적용하여 메모리 소자(200)에서 출력되는 데이터들이 이음매 없이 연속적으로 출력되도록 리드요청 스케쥴링 큐(102)를 제어한다.
도 4를 참조하면, 커맨드 및 어드레스 패킷은 6비트 10버스트의 사이즈를 가진다. 따라서, 총 60비트 데이터가 하나의 단위 패킷을 구성한다. 제1컬럼의 OP0 ~ OP3은 Operation 커맨드 필드로 메모리 소자(200)의 커맨드 조합을 제공한다. 4비트 커맨드 필드는 총 16가지의 커맨드 조합을 제공한다. 예컨대, ACT, READ, WRITE, READ & APC, WRITE & APC, REF, ARF, SRF, PDM, MRS, NOP 등의 일반적인 DDR 동기식 디램의 커맨드들 중 어느 하나를 나타낸다. 제1 내지 제2컬럼의 CS0 ~ CS2는 랭크 필드이다. 3비트 랭크 필드는 메모리 모듈 내의 랭크를 선택하기 위한 것으로 최대 RANK0 ~ RANK7까지 8레벨의 랭크선택코드를 제공한다. 제2컬럼의 BA0~BA4는 뱅크 어드레스 필드로 최대 16뱅크까지 지정이 가능하다. 제5컬럼의 AL2~AL0은 애디티브 레이턴시 필드이다. 3비트 애디티브 레이턴시 필드는 RAS-to CAS 지연시간 내에서 0 내지 7클록까지 리드 커맨드를 앞당기기 위한 애디티브 레이턴시 코드를 제공한다. 제3 내지 제4컬럼의 A0~A10은 로우 어드레스 또는 컬럼 어드레스로 제공된다. "RFU"표시된 영역은 미래 확장을 위한 예비 영역 또는 데이터 영역으로 제공될 수 있다. 따라서, 본 발명에서는 액티브 커맨드 패킷에 실리는 애디티브 레이턴시 코드 값을 변경함으로써 매 액티브 마다 해당 뱅크의 애디티브 레이턴시를 변경시킬 수 있다.
다운로딩버스(104)를 통해 전송되는 라이트 데이터 패킷은 상기 커맨드 및 어드레스 패킷과 동일한 6비트 10버스트 사이즈로 구성된다. 업로딩버스(106)을 통해 전송되는 리드 데이터 패킷은 10 버스트는 고정이나 버스 라인 수에 따라 비트수가 결정되는 특정 사이즈로 다양하게 구성될 수 있다.
도 5는 본 발명에 의한 메모리 컨트롤러의 동작을 설명하기 위한 흐름도이다.
도 5를 참조하면, 메모리 컨트롤러(100)에서는 커맨드의 충돌 여부를 체크한다(S102). 즉, DDR SDRAM에서는 하나의 클록에 하나의 커맨드를 수행하도록 구성되어 있으므로 하나의 클록에 두개의 커맨드가 동시에 발생되는 것을 방지하고 있다. 현재 액티브 커맨드(ACT1)에 이어서 실행될 리드 커맨드(RC1)와 다음 액티브 커맨드(ACT2)의 충돌여부를 체크한다.
S102단계에서 충돌 발생이 예상되면, 충돌을 피하기 위하여 현재 애디티브 레이턴시(AL1)를 산출한다(S104). 즉, 리드 커맨드 발생 시점을 원래 발생 시점보다 앞당겨서 발생하고 얼마 만큼 앞당겨서 발생하였는지를 알려주는 애디티브 레이턴시를 산출한다.
S102단계에서 커맨드 충돌이 예상되지 않으면, 애디트브 레이턴시(AL1)는 기본값 즉, "0"으로 산출한다(S106).
S104 또는 S106에서 산출된 애디티브 레이턴시(AL1)를 코드값으로 액티브 커맨드(ACT1) 패킷에 실어서 전송한다(S108). 이어서, 커맨드 충돌시점으로부터 상기 산출된 애디티브 레이턴시 만큼 빠르게 현재 리드 커맨드(RC1)를 발생시켜서 메모리 소자(200)로 전송한다(S110).
메모리 컨트롤러(100)에서는 현재 액티브 커맨드(ACT1)에 의해 활성화된 뱅크(BANK1)에 대한 뱅크 내 리드 요청이 있는가를 체크한다(S112). S112단계에서 뱅크 내 리드 요청이 있으면, 리드 커맨드(RC1)에 의해 수신되는 제1데이터(D1)에 연속적으로 제2데이터(D2)가 수신되도록 산출된 애디티브 레이턴시(AL1) 만큼 빠르게 뱅크 내 리드 커맨드(RC2) 패킷을 발생하여 메모리 소자(200)로 전송한다(S114). 즉, 활성화된 뱅크(BANK1)에 대해서 RC1, RC2는 모두 AL1 만큼 빠르게 발생된다.
메모리 컨트롤러(100)에서는 뱅크 내 리드 커맨드(RC2)에 의해 수신되는 제2데이터(D2)에 연속적으로 제3데이터(D3)가 수신되도록 다음 애디티브 레이턴시(AL2)를 산출한다(S116). S112단계에서 뱅크 내 리드요청이 없으면, 애디트브 레이턴시(AL2)는 기본값 즉, "0"으로 산출한다(S118).
S116 또는 S118에서 산출된 애디티브 레이턴시(AL2)를 코드값으로 액티브 커맨드(ACT2) 패킷에 실어서 전송한다(S120). 이어서, RAS-to-CAS 지연시간이 지난 다음에 리드 커맨드(RC3) 패킷을 발생하여 메모리 소자(200)로 전송한다(S122). 메모리 컨트롤러(100)는 리드 커맨드(RC1)의 컬럼 레이턴시(CL)가 지난 다음에 메모리소자(200)로부터 전송된 제1 내지 제3 데이터(D1~D3)들을 연속적으로 수신한다(S124).
도 6은 본 발명에 의한 메모리 소자의 블록 구성을 나타낸다.
도 6을 참조하면, 메모리 소자(200)는 크게 패킷 처리부(202)와 메모리부(204)로 구성된다. 패킷 처리부(202)는 다운로딩버스(104) 및 업로딩버스(106)을 통하여 메모리 컨트롤러(100)와 연결되어 커맨드/어드레스 패킷 및 라이트 데이터 패킷을 수신하고 리드 데이터 패킷을 송신한다. 패킷 처리부(202)는 다운로딩된 패킷을 컬럼단위로 멀티플렉싱하여 커맨드, 뱅크 어드레스, 로우 어드레스, 컬럼 어드레스, 애디티브 레이턴시 제어신호, 라이트 데이터 등을 메모리부(204)로 전송한다. 또한, 패킷 처리부(202)는 메모리부(204)로부터 리드된 데이터를 디멀티플렉싱하고 디멀티플렉싱에 의해 리드 데이터 패킷을 형성한다.
메모리부(204)는 기본적으로 DDR 동기식 멀티 뱅크 메모리 구조로 이루어진다. 즉, 멀티 뱅크 메모리 블록(210), 센스증폭 블록(212), 뱅크디코더(214), 애디티브 레이턴시 제어부(218), 컬럼 디코더(220), I/O 게이트(224), 입력 데이터 레지스터(226), 출력 데이터 레지스터(228), 모드 레지스터(230), 컬럼 레이턴시 및 버스트 길이 제어부(232) 및 커맨드 디코더(234)를 포함한다.
커맨드 디코더(234)는 패킷 처리부(202)로부터 커맨드(CMD)와 어드레스(ADDR)를 입력하여 각 부를 제어하기 위한 제어신호를 메모리 클록신호(MCLK)에 동기하여 발생한다.
뱅크 디코더(214)는 뱅크 어드레스(Bank ADDR)를 입력하여 선택된 뱅크를 활성화시키기 위한 뱅크 제어신호를 발생한다. 발생된 뱅크 제어신호는 로우 디코더(216), 애디티브 레이턴시 제어부(218) 및 컬럼 디코더(220)에 제공된다. 로우 디코더(216)는 로우 어드레스(Row ADDR)를 입력하여 메모리 블록의 선택된 워드라인을 활성화시킨다.
컬럼 어드레스(Col. ADDR)는 애디티브 레이턴시 제어부(218)를 거쳐서 컬럼 디코더(220)에 제공된다. 따라서, 컬럼 어드레스는 애디티브 레이턴시 제어부(218)를 거치면서 주어진 애디티브 레이턴시 클록수 만큼 지연된 다음에 컬럼 디코더(220)에 제공된다.
애디티브 레이턴시 제어부(218)는 패킷 처리부(202)로부터 제공된 애디티브 레이턴시 제어신호(ALi)에 응답하여 매 액티브 동작구간 마다 지연 클록수 값이 재설정된다. 애디티브 레이턴시 코드값이 "0"이면 지연없이 바로 컬럼 디코더(220)에 컬럼 어드레스가 제공된다. 애디티브 레이턴시 코드값이 "3"이면 3클록 지연 후에 컬럼 디코더(220)에 컬럼 어드레스가 제공된다.
입출력 게이트(224)는 컬럼 게이트 어레이, 리드 데이터 래치, 라이트 드라이버, 프리페치, 데이터 라인 멀티 플렉서 등의 로직회로를 포함한다. 입출력 게이트(224)는 컬럼 디코더(220)의 디코딩 신호에 응답하여 각 뱅크의 특정 컬럼을 선택한다. 라이트 동작 모드에서는 입력 레지스터(226)를 통해 제공된 라이트 데이터를 센스 앰프블록(212)에 제공한다. 또한, 리드 동작 모드에서는 센스 앰프블록(212)으로부터 출력된 리드 데이터를 출력 데이터 레지스터(228)에 제공한다.
모드 레지스터(230)는 어드레스를 저장하고 저장된 모드 레지스터 세팅값을 컬럼 레이턴시 및 버스트 길이 제어부(232)에 제공한다. 컬럼 레이턴시 및 버스트 길이 제어부(232)는 주어진 설정값에 따른 컬럼 레이턴시 제어신호 및 버스트길이 제어신호를 컬럼 디코더(220)에 제공하여 컬럼 레이턴시 및 버스트 길이를 제어한다.
도 7은 본 발명에 의한 메모리 소자(200)의 동작 타이밍을 나타낸다. 도 7의 동작에서 tRCD 4클록, 컬럼 레이턴시 4클록, 버스트 길이 4로 설정한 예를 나타낸다.
도 7을 참조하면, 패킷 처리부(202)는 액티브 커맨드 및 어드레스 패킷을 입력하여 T0 타이밍에서 액티브 커맨드(ACT1)를 발생하여 메모리부(204)에 제공한다. 커맨드 디코더(234)에서는 메모리 클록신호(MCLK)에 응답하여 액티브 제어신호를 발생한다. 또한, 패킷 처리부(202)에서는 뱅크 어드레스를 뱅크 디코더(214)에 전 달하고 로우 어드레스를 로우 디코더에 전달한다. 또한, 제1애디티브 레이턴시 제어신호(AL1)를 애디티브 레이턴시 제어부(218)에 전달하여 애디티브 레이턴시 제어부(218)를 3클록 지연 상태로 설정한다.
패킷 처리부(202)는 1클록 이후에 리드 커맨드 및 어드레스 패킷을 입력하여 T1 타이밍에서 리드 커맨드(RC1)를 발생하여 메모리부(204)에 제공한다. 패킷 처리부(202)로부터 제공된 컬럼 어드레스는 뱅크1에 대응하는 애디티브 레이턴시 제어부(218)에 래치되어 3클록 지연된 후에 컬럼 디코더(220)로 전달된다.
패킷 처리부(202)는 이어서, 뱅크 내 리드 커맨드 및 어드레스 패킷을 입력하여 T3 타이밍에서 뱅크1 내 리드 커맨드(RC2)를 발생하여 메모리부(204)에 제공한다. 패킷 처리부(202)로부터 제공된 뱅크1 내 리드동작을 위한 컬럼 어드레스는 뱅크1에 대응하는 애디티브 레이턴시 제어부(218)에 래치되어 3클록 지연된 후에 컬럼 디코더(220)로 전달된다.
패킷 처리부(202)는 액티브 커맨드 및 어드레스 패킷을 입력하여 T4 타이밍에서 액티브 커맨드(ACT2)를 발생하여 메모리부(204)에 제공한다. 패킷 처리부(202)에서는 뱅크 어드레스를 뱅크 디코더(214)에 전달하고 로우 어드레스를 로우 디코더에 전달한다. 또한, 제2애디티브 레이턴시 제어신호(AL2)를 뱅크2에 대응하는 애디티브 레이턴시 제어부(218)에 전달하여 애디티브 레이턴시 제어부(218)를 0클록 지연 상태로 설정한다.
또한, T1으로부터 3클록 지연된 T4 타이밍에서 RC1에 대응하는 컬럼 어드레스가 컬럼 디코더(220)에 전달되어 포스티드 리드 동작(P-RC1)이 실행된다.
2클록 이후인 T6 타이밍에서는 RC2에 대응하는 컬럼 어드레스가 컬럼 디코더(220)에 전달되어 포스티드 리드동작(P-RC2)이 실행된다.
T8 타이밍에서 패킷 처리부(202)로부터 리드 커맨드(RC3)가 발생되어 메모리부(204)에 제공된다. 이에 뱅크 2에 대한 컬럼 어드레스는 지연특성이 "0"으로 설정된 애디티브 레이턴시 제어부(218)를 통하여 지연없이 컬럼 디코더(220)에 전달되므로 포스티드 리드 동작(P-RC3)이 실행된다.
또한, T8 타이밍에서 뱅크1의 4클록 컬럼 레이턴시가 지난 시점이 되므로 버스트 길이 4인 제1 데이터(D1)가 연속적으로 출력된다. 이어서, T10 타이밍에서 제2 데이터(D2)가 제1 데이터에 뒤이어 연속적으로 출력된다. T12타이밍에서 제3 데이터(D3)가 제2 데이터에 뒤이어 연속적으로 출력된다.
도시한 바와 같이 제1 내지 제3 데이터들이 이음매 없이 연속적으로 출력된다. 그리고 애디티브 레이턴시 설정이 매 액티브 동작시 재설정되므로 애디티브 레이턴시 변경을 위한 시간 마진을 충분히 확보할 수 있고, MRS 동작을 제거할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
상술한 바와 같이 본 발명에서는 멀티 뱅크 메모리 소자를 제어하는 메모리 시스템에서 액티브 커맨드 실행시 마다 애디티브 레이턴시를 변경할 수 있으므로 사전에 MRS 커맨드를 통하여 미리 설정하여야 하는 번거로움을 방지하여 MRS 억세스 타임의 제거로 동작속도를 향상시킬 수 있다. 또한, 애디티브 레이턴시의 제어를 원활하게 할 수 있으므로 커맨드 큐 디자인을 선입선출방식으로 제어할 수 있어서 메모리 시스템의 설계를 용이하게 한다.

Claims (13)

  1. 제1뱅크와 제2뱅크를 가진 메모리 소자;
    리드요청을 저장하기 위한 리드요청 스케쥴링 큐를 가진 메모리 콘트롤러;
    제1뱅크에 대한 제1 및 제2리드요청과 제2뱅크에 대한 제3리드요청이 연속적으로 발생될 때, 제1뱅크에 대한 제1 및 제2리드요청에는 동일한 제1애디티브 레이턴시를 적용하고, 제2뱅크에 대한 제3리드요청에 대해서는 제1애디티브 레이턴시와 다른 제2애디티브 레이턴시를 적용하여 상기 메모리 소자에서 출력되는 데이터들이 이음매 없이 연속적으로 출력되도록 상기 리드요청 스케쥴링 큐를 제어하는 것을 특징으로 하는 메모리 시스템.
  2. 제1항에 있어서, 상기 데이터들은
    동일 뱅크에 대한 복수의 리드요청들의 순서에 따른 출력순서를 유지하는 것을 특징으로 하는 메모리 시스템.
  3. 제1뱅크와 제2뱅크를 가진 메모리 소자와 리드요청을 저장하기 위한 리드요청 스케쥴링 큐를 가진 메모리 콘트롤러를 가진 메모리 시스템의 제어방법에 있어서,
    상기 메모리 소자의 제1뱅크에 대한 제1 및 제2리드요청과 제2뱅크에 대한 제3리드요청이 연속적으로 발생될 때,
    상기 메모리 콘트롤러에서, 제1뱅크에 대한 제1 및 제2리드요청에는 동일한 제1애디티브 레이턴시를 적용하고, 제2뱅크에 대한 제3리드요청에 대해서는 제1애디티브 레이턴시와 다른 제2애디티브 레이턴시를 적용하여 상기 메모리 소자에서 출력되는 데이터들이 이음매 없이 연속적으로 출력되도록 상기 리드요청 스케쥴링 큐를 제어하는 것을 특징으로 하는 메모리 시스템의 제어방법.
  4. 기계적 독출이 가능한 기록매체; 및
    상기 기록매체에 저장되고, 기계적 독출이 가능한 프로그램 코드를 구비하고,
    상기 프로그램 코드는
    해당 뱅크가 활성화된 동안에는 동일한 레이턴시를 갖도록 애디티브 레이턴시 코드를 포함하는 액티브 커맨트 패킷을 메모리소자에 송신하는 단계;
    상기 메모리 소자의 로우 컬럼 딜레이 기간동안 제1리드 커맨드 패킷을 상기 메모리 소자에 송신하는 단계;
    상기 로우 컬럼 딜레이 기간동안 제2리드 커맨드 패킷을 상기 메모리 소자에 송신하는 단계;
    상기 제1 및 제2 리드 커맨드 패킷에 응답하여 메모리 소자로부터 리딩된 제1 및 제2리드 데이터를 수신하는 단계를 포함하는 것을 특징으로 하는 메모리 콘트롤러.
  5. 멀티 뱅크 동기식 디램을 제어하는 메모리 제어방법에 있어서,
    상기 멀티 뱅크 동기식 디램의 해당 뱅크가 활성화된 동안에는 동일한 레이턴시를 갖도록 애디티브 레이턴시 코드를 포함하는 액티브 커맨트 패킷을 메모리소자에 송신하는 단계;
    상기 메모리 소자의 로우 컬럼 딜레이 기간동안 제1리드 커맨드 패킷을 상기 메모리 소자에 송신하는 단계;
    상기 로우 컬럼 딜레이 기간동안 제2리드 커맨드 패킷을 상기 메모리 소자에 송신하는 단계;
    상기 제1 및 제2 리드 커맨드 패킷에 응답하여 메모리 소자로부터 리딩된 제1 및 제2리드 데이터를 수신하는 단계를 포함하는 것을 특징으로 하는 메모리 제어방법.
  6. 커맨드/어드레스 패킷 및 라이트 데이터 패킷을 수신하고 리드 데이터 패킷을 송신하기 위한 패킷처리부;
    멀티 뱅크 메모리 블록;
    입출력 셀데이터를 센스 증폭하기 위한 센스증폭블록;
    상기 패킷처리부로부터 제공된 뱅크 어드레스에 응답하여 상기 멀티 뱅크 메모리 블록의 뱅크를 선택하기 위한 뱅크 디코더;
    상기 패킷처리부로부터 제공된 로우 어드레스에 응답하여 상기 멀티 뱅크 메모리 블록의 워드라인을 선택하기 위한 로우 디코더;
    상기 패킷처리부로부터 제공된 컬럼 어드레스를 래치하기 위한 컬럼 어드레 스 버퍼;
    상기 컬럼 어드레스 버퍼로부터 제공된 컬럼 어드레스를 상기 패킷 처리부로부터 제공된 애디티브 레이턴시 코드값에 응답하여 소정 클록수 만큼 지연시키기 위한 애디티브 레이턴시 블록;
    상기 애디티브 레이턴시 블록으로부터 제공된 컬럼 어드레스에 응답하여 상기 센스 증폭 블록의 컬럼을 선택하기 위한 컬럼 디코더;
    상기 센스증폭블록으로부터 제공된 리드 데이터를 상기 패킷처리부로 출력하기 위한 데이터 출력패스 블록;
    상기 패킷처리부로부터 제공된 입력 데이터를 상기 센스증폭블록에 제공하기 위한 데이터 입력패스 블록; 및
    상기 패킷처리부로부터 제공된 커맨드에 응답하여 각 부를 제어하는 제어신호를 발생하는 커맨드 디코더를 구비하는 것을 특징으로 하는 멀티 뱅크 동기식 메모리 소자.
  7. 제1애디티브 레이턴시 설정코드를 포함하고 제1뱅크를 활성화시키는 제1액티브 명령을 입력하는 단계;
    상기 제1애디티브 레이턴시 설정코드에 응답하여 상기 제1뱅크의 애디티브 레이턴시를 설정하는 단계;
    상기 제1액티브 명령의 입력 후에 상기 제1뱅크에 대한 제1리드명령을 입력하는 단계;
    상기 제1리드명령의 입력 후에 상기 제1뱅크에 대한 제2리드명령을 입력하는 단계;
    상기 제2리드명령의 입력 후에, 제2애디티브 레이턴시 설정코드를 포함하고 제2뱅크를 활성화시키는 제2액티브 명령을 입력하는 단계;
    상기 제2액티브 명령의 입력과 동시에 상기 설정된 제1애디티브 레이턴시에 응답하여 상기 제1리드명령을 수행하는 단계;
    상기 제2애디티브 레이턴시 설정코드에 응답하여 상기 제2뱅크의 애디티브 레이턴시를 설정하는 단계;
    상기 설정된 제1애디티브 레이턴시에 응답하여 상기 제2리드명령을 수행하는 단계;
    상기 제2뱅크에 대한 제3리드명령을 입력하여 상기 설정된 제1애디티브 레이턴시에 응답하여 상기 제3리드명령을 수행하는 단계; 및
    상기 제1 내지 제3 리드명령의 수행순서에 따른 데이터들을 이음매 없이 연속적으로 출력하는 단계를 구비하는 것을 특징으로 하는 메모리 소자의 제어방법.
  8. 커맨드/어드레스 패킷 및 라이트 데이터 패킷을 수신하고 리드 데이터 패킷을 송신하기 위한 패킷처리부;
    멀티 뱅크 메모리 블록;
    입출력 셀데이터를 센스 증폭하기 위한 센스증폭블록;
    상기 패킷처리부로부터 제공된 뱅크 어드레스에 응답하여 상기 멀티 뱅크 메 모리 블록의 뱅크를 선택하기 위한 뱅크 디코더;
    상기 패킷처리부로부터 제공된 로우 어드레스에 응답하여 상기 멀티 뱅크 메모리 블록의 워드라인을 선택하기 위한 로우 디코더;
    상기 패킷처리부로부터 제공된 컬럼 어드레스를 래치하기 위한 컬럼 어드레스 버퍼;
    상기 패킷 처리부로부터 제공된 애디티브 레이턴시 코드값을 상기 뱅크 디코더의 선택신호에 응답하여 입력하고, 입력된 애디티브 레이턴시 코드값에 응답하여 상기 컬럼 어드레스 버퍼로부터 제공된 컬럼 어드레스를 소정 클록수 만큼 지연시키기 위한 복수의 애디티브 레이턴시 블록들;
    상기 애디티브 레이턴시 블록으로부터 제공된 컬럼 어드레스에 응답하여 상기 센스 증폭 블록의 컬럼을 선택하기 위한 컬럼 디코더;
    상기 센스증폭블록으로부터 제공된 리드 데이터를 상기 패킷처리부로 출력하기 위한 데이터 출력패스 블록;
    상기 패킷처리부로부터 제공된 입력 데이터를 상기 센스증폭블록에 제공하기 위한 데이터 입력패스 블록; 및
    상기 패킷처리부로부터 제공된 커맨드에 응답하여 각 부를 제어하는 제어신호를 발생하는 커맨드 디코더를 구비하는 것을 특징으로 하는 멀티 뱅크 동기식 메모리 소자.
  9. 제1뱅크를 활성화시키고 제1애디티브 레이턴시 설정코드를 포함하는 제1액티 브 명령을 입력하고 상기 제1애디티브 레이턴시 설정코드에 응답하여 상기 제1뱅크의 애디티브 레이턴시를 설정하는 단계;
    상기 제1뱅크에 대한 제1리드명령을 입력하는 단계;
    제2뱅크를 활성화시키고 제2애디티브 레이턴시 설정코드를 포함하는 제2액티브 명령을 입력하고 상기 제2애디티브 레이턴시 설정코드에 응답하여 상기 제2뱅크의 애디티브 레이턴시를 설정하는 단계;
    상기 제2액티브 명령의 입력과 동시에 상기 설정된 제1애디티브 레이턴시에 응답하여 상기 제1리드명령을 수행하는 단계;
    상기 제1뱅크에 대한 제2리드명령을 입력하는 단계;
    상기 제2뱅크에 대한 제3리드명령을 입력하여 상기 설정된 제1애디티브 레이턴시에 응답하여 상기 제3리드명령을 수행하는 단계;
    상기 설정된 제1애디티브 레이턴시에 응답하여 상기 제2리드명령을 수행하는 단계;
    상기 제1 내지 제3 리드명령의 수행 순서에 따른 데이터들을 이음매 없이 연속적으로 출력하는 단계를 구비하는 것을 특징으로 하는 메모리 소자의 제어방법.
  10. 애디티브 레이턴시 코드를 포함하는 액티브 커맨드 패킷을 송신하고, 이어서 적어도 하나 이상의 리드 또는 라이트 커맨드 패킷을 송신하는 메모리 콘트롤러; 및
    상기 액티브 커맨드 패킷을 수신하고 상기 애디티브 레이턴시 코드에 응답하 여 애디티브 레이턴시를 재설정한 다음에 상기 적어도 하나 이상의 리드 또는 라이트 커맨드 패킷을 수신하고, 수신된 리드 또는 라이트 커맨드를 상기 재설정된 애디티브 레이턴시에 응답하여 소정 클록수 지연된 다음에 수행하는 적어도 하나 이상의 메모리 소자를 구비한 것을 특징으로 하는 메모리 시스템.
  11. 멀티 뱅크 동기식 메모리 소자에 있어서,
    상기 각 뱅크들의 액티브 기간마다 애디티브 레이턴시를 재설정하여 해당 뱅크가 활성화된 동안에는 동일한 레이턴시를 갖도록 하는 것을 특징으로 하는 멀티 뱅크 동기식 메모리 소자의 제어방법.
  12. 제11항에 있어서, 상기 재설정은
    액티브 커맨드 패킷에 실린 애디티브 레이턴시 코드값에 의해 설정되는 것을 특징으로 하는 멀티 뱅크 동기식 메모리 소자의 제어방법.
  13. 제11항에 있어서, 상기 액티브 기간동안 서로 다른 리드 커맨드들에 대해서 상기 재설정된 애디티브 레이턴시를 동일하게 적용하는 것을 특징으로 하는 멀티 뱅크 동기식 메모리 소자의 제어방법.
KR1020060000771A 2006-01-04 2006-01-04 개선된 애디티브 레이턴시를 가진 메모리 시스템 및제어방법 Expired - Fee Related KR100671747B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020060000771A KR100671747B1 (ko) 2006-01-04 2006-01-04 개선된 애디티브 레이턴시를 가진 메모리 시스템 및제어방법
CNA2006101725189A CN1996489A (zh) 2006-01-04 2006-12-26 具有改进附加等待时间的存储器系统及其控制方法
JP2006355628A JP2007183959A (ja) 2006-01-04 2006-12-28 改善されたアディティブレイテンシを有したメモリシステム及び制御方法
US11/646,553 US20070156996A1 (en) 2006-01-04 2006-12-28 Memory system with improved additive latency and method of controlling the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060000771A KR100671747B1 (ko) 2006-01-04 2006-01-04 개선된 애디티브 레이턴시를 가진 메모리 시스템 및제어방법

Publications (1)

Publication Number Publication Date
KR100671747B1 true KR100671747B1 (ko) 2007-01-19

Family

ID=38014300

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060000771A Expired - Fee Related KR100671747B1 (ko) 2006-01-04 2006-01-04 개선된 애디티브 레이턴시를 가진 메모리 시스템 및제어방법

Country Status (4)

Country Link
US (1) US20070156996A1 (ko)
JP (1) JP2007183959A (ko)
KR (1) KR100671747B1 (ko)
CN (1) CN1996489A (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20120068137A (ko) * 2010-12-17 2012-06-27 에스케이하이닉스 주식회사 비휘발성 메모리
KR20160122483A (ko) * 2015-04-14 2016-10-24 에스케이하이닉스 주식회사 메모리 시스템, 메모리 모듈 및 메모리 모듈의 동작 방법

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100746229B1 (ko) * 2006-07-07 2007-08-03 삼성전자주식회사 반도체 메모리 장치
TW200933645A (en) * 2008-01-21 2009-08-01 Nanya Technology Corp Method for accessing memory chip
CN101246460A (zh) 2008-03-10 2008-08-20 华为技术有限公司 缓存数据写入系统及方法和缓存数据读取系统及方法
US8626997B2 (en) 2009-07-16 2014-01-07 Micron Technology, Inc. Phase change memory in a dual inline memory module
KR101145784B1 (ko) * 2010-10-11 2012-05-17 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그를 포함하는 메모리 시스템
CN102842336B (zh) * 2011-06-20 2015-03-18 华邦电子股份有限公司 半导体存储器装置及其读取方法
CN103377154B (zh) * 2012-04-25 2016-04-13 无锡江南计算技术研究所 存储器的访存控制装置及方法、处理器及北桥芯片
KR20130123906A (ko) * 2012-05-04 2013-11-13 에스케이하이닉스 주식회사 비휘발성 반도체 장치 및 제어 방법
JP5895153B2 (ja) 2013-02-19 2016-03-30 パナソニックＩｐマネジメント株式会社 インタフェース装置およびバスシステム
US9224442B2 (en) * 2013-03-15 2015-12-29 Qualcomm Incorporated System and method to dynamically determine a timing parameter of a memory device
CN103824589B (zh) * 2014-03-03 2016-10-05 西安紫光国芯半导体有限公司 一种同步存储器
JP6459820B2 (ja) * 2015-07-23 2019-01-30 富士通株式会社 記憶制御装置、情報処理装置、および制御方法
US10509569B2 (en) 2017-03-24 2019-12-17 Western Digital Technologies, Inc. System and method for adaptive command fetch aggregation
US10452278B2 (en) * 2017-03-24 2019-10-22 Western Digital Technologies, Inc. System and method for adaptive early completion posting using controller memory buffer
KR102370156B1 (ko) 2017-08-23 2022-03-07 삼성전자주식회사 메모리 시스템, 및 이를 위한 메모리 모듈과 반도체 메모리 장치
US11127443B2 (en) * 2020-01-08 2021-09-21 Micron Technology, Inc. Timing chains for accessing memory cells

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5544124A (en) * 1995-03-13 1996-08-06 Micron Technology, Inc. Optimization circuitry and control for a synchronous memory device with programmable latency period
JP4345204B2 (ja) * 2000-07-04 2009-10-14 エルピーダメモリ株式会社 半導体記憶装置
KR100374637B1 (ko) * 2000-10-24 2003-03-04 삼성전자주식회사 Ｊｅｄｅｃ 규격의 포스티드 카스 기능을 가지는 동기식반도체 메모리 장치
JP4143287B2 (ja) * 2001-11-08 2008-09-03 エルピーダメモリ株式会社 半導体記憶装置とそのデータ読み出し制御方法
KR100532421B1 (ko) * 2003-02-17 2005-11-30 삼성전자주식회사 (ｎ/2)스테이지를 갖는 어드레스 버퍼
KR100596435B1 (ko) * 2003-12-17 2006-07-05 주식회사 하이닉스반도체 어드레스 억세스타임을 줄일 수 있는 반도체 메모리 장치

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20120068137A (ko) * 2010-12-17 2012-06-27 에스케이하이닉스 주식회사 비휘발성 메모리
KR101719299B1 (ko) 2010-12-17 2017-03-23 에스케이하이닉스 주식회사 비휘발성 메모리
KR20160122483A (ko) * 2015-04-14 2016-10-24 에스케이하이닉스 주식회사 메모리 시스템, 메모리 모듈 및 메모리 모듈의 동작 방법
KR102076196B1 (ko) * 2015-04-14 2020-02-12 에스케이하이닉스 주식회사 메모리 시스템, 메모리 모듈 및 메모리 모듈의 동작 방법

Also Published As

Publication number Publication date
JP2007183959A (ja) 2007-07-19
CN1996489A (zh) 2007-07-11
US20070156996A1 (en) 2007-07-05

Similar Documents

Publication Publication Date Title
KR100671747B1 (ko) 개선된 애디티브 레이턴시를 가진 메모리 시스템 및제어방법
KR100746229B1 (ko) 반도체 메모리 장치
US7486575B2 (en) Semiconductor memories with block-dedicated programmable latency register
EP2972914B1 (en) Apparatuses and methods for variable latency memory operations
KR20200134472A (ko) 반도체 메모리 장치 및 반도체 메모리 장치의 동작 방법
KR101507122B1 (ko) 반도체 메모리 장치 및 그것의 액세스 방법
TW201108244A (en) Memory devices and systems including write leveling operations and methods of performing write leveling operations in memory devices and systems
US20180174636A1 (en) Data alignment circuit of a semiconductor memory device, a semiconductor memory device and a method of aligning data in a semiconductor memory device
KR102649213B1 (ko) 메모리 칩을 선택하는데 사용되는 인터페이스 칩 그리고 메모리 칩과 인터페이스 칩을 포함하는 스토리지 장치
CN1952868A (zh) 存储器模块、存储器系统及控制存储器系统的方法
US7640392B2 (en) Non-DRAM indicator and method of accessing data not stored in DRAM array
US11188260B2 (en) Memory module and memory system including the same
JP2002133866A (ja) ポステッドｃａｓ機能を有する同期式半導体メモリ装置
US7042800B2 (en) Method and memory system in which operating mode is set using address signal
CN115374030A (zh) 具有存储器发起的命令插入的存储器以及相关联系统、装置和方法
KR100438779B1 (ko) 멀티 뱅크 구조를 포함하는 동기식 반도체 메모리 장치
US20070162713A1 (en) Memory having status register read function
KR20130139145A (ko) 반도체 메모리 장치 및 그 동작 방법
US7336551B2 (en) Semiconductor memory devices and systems, and methods of using having reduced timers and registers
US9653148B1 (en) Multi-bank memory device and system
CN100422908C (zh) 具有网络高总线效率的存储设备、其操作方法及存储系统
US6515938B2 (en) Semiconductor memory device having an echo signal generating circuit
JP2007141372A (ja) 半導体記憶装置
JP2014220025A (ja) 半導体装置
US20240177746A1 (en) Address decoding method, and memory controller and semiconductor memory system using the same

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

St.27 status event code: A-0-1-A10-A12-nap-PA0109

PA0201 Request for examination

St.27 status event code: A-1-2-D10-D11-exm-PA0201

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

St.27 status event code: A-1-2-D10-D22-exm-PE0701

GRNT Written decision to grant
PR0701 Registration of establishment

St.27 status event code: A-2-4-F10-F11-exm-PR0701

PR1002 Payment of registration fee

St.27 status event code: A-2-2-U10-U11-oth-PR1002

Fee payment year number: 1

PG1601 Publication of registration

St.27 status event code: A-4-4-Q10-Q13-nap-PG1601

FPAY Annual fee payment

Payment date: 20091214

Year of fee payment: 4

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 4

LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee

St.27 status event code: A-4-4-U10-U13-oth-PC1903

Not in force date: 20110116

Payment event data comment text: Termination Category : DEFAULT_OF_REGISTRATION_FEE

PC1903 Unpaid annual fee

St.27 status event code: N-4-6-H10-H13-oth-PC1903

Ip right cessation event data comment text: Termination Category : DEFAULT_OF_REGISTRATION_FEE

Not in force date: 20110116

R18-X000 Changes to party contact information recorded

St.27 status event code: A-5-5-R10-R18-oth-X000

P22-X000 Classification modified

St.27 status event code: A-4-4-P10-P22-nap-X000

P22-X000 Classification modified

St.27 status event code: A-4-4-P10-P22-nap-X000