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KR100706232B1 - 결함 셀을 스크린할 수 있는 반도체 메모리 장치 및스크린 방법 - Google Patents

결함 셀을 스크린할 수 있는 반도체 메모리 장치 및스크린 방법 Download PDF

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KR100706232B1
KR100706232B1 KR1020040053132A KR20040053132A KR100706232B1 KR 100706232 B1 KR100706232 B1 KR 100706232B1 KR 1020040053132 A KR1020040053132 A KR 1020040053132A KR 20040053132 A KR20040053132 A KR 20040053132A KR 100706232 B1 KR100706232 B1 KR 100706232B1
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KR
South Korea
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circuit
memory cell
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최종현
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삼성전자주식회사
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Abstract

본 발명은 결함 셀을 정확하게 스크린할 수 있는 반도체 메모리 장치 및 스크린 방법에 관한 것이다. 본 발명에 따른 반도체 메모리 장치는, 제 1 및 제 2 메모리 블록에 공유되는 감지 증폭 회로와, 제 1 메모리 블록 또는 제 2 메모리 블록과 상기 감지 증폭 회로를 선택적으로 연결하는 제 1 및 제 2 분리회로와, 패드에 연결되며, 상기 패드를 통해 외부에서 입력되는 외부 신호에 응답하여 상기 제 1 및 제 2 분리회로를 제어하는 제어회로를 포함한다. 본 발명에 의하면, 외부에서 분리회로를 직접 제어할 수 있기 때문에 감지증폭기에 누설전류가 발생되더라도 결함 셀을 정확하게 스크린 할 수 있다.

Description

결함 셀을 스크린할 수 있는 반도체 메모리 장치 및 스크린 방법 {Semiconductor memory device being capable of screening a fail cell and screen method}
도 1은 본 발명에 따른 반도체 메모리 장치의 제 1 실시예를 보여주는 블록도이다.
도 2는 도 1에 도시된 반도체 메모리 장치의 동작을 설명하기 위한 타이밍도이다.
도 3은 본 발명에 따른 반도체 메모리 장치의 제 2 실시예를 보여주는 블록 회로도이다.
도 4는 도 3에 도시된 제어회로의 내부 구성을 보여주는 블록도이다.
도 5는 도 4에 도시된 센싱 인에이블 신호 발생회로를 보여주는 회로도이다.
도 6은 도 5에 도시된 센싱 인에이블 신호 발생회로의 동작을 설명하기 위한 타이밍도이다.
도 7은 도 4에 도시된 분리 제어 신호 발생회로를 보여주는 회로도이다.
도 8은 도 7에 도시된 분리 제어 신호 발생회로의 동작을 설명하기 위한 타이밍도이다.
도 9는 도 3에 도시된 반도체 메모리 장치의 전체적인 동작을 설명하기 위한 타이밍도이다.
*도면의 주요부분에 대한 부호의 설명*
100 : 반도체 메모리 장치 110 : 메모리 셀
120 : 감지증폭기 130 : 분리회로
140 : 제어회로 150 : 패드
300 : 반도체 메모리 장치 310, 320 : 메모리 블록
311, 321 : 메모리 셀 312, 322 : 프리차지 회로
330: 감지 증폭 회로 331 : 감지증폭기
340, 350 : 분리회로 360 : 패드
400 : 제어회로 500 : 센싱 인에이블 신호 발생회로
510 : 지연회로 700 : 분리 제어 신호 발생회로
본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 상세하게는 결함 셀을 스크린할 수 있는 반도체 메모리 장치 및 스크린 방법에 관한 것이다.
반도체 메모리 장치, 특히 디램(Dynamic Random Access Memory; DRAM)은 고집적화를 위해 다수의 메모리 블록들 중에서 서로 이웃하는 메모리 블록들이 하나의 감지 증폭 회로(Sense Amplifer; S/A)를 공유하는 구조로 되어 있다.
인접하는 메모리 블록들이 감지 증폭 회로를 서로 공유하기 때문에 메모리 블록에 있는 비트라인들의 수는 감지 증폭 회로에 있는 비트라인들의 수보다 많아 지게 된다. 메모리 블록 내에서 비트라인의 밀집도가 높아지면 비트라인들 사이에서 브릿지(bridge) 현상이 발생될 가능성이 높아진다. 브릿지 현상은 인접하는 비트라인들 사이에서 오염 물질 또는 접촉 등에 의해 원치 않은 누설전류가 발생되는 현상을 말한다. 비트라인들 사이에서 브릿지 현상이 발생되면 메모리 셀에 저장된 데이터가 손실될 수 있다.
반도체 메모리 장치에서, 이러한 비트라인 브릿지가 발생된 결함 셀(fail cell) 또는 위크 셀(weak cell)을 스크린(screen)하는 방법은 노말 동작 시 셀에 데이터를 쓰고 읽는 방법과 동일하게 실시된다. 즉, 셀에 데이터를 저장한 후 워드라인을 활성화시켜서 소정의 시간 동안 셀에 저장된 전하와 해당 비트라인에 저장된 전하가 같아지도록 한다. 이를 전하공유(charge sharing)라고 한다. 그리고 감지 증폭 회로를 동작시켜서 셀에 저장된 데이터가 정상적으로 출력되는지의 여부를 확인한다. 만약, 메모리 블록에 비트라인 브릿지 등의 결함이 있어서 누설전류가 발생되었다면 셀에 저장되어 있는 데이터가 정상적으로 출력되지 않을 것이다.
노말 동작 시 셀에 데이터를 쓰고 읽는 방법으로 결함 셀을 스크린하는 종래의 방법에 의하면, 메모리 셀의 결함을 정확하게 스크린할 수 없는 문제가 있다. 반도체 메모리 장치가 점점 저전압화(Low VCC)되면서 감지 증폭 회로를 구성하는 트랜지스터의 드레솔드 전압도 점점 낮아지고 있다. 트랜지스터의 드레솔드 전압이 낮아지면 트랜지스터를 통해 흐르는 누설전류도 증가하게 된다. 감지 증폭 회로를 구성하는 트랜지스터에 누설전류가 많아지면, 메모리 셀에 결함이 없음에도 불구하 고 불량 셀로 스크린(screen)될 수 있다.
본 발명은 상술한 문제점을 해결하기 위하여 제안된 것으로, 본 발명의 목적은 감지 증폭 회로를 구성하는 트랜지스터들에 누설전류가 발생하더라도 결함 셀을 정확하게 스크린할 수 있는 반도체 메모리 장치를 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명에 따른 반도체 메모리 장치의 일면은, 비트라인에 연결된 메모리 셀; 상기 비트라인의 전위를 감지 증폭하는 감지증폭기; 상기 메모리 셀과 상기 감지증폭기를 선택적으로 연결하는 분리회로; 그리고 패드에 연결되며, 상기 패드를 통해 외부로부터 인가되는 외부 신호에 응답하여, 상기 분리회로를 제어하는 제어회로를 포함한다.
실시예로서, 상기 외부 신호는 테스트 신호이다. 그리고 상기 제어회로는, 상기 테스트 신호의 제 1 천이에 동기되어 상기 메모리 셀과 상기 감지증폭기가 분리되도록, 그리고 상기 메모리 셀에 연결된 워드라인이 활성화된 후에 상기 테스트 신호의 제 2 천이에 동기되어 상기 메모리 셀과 상기 감지증폭기가 연결되도록 상기 분리회로를 제어하는 것을 특징으로 한다. 그리고, 상기 감지증폭기는 상기 테스트 신호의 제 2 천이가 발생된 후에 상기 제어회로에서 발생되는 센싱 인에이블 신호의 활성화에 응답하여 상기 비트라인의 전위를 감지 증폭하는 것을 특징으로 한다.
본 발명에 따른 반도체 메모리 장치의 다른 일면은, 워드라인 및 비트라인에 연결되는 메모리 셀; 센싱 인에이블 신호의 활성화에 응답하여 상기 비트라인의 전위를 감지 증폭하는 감지증폭기; 분리 제어 신호의 활성화에 응답하여 상기 메모리 셀과 상기 감지증폭기를 전기적으로 연결하는 분리회로; 그리고 패드에 연결되며, 상기 패드를 통해 외부에서 인가되는 외부 신호의 제 1 천이에 동기되어 상기 분리 제어 신호를 비활성화하는, 그리고 상기 워드라인이 활성화된 후에 상기 외부 신호의 제 2 천이에 동기되어 상기 분리 제어 신호를 활성화하는, 그리고 상기 분리 제어 신호가 활성화된 후에 상기 센싱 인에이블 신호를 활성화하는 제어회로를 포함한다. 실시예로서, 상기 외부 신호는 테스트 신호이다.
본 발명에 따른 반도체 메모리 장치의 또 다른 일면은, 제 1 및 제 2 메모리 블록; 상기 제 1 및 제 2 메모리 블록에 공유되는 감지 증폭 회로; 상기 제 1 메모리 블록과 상기 감지 증폭 회로를 선택적으로 연결하는 제 1 분리회로; 상기 제 2 메모리 블록과 상기 감지 증폭 회로를 선택적으로 연결하는 제 2 분리회로; 그리고 패드에 연결되며, 상기 패드를 통해 외부에서 입력되는 외부 신호에 응답하여 상기 제 1 및 제 2 분리회로를 제어하는 제어회로를 포함한다.
여기서, 상기 제 1 및 제 2 메모리 블록은 워드라인의 활성화에 응답하여 셀 전하를 해당 비트라인의 전하분배하는 메모리 셀을 다수개 가진다. 상기 감지 증폭 회로는 상기 제어회로에서 발생되는 센싱 인에이블 신호의 활성화에 응답하여 상기 비트라인의 전위를 감지 증폭하는 감지증폭기를 다수개 가진다. 상기 제 1 및 제 2 분리회로는 상기 메모리 셀에 연결된 드레인과 상기 감지증폭기에 연결된 소스와 상기 제어회로에 연결된 게이트를 갖는 NMOS 트랜지스터를 다수개 가진다.
실시예로서, 상기 외부 신호는 테스트 신호이다. 상기 제어회로는 상기 테스트 신호의 제 1 천이에 응답하여 상기 제 1 메모리 블록과 상기 감지 증폭 회로가 분리되도록 상기 제 1 분리회로를 제어하는, 그리고 선택된 워드라인이 활성화된 후에 상기 테스트 신호의 제 2 천이에 응답하여 상기 제 1 메모리 블록과 상기 감지 증폭 회로가 연결되도록 그리고 상기 제 2 메모리 블록과 상기 감지 증폭 회로가 분리되도록 상기 제 1 및 제 2 분리회로를 제어하는 것을 특징으로 한다. 상기 감지 증폭 회로는 상기 테스트 신호의 제 2 천이가 발생된 후에 상기 제어회로에서 발생되는 센싱 인에이블 신호의 활성화에 응답하여 상기 비트라인의 전위를 감지 증폭한다.
본 발명에 따른 반도체 메모리 장치의 또 다른 일면은, 제 1 비트라인쌍에 연결된 제 1 메모리 셀; 제 2 비트라인쌍에 연결된 제 2 메모리 셀; 센싱 인에이블 신호의 활성화에 응답하여 상기 제 1 메모리 셀 또는 상기 제 2 메모리 셀에 저장된 데이터를 감지 증폭하는 감지증폭기; 제 1 분리 제어 신호의 활성화에 응답하여 상기 제 1 메모리 셀과 상기 감지증폭기를 선택적으로 연결하는 제 1 NMOS 트랜지스터; 제 2 분리 제어 신호의 활성화에 응답하여 상기 제 2 메모리 셀과 상기 감지증폭기를 선택적으로 연결하는 제 2 NMOS 트랜지스터; 상기 제 1 메모리 셀을 선택하기 위한 선택신호를 발생하고, 상기 제 1 메모리 셀에 연결된 워드라인을 활성화하는 선택회로; 그리고 패드에 연결되며, 상기 패드를 통해 외부에서 입력되는 외부 신호 및 상기 선택회로에서 입력되는 선택신호에 응답하여 상기 제 1 및 제 2 분리회로를 제어하는 제어회로를 포함한다.
실시예로서, 상기 외부 신호는 테스트 신호이다. 상기 제어회로는 상기 테스트 신호의 제 1 천이에 응답하여 상기 제 1 분리 제어 신호를 비활성화하는, 그리고 상기 제 1 메모리 셀에 연결된 워드라인이 활성화된 후에 상기 테스트 신호의 제 2 천이에 응답하여 상기 제 1 분리 제어 신호를 활성화하고 상기 제 2 분리 제어 신호를 비활성화하는 것을 특징으로 한다. 그리고 상기 제어회로는 상기 테스트 신호의 제 2 천이가 발생된 후에 상기 센싱 인에이블 신호를 활성화하는 것을 특징으로 한다.
본 발명에 따른 메모리 셀과 감지증폭기를 포함하는 반도체 메모리 장치에서 외부에서 입력되는 테스트 신호를 통해 상기 메모리 셀을 테스트하는 방법은, a) 상기 테스트 신호의 제 1 천이에 동기되어 상기 메모리 셀과 감지증폭기를 분리하는 단계; b) 상기 메모리 셀에 연결된 워드라인을 활성화하는 단계; c) 상기 테스트 신호의 제 2 천이에 동기되어 상기 메모리 셀과 상기 감지증폭기를 연결하는 단계; 그리고 d) 상기 감지증폭기를 동작시키는 단계를 포함한다.
본 발명에 따른 제 1 및 제 2 메모리 셀과 상기 제 1 및 제 2 메모리 셀에 공유되는 감지증폭기를 포함하는 반도체 메모리 장치에서 외부에서 입력되는 테스트 신호를 통해 상기 제 1 메모리 셀을 테스트하는 방법은, a) 상기 테스트 신호의 제 1 천이에 동기되어 상기 제 1 메모리 셀과 상기 감지증폭기를 분리하는 단계; b) 상기 제 1 메모리 셀에 연결된 워드라인을 활성화하는 단계; c) 상기 테스트 신호의 제 2 천이에 동기되어, 상기 제 1 메모리 셀과 상기 감지증폭기는 연결하고 상기 제 2 메모리 셀과 상기 감지증폭기는 분리하는 단계; 그리고 d) 상기 감지증 폭기를 동작시키는 단계를 포함한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 본 발명에 따른 반도체 메모리 장치의 제 1 실시예를 보여주는 블록도이다. 도 1을 참조하면, 상기 반도체 메모리 장치(100)는 메모리 셀(110), 감지증폭기(120), 분리회로(130), 그리고 제어회로(140)를 포함한다.
상기 메모리 셀(110)은 워드라인(WL) 및 비트라인(BL)에 연결된다. 상기 감지증폭기(120)는 감지라인(SL)에 연결되며, 센싱 인에이블 신호(SE)의 활성화에 응답하여 상기 감지라인(SL)의 전위를 감지 증폭한다. 상기 분리회로(130)는 상기 비트라인(BL)과 상기 감지라인(SL) 사이에 연결되며, 분리 제어 신호(ISO)의 활성화에 응답하여 상기 메모리 셀(110)과 상기 감지증폭기(120)를 전기적으로 연결한다. 도 1에서 보는 바와 같이, 상기 분리회로(130)는 간단하게 상기 비트라인(BL)에 연결된 드레인과 상기 감지라인(SL)에 연결된 소스와 상기 분리 제어 신호(ISO)에 연결된 게이트를 갖는 하나의 NMOS 트랜지스터(NM1)로 구성될 수 있다. 상기 제어회로(140)는 패드(150)에 연결되며, 테스트 동작 시 상기 패드(150)를 통해 외부로부터 인가되는 테스트 신호(TEST)에 응답하여, 상기 분리회로(130)를 제어하기 위한 분리 제어 신호(ISO) 및 상기 감지증폭기(120)를 제어하기 위한 센싱 인에이블 신호(SE)를 발생한다.
도 2는 도 1에 도시된 반도체 메모리 장치의 동작 특성을 보여주는 타이밍도 이다. 도 1 및 도 2를 참조하여, 상기 반도체 메모리 장치(100)의 동작을 설명한다.
t0, 즉 테스트 모드로 진입하는 초기상태에서, 테스트 신호(TEST)는 접지전압(VSS), 분리 제어 신호(ISO)는 전원전압(VCC) 상태에 있기 때문에, 상기 메모리 셀(110)과 상기 감지증폭기(120)는 전기적으로 연결되어 있다. 따라서 비트라인(BL)과 감지라인(SL)은 동일한 전압 레벨을 갖는다. 도 2를 보면, 초기상태에서 상기 비트라인(BL) 및 감지라인(SL)의 전압 레벨은 VBL로 표시되어 있다. 상기 비트라인(BL) 및 감지라인(SL)의 전압 레벨(VBL)은 상기 반도체 메모리 장치(100) 내부에 포함되어 있는 프리차지 회로(도시되지 않음)에 의해 프리차지된 것이다. 상기 전압 레벨(VBL)은 일반적으로 전원전압(VCC)의 절반에 해당하는 전압 레벨을 갖는다.
t1에서, 상기 테스트 신호가 접지전압(VSS)에서 전원전압(VCC)보다 높은 고전압(VPP)으로 천이되면, 상기 분리 제어 신호(ISO)는 전원전압(VCC)에서 접지전압(VSS)으로 천이된다. 이때, 상기 메모리 셀(110)과 상기 감지증폭기(120)는 전기적으로 분리된다.
t2에서, 상기 메모리 셀(110)에 연결된 워드라인(WL)이 활성화되면, 상기 메모리 셀(110)에 저장된 전하와 상기 비트라인(BL)에 저장된 전하는 전하공유(charge sharing)된다. 만약 상기 메모리 셀(110)에 저장된 전하량이 상기 비트라인(BL)에 프리차지된 전하량보다 높다면, 도 2에 도시된 바와 같이, 상기 비트라인(BL)의 전압 레벨은 VBL+α가 된다.
t3에서, 상기 테스트 신호(TEST)가 고전압(VPP)에서 접지전압(VSS)으로 천이되면, 상기 분리 제어 신호(ISO)는 접지전압(VSS)에서 고전압(VPP)으로 천이된다. 이때 상기 비트라인(BL)과 상기 감지라인(SL)이 서로 연결되어 전하를 공유하게 된다. 상기 비트라인(BL)의 전압 레벨은 VBL+α이고, 상기 감지라인(SL)의 전압 레벨은 VBL이다. 따라서 전하가 상기 비트라인(BL)에서 상기 감지라인(SL)으로 이동하여 상기 비트라인(BL) 및 감지라인(SL)의 전압 레벨은 VBL+β가 된다.
t4에서, 센싱 인에이블 신호(SE)가 활성화되면, 상기 감지증폭기(120)는 감지라인(SL)의 전압 레벨을 감지 증폭하게 된다.
상기 반도체 메모리 장치(100)의 동작은 상기 메모리 셀(110)에 결함(예를 들면, 비트라인 브릿지)이 없는 경우이다. 테스트 결과, 도 2에서 보는 바와 같이 센싱 인에이블 신호(SE)의 활성화에 응답하여 상기 감지라인(SL)의 전압 레벨이 전원전압(VCC)으로 상승하면 상기 메모리 셀(110)은 정상적인 셀로 판정된다. 그러나 상기 감지라인(SL)의 전압레벨이 전원전압(VCC)으로 상승되지 않는다면, 상기 메모리 셀(11)은 결함 셀로 판정될 것이다.
본 발명에 따른 반도체 메모리 장치(100)에서, 상기 메모리 셀(110)은 테스트 신호(TEST)의 제 1 천이에 동기되어 상기 감지증폭기(120)와 전기적으로 분리된다. 워드라인(WL)이 활성화될 때 상기 메모리 셀(110)에 저장된 전하와 비트라인(BL)에 저장된 전하는 서로 공유된다. 그리고 상기 테스트 신호(TEST)의 제 2 천이에 동기되어 상기 메모리 셀(110)과 상기 감지증폭기(120)는 전기적으로 연결된다. 이때 상기 비트라인(BL)에 저장된 전하와 상기 감지라인(SL)에 저장된 전하는 서로 공유된다. 그리고 상기 감지증폭기(120)는 상기 센싱 인에이블 신호(SE)가 활성화에 응답하여 상기 감지라인(SL)의 전압 레벨을 감지 증폭한다.
본 발명에 따른 반도체 메모리 장치(100)는 테스트 신호(TEST)에 의해 상기 메모리 셀(110)과 상기 감지증폭기(120)를 전기적으로 연결하거나 분리할 수 있다. 상기 메모리 셀(110)과 상기 비트라인(BL) 사이에 전하공유가 일어나는 시점(t2)부터 상기 비트라인(BL)과 상기 감지라인(SL) 사이에 전하공유가 일어나는 시점(t3)을 조절할 수 있다. 종래와 달리 t2와 t3 사이에서 상기 감지증폭기(120)의 누설전류로 인해 메모리 셀에 저장된 전하가 누설되는 것을 방지할 수 있다. 따라서 상기 메모리 셀(110)이 결함 셀인지 여부를 정확하게 판정할 수 있다. 상기 메모리 셀(110)이 결함 셀이 아님에도 불구하고 상기 감지증폭기(120)에서 발생된 누설전류로 인해 결함 셀로 잘못 판정되는 오류를 방지할 수 있다.
도 3은 본 발명에 따른 반도체 메모리 장치의 제 2 실시예를 보여주는 블록도이다. 도 3을 참조하면, 상기 반도체 메모리 장치(300)는 제 1 및 제 2 메모리 블록(310, 320), 상기 제 1 및 제 2 메모리 블록(310, 320)에 공유되는 감지 증폭 회로(330), 상기 제 1 메모리 블록(310)과 상기 감지 증폭 회로(330)를 선택적으로 연결하는 제 1 분리회로(340), 상기 제 2 메모리 블록(320)과 상기 감지 증폭 회로(330)를 선택적으로 연결하는 제 2 분리회로(350), 그리고 패드(360)에 연결되며, 테스트 동작 시 상기 패드(360)를 통해 외부에서 입력되는 테스트 신호(TEST)에 응답하여 상기 제 1 및 제 2 분리회로(340, 350)를 제어하는 제어회로(400)를 포함한다. 또한, 도 3에는 도시되어 있지 않지만, 상기 반도체 메모리 장치(300)는 상기 제 1 메모리 블록(310) 또는 상기 제 2 메모리 블록(320)을 선택하기 위한 선택신호(BLK1, BLK2)를 발생하고 선택된 워드라인으로 고전압을 인가하는 선택회로를 더 포함한다.
상기 제 1 메모리 블록(310)은 워드라인(WL1) 및 비트라인쌍(BL/nBL)에 연결되는 메모리 셀을 다수개 가진다. 도 3에서는 간단하게 하나의 메모셀(311)만을 도시한 것이다. 여기서 상기 메모리 셀(311)은 잘 알려진 DRAM 셀이다. 상기 메모리 셀(311)은 셀 전하를 저장하는 셀 커패시터(C1)와 워드라인(WL1)이 활성화되면 상기 셀 커패시터(C1)을 비트라인(BL)과 연결하는 셀 트랜지스터(T1)로 구성된다. 상기 워드라인(WL1)이 활성화되면, 상기 셀 커패시터(C1)에 저장된 전하와 상기 비트라인(BL)에 저장된 전하는 서로 공유된다. 상기 제 2 메모리 블록(320)은 상기 제 1 메모리 블록(320)에서 설명한 바와 동일하다.
상기 제 1 및 제 2 메모리 블록(310, 320)은 프리차지 회로(312, 322)를 더 포함한다. 상기 프리차지 회로(312, 322)는 비트라인쌍(BL/nBL)을 ½·Vcc의 레벨(VBL)로 프리차지(precharge)하고 등화(equalize)하기 위한 회로이다. 상기 프리차지 회로(312, 322)는 도 3에 도시된 바와 같이 NMOS 트랜지스터들(EN1~EN6)로 구성된다.
상기 감지 증폭 회로(330)는 센싱 인에이블 신호(SE)의 활성화에 응답하여 비트라인쌍(BL/nBL)의 전위를 감지 증폭하는 감지증폭기(331)를 다수개 가진다. 감지증폭기(331)는 PMOS 트랜지스터들(SP1, SP2)로 구성되는 PMOS 증폭기와 NMOS 트랜지스터들(SN1, SN2)로 구성되는 NMOS 증폭기를 포함한다.
상기 PMOS 트랜지스터들(SP1, SP2)의 소스는 LA 라인에 연결되어 있으며, 드레인은 각각 비트라인쌍(BL, nBL)에 연결되어 있다. 그리고 PMOS 트랜지스터(SP1)의 게이트는 상보 비트라인(nBL)에 연결되어 있으며, PMOS 트랜지스터(SP2)의 게이트는 비트라인(BL)에 연결되어 있다. 또한, 상기 LA 라인에는 PMOS 트랜지스터(SP3)가 연결된다. 상기 PMOS 트랜지스터(SP3)의 소스는 전원전압(VCC)에 연결되고 게이트는 인버터(IN)의 출력단에 연결된다. 상기 인버터(IN)의 입력단에는 센싱 인에이블 신호(SE)가 입력된다.
상기 상기 NMOS 트랜지스터들(SN1, SN2)이 연결된 nLA 라인에는 NMOS 트랜지스터(SN3)가 연결된다. 상기 NMOS 트랜지스터(NM3)의 게이트에 센싱 인에블 신호(SE)가 입력되면, 상기 nLA 라인에는 접지전압(VSS)이 인가된다.
상기 비트라인쌍(BL/nBL) 및 입출력라인쌍(IO/nIO)의 사이에 연결되어 있는 입출력 회로는 칼럼 디코더(미도시)에서 발생되는 칼럼선택신호(CSL)의 활성화에 응답하여 상기 증폭된 비트라인쌍(BL/nBL)의 전위를 상기 입출력라인쌍(IO/nIO)으로 전달한다. 상기 입출력 회로는 두개의 NMOS 트랜지스터들(D1, D2)로 구성된다.
상기 제 1 분리회로(340)는 상기 제 1 메모리 셀(311)과 상기 감지증폭기(331)를 선택적으로 연결하는 NMOS 트랜지스터들(S1, S2)로 구성되고, 상기 제 2 분리회로(350)는 상기 제 2 메모리 셀(321)과 상기 감지증폭기(331)를 선택적으로 연결하는 NMOS 트랜지스터들(S3, S4)로 구성된다. 상기 NMOS 트랜지스터들(S1, S2)은 제 1 분리 제어 신호(ISOL)에 의해 제어되며, 상기 NMOS 트랜지스터들(S3, S4)은 제 2 분리 제어 신호(ISOR)에 의해 제어된다.
도 3과 같이 구성된 반도체 메모리 장치(300)의 일반적인 동작은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자들에게 자명하므로, 이하에서는 패드(360)를 통해 외부에서 인가되는 테스트 신호(TEST)에 응답하여 상기 제 1 및 제 2 분리회로(340, 350) 및 상기 감지 증폭 회로(330)를 제어하는 제어회로(400)에 대하여 상세하게 설명한다.
도 4는 도 3에 도시된 제어회로(400)의 내부 구성을 보여주는 블록도이다. 도 4를 참조하면, 상기 제어회로(400)는 센싱 인에이블 신호 발생회로(500)와 분리 제어 신호 발생회로(700)를 포함한다.
상기 센싱 인에이블 신호 발생회로(500)는 테스트 신호(TEST), 선택 신호(BLK1, BLK2), 그리고 센싱 제어 신호(PS)에 응답하여 센싱 인에이블 신호(SE) 및 제어신호(CON1, CON2)를 발생한다. 상기 테스트 신호(TEST)는 패드(360)로부터 입력된다. 도 4에는 도시되어 있지 않지만, 상기 선택신호(BLK1, BLK2)는 외부로부터 입력되는 어드레스 신호에 응답하여 발생되며, 상기 센싱 제어 신호(PS)는 외부로부터 입력되는 커맨드와 어드레스 신호의 조합에 의해 발생된다.
도 5는 상기 센싱 인에이블 신호 발생회로(500)의 내부 회로구성을 보여주는 회로도이다. 도 5를 참조하면, 상기 센싱 인에이블 신호 발생회로(500)는 3개의 NAND 게이트(ND1~ND3), 1개의 NOR 게이트(NOR1), 3개의 인버터(IN1~IN3), 그리고 지연회로(D)(510)로 구성된다. 상기 센싱 인에이블 신호 발생회로(500)는 테스트의 최종 단계에서 센싱 인에이블 신호(SE)를 발생하기 위한 회로이다.
제 1 NAND 게이트(ND1)는 하나의 입력단으로 테스트 신호(TEST)를 입력받고 다른 하나의 입력단으로 인버터(IN1)를 거친 반전된 제 1 선택신호를 입력받아서 제 1 제어신호(CON1)를 출력한다. 제 2 NAND 게이트(ND2)는 하나의 입력단으로 테스트 신호(TEST)를 입력받고 다른 하나의 입력단으로 인버터(IN2)를 거친 반전된 제 2 선택신호를 입력받아서 제 2 제어신호(CON2)를 출력한다. 제 3 NAND 게이트(ND1)는 제 1 제어신호(CON1) 및 제 2 제어신호(CON2)를 입력받는다. 상기 지연회로(510)는 상기 제 3 NAND 게이트(ND3)의 출력을 지연시킨다. 상기 NOR 게이트(NOR1)는 상기 제 3 NAND 게이트(ND3)의 출력과 인버터(IN3)를 거친 반전된 센싱 제어 신호를 입력받고 센싱 인에이블 신호(SE)를 출력한다.
도 6은 도 5에 도시된 센싱 인에에블 신호 발생회로(500)의 동작 특성을 보여주는 타이밍도이다. 도 5 및 도 6을 참조하여, 도 5에 도시된 센싱 인에이블 신호 발생회로(500)의 동작을 설명한다.
먼저, 상기 테스트 신호(TEST)가 L인 초기상태에서, 제 1 및 제 2 NAND 게이트(ND1, ND2)의 출력, 즉 제 1 및 제 2 제어신호(CON1, CON2)는 항상 H이다. 테스트 신호(TEST) 및 제 1 선택신호(BLK1)가 L에서 H로 천이되면, 상기 제 1 제어신호(CON1)는 H를 유지하고, 상기 제 2 제어신호(CON2)는 H에서 L로 천이된다. 테스트 신호(TEST)의 H에서 L로 천이되면, 상기 제 2 제어신호(CON2)는 L에서 H로 천이된다. 상기 센싱 인에이블 신호(SE)는 테스트 신호(TEST)가 H에서 L로 천이되어 제 1 및 제 2 제어신호(CON1, CON2)가 모두 H가 되고, 센싱 제어 신호(PS)가 활성화될 때 발생된다.
도 5에서 보는 바와 같이, 제 3 NAND 게이트(ND3)의 출력단과 NOR 게이트 (NOR1)의 입력단 사이에 지연회로(510)를 삽입하면, 센싱 인에이블 신호(SE)의 발생 시점을 조정할 수 있다. 도 6에서는 센싱 제어 신호(PS)가 활성화되고 소정의 시간이 경과된 후에 센싱 인에이블 신호(SE)가 발생되는 것을 보여준다. 여기에서 상기 소정의 시간은 상기 지연회로(510)에 의해 조정된다.
다시 도 4를 참조하면, 상기 제어회로(400)는 분리 제어 신호 발생회로(700)를 포함한다. 상기 분리 제어 신호 발생회로(700)는 패드에서 입력되는 테스트 신호(TEST), 센싱 인에이블 발생회로(500)에서 입력되는 제 1 및 제 2 제어신호(CON1, CON2), 그리고 제 1 및 제 2 선택신호(BLK1, BLK2)에 응답하여 분리 제어 신호(ISOL, ISOR)를 발생한다.
도 7은 도 4에 도시된 분리 제어 신호 발생회로(700)를 상세하게 보여주는 회로도이다. 상기 분리 제어 신호 발생회로(700)는 3개의 OR 게이트(OR1, OR2, OR3), 6개의 인버터(IN4~IN9), 7개의 PMOS 트랜지스터(P1~P7), 그리고 5개의 NMOS 트랜지스터(N1~N5)를 포함한다.
도 7을 참조하면, 제 1 OR 게이트(OR1)는 테스트 신호(TEST) 및 인버터(IN4)를 거친 반전된 제 1 선택신호를 입력받는다. 제 2 OR 게이트(OR2)는 테스트 신호(TEST) 및 인버터(IN5)를 거친 반전된 제 2 선택신호를 입력받는다. 상기 제 1 OR 게이트(OR1)의 출력은 제 1 PMOS 트랜지스터(P1)의 게이트와 인버터(IN7)를 거쳐 제 2 NMOS 트랜지스터(N2)의 게이트에 입력된다. 상기 제 2 OR 게이트(OR2)의 출력은 제 2 PMOS 트랜지스터(P2)의 게이트와 인버터(IN6)를 거쳐 제 1 NMOS 트랜지스터(N1)의 게이트에 입력된다. 상기 제 1 PMOS 트랜지스터(P1)의 소스는 고전압 (VPP)에 연결되며, 드레인은 상기 제 1 NMOS 트랜지스터(N1)의 드레인에 연결된다. 상기 제 1 NMOS 트랜지스터(N1)의 소스는 접지전압(VSS)에 연결된다.
도 7에서 보는 바와 같이, 2 PMOS 트랜지스터(P2) 및 제 2 NMOS 트랜지스터(N2), 제 3 PMOS 트랜지스터(P3) 및 제 3 NMOS 트랜지스터(N3), 그리고 제 4 PMOS 트랜지스터(P4) 및 제 4 NMOS 트랜지스터(N4)는 상기 제 1 PMOS 트랜지스터(P1) 및 제 1 NMOS 트랜지스터(N1)와 동일한 연결관계를 가지므로 상세한 설명은 생략한다. 다만, 제 3 및 제 4 PMOS 트랜지스터(P3, P4)의 소스는 전원전압(VCC)에 연결된다. 그러나 고전압(VPP)에 연결될 수도 있다. 따라서 상기 제 1 또는 제 2 분리 제어 신호(ISOL, ISOR)는 상기 제 3 및 제 4 PMOS 트랜지스터(P3, P4)의 소스에 연결된 전압 레벨에 따라 전원전압(VCC) 또는 고전압(VPP)을 가질 수 있다.
제 3 OR 게이트(OR3)는 제 1 및 제 2 선택신호(BLK1, BLK2)를 입력받는다. 제 5 내지 제 7 PMOS 트랜지스터(P5, P6, P7)의 게이트는 제 3 OR 게이트(OR3)의 출력단에 연결된다. 상기 제 5 PMOS 트랜지스터(P5)는 제 1 및 제 2 분리 제어 신호 라인의 양단 사이에 연결된다. 제 6 및 제 7 PMOS 트랜지스터(P6, P7)의 소스는 각각 제 1 및 제 2 분리 제어 신호 라인에 연결된다. 제 6 및 제 7 PMOS 트랜지스터(P6, P7)의 드레인과 제 5 NMOS 트랜지스터(N5)의 소스는 서로 연결된다. 그리고 제 5 NMOS 트랜지스터(N5)의 드레인은 전원전압(VCC)이 인가되고, 게이트에는 고전압(VPP)이 인가된다.
도 7 및 도 8을 참조하여, 상기 분리 제어 신호 발생회로(700)의 동작을 설명한다. 테스트 신호(TEST), 제 1 및 제 2 선택신호(BLK1, BLK2)가 모두 L인 제 1 구간(1)에서는, 도 6에서 설명한 바와 같이 제 1 및 제 2 제어신호(CON1, CON2)는 모두 H이다. 그리고 제 1 및 제 2 OR 게이트(OR1, OR2)의 출력도 모두 H이기 때문에 제 1 내지 제 4 PMOS 트랜지스터(P1~P4) 및 제 1 내지 제 4 NMOS 트랜지스터(N1~N4)는 모두 턴-오프 된다. 그러나 상기 제 3 OR 게이트(OR3)의 출력은 L가 되어 제 5 내지 제 7 PMOS 트랜지스터(P5~P7)는 모두 턴-온 된다. 그리고 제 5 NMOS 트랜지스터는 항상 턴-온 상태에 있기 때문에 제 1 및 제 2 분리 제어 신호(ISOL, ISOR)는 모두 H가 된다. 즉 제 1 구간(1)에서는 제 1 및 제 2 분리 제어 신호(ISOL, ISOR)는 모두 H, 즉 전원전압(VCC)이 된다.
상기 테스트 신호(TEST)와 제 1 선택신호(BLK1)가 L에서 H로 천이되는 제 2 구간(2)에서는, 도 6에서 설명한 바와 같이, 제 1 제어신호(CON1)는 H 상태를 유지하고, 제 2 제어신호(CON2)는 H에서 L로 천이된다. 즉, 제 1 내지 제 3 OR 게이트(OR1, OR2, OR3)의 출력과 제 1 제어신호(CON1)는 모두 H가 되어 제 4 PMOS 트랜지스터(P4)를 제외한 모든 PMOS 트랜지스터들(P1, P2, P3, P5, P6, P7)과 제 3 및 제 5 NMOS 트랜지스터(N3, N5)를 제외한 모든 NMOS 트랜지스터들(N1, N2, N4)은 턴-오프 된다. 제 2 제어신호(CON2)는 L이므로 상기 제 3 PMOS 트랜지스터(P3)는 턴-온된다. 따라서 상기 제 3 PMOS 트랜지스터(P3)를 통해 제 2 분리 제어 신호(ISOR)에 전원전압(VCC)이 인가된다. 그리고 제 3 NMOS 트랜지스터(N3)를 통해 제 1 분리 제어 신호(ISOL)에 접지전압(VSS)이 인가된다.
상기 테스트 신호(TEST)가 다시 H에서 L로 천이하는 제 3 구간(3)에서, 도 6에서 설명한 바와 같이 제 1 제어신호(CON1)는 H 상태를 유지하고, 제 2 제어신호 (CON2)는 L에서 H로 천이된다. 이때 제 1 OR 게이트(OR1)의 출력은 L, 제 2 OR 게이트(OR2)의 출력은 H, 그리고 제 3 OR 게이트(OR3)의 출력은 H가 된다. 따라서 제 1 PMOS 트랜지스터(P1)와 제 2 NMOS 트랜지스터(N2)가 턴-온 된다. 제 1 분리 제어 신호(ISOL)는 상기 제 1 PMOS 트랜지스터(P1)를 통해 고전압(VPP)을 인가받고, 제 2 분리 제어 신호(ISOR)는 제 2 NMOS 트랜지스터(N2)를 통해 접지전압(VSS)을 인가받는다.
상기 분리 제어 신호발생회로(700)에 의하면, 상기 테스트 신호(TEST) 및 제 1 선택신호(BLK1)의 천이에 동기되어 제 1 및 제 2 분리 제어 신호(ISOL, ISOR)가 도 8과 같이 발생된다. 즉, 제 1 구간(1)에서는 모두 H 상태이다. 제 2 구간(2)에서는 제 1 분리 제어 신호(ISOL)는 L이고 제 2 분리 제어신호(ISOR)는 H이다. 그리고 제 3 구간(3)에서는 제 1 분리 제어 신호(ISOL)는 H이고 제 2 분리 제어신호(ISOR)는 L이다.
도 9는 도 3에 도시된 반도체 메모리 장치의 동작 특성을 보여주는 타이밍도이다. 도 3 및 도 9를 참조하여, 본 발명에 따른 반도체 메모리 장치(300)의 동작을 설명한다.
테스트 신호(TEST)와 제 1 및 제 2 선택신호(BLK1, BLK2)가 모두 접지전압(VSS)인 초기 상태(t0~t1)에서, 제 1 및 제 2 등화신호(EQL, EQR) 및 제 1 및 제 2 분리 제어 신호(ISOL, ISOR)는 전원전압(VCC) 상태에 있다. 따라서 제 1 및 제 2 메모리 블록(310, 320)과 감지 증폭 회로(330)는 서로 전기적으로 연결되어 있다. 그리고 비트라인쌍(BL/nBL)과 감지라인쌍(SL/nSL)은 등화전압(VBL)으로 프리차지되 어 있다. 도 3에는 도시되어 있지 않지만, LA/nLA 라인 사이에도 프리차지 회로를 구비하고 있기 때문에 도 9에 도시된 바와 같이 상기 LA/nLA 라인쌍도 등화전압(VBL)으로 프리차지되어 있다.
t1에서, 테스트 신호(TEST)는 접지전압(VSS)에서 고전압(VPP)으로, 제 1 선택신호(BLK1)는 접지전압(VSS)에서 전원전압(VSS)으로 천이된다. 이때 제 1 분리 제어 신호(ISOL)는 전원전압(VCC)에서 접지전압(VSS)으로 천이되기 때문에 상기 메모리 셀(311)과 상기 감지증폭기(331)는 전기적으로 분리된다. 제 1 등화신호(EQL)는 접지전압(VSS)이 되어 상기 메모리 셀(311)에 연결된 비트라인쌍(BL/nBL)은 플로팅 상태가 된다. 그러나 제 2 분리 제어 신호(ISOR)와 제 2 등화신호(EQR)는 전원전압(VCC)을 유지하고 있으므로 감지라인쌍(SL/nSL)은 등화전압(VBL)으로 고정된다.
t2에서, 상기 메모리 셀(311)에 연결된 워드라인(WL1)이 활성화되면, 셀 커패시터(C1)에 저장된 전하와 상기 비트라인(BL)에 저장된 전하는 공유된다. 따라서 비트라인(BL)의 전압 레벨은 ΔV1 만큼 상승하여 VBL+ΔV1 이 되고, 상보 비트라인(nBL)의 전압 레벨은 VBL 상태로 있다.
t3에서, 상기 테스트 신호(TEST)는 고전압(VPP)에서 접지전압(VSS)으로 천이된다. 이때 제 1 분리 제어 신호(ISOL)는 고전압(VPP)으로 천이되고, 제 2 분리 제어 신호(ISOR)는 접지전압(VSS)으로 천이된다. 따라서 상기 제 1 메모리 셀(311)과 상기 감지증폭기(331)는 전기적으로 연결되고, 상기 제 2 메모리 셀(321)과 상기 감지증폭기(331)는 전기적으로 분리된다.
상기 제 1 분리 제어 신호(ISOL)가 활성화되면, 상기 비트라인(BL)에 저장된 전하와 상기 감지라인(SL)에 저장된 전하(VBL)는 서로 공유된다. 상기 비트라인(BL)의 전압 레벨은 VBL+ΔV1 이고, 상기 감지라인(SL)의 전압 레벨은 VBL이다. 따라서 상기 비트라인(BL)의 전압 레벨은 VBL+ΔV1에서 VBL+ΔV2로 낮아지고, 상기 감지라인(SL)의 전압 레벨은 VBL에서 VBL+ΔV2로 올라간다.
t4에서, 센싱 인에이블 신호(SE)가 활성화되면 센싱 동작이 수행된다. 센싱 동작에 의해 감지라인(SL)은 전원전압(VCC)으로 상승하고, 상보 감지라인(nBL)은 접지전압(VSS)으로 하강한다.
도 9에서 설명한 동작은 메모리 셀에 결함(예를 들면, 비트라인 브릿지)이 없는 경우이다. 만약 상기 제 1 메모리 셀(311)에 비트라인 브릿지 등의 결함이 발생했다면, 상기 제 1 워드라인(WL1)이 활성화 되어도 비트라인(BL)의 레벨은 기준이 되는 레벨까지 상승하지 않을 것이다. 그리고 센싱 동작이 수행되어도 셀에 저장된 데이터가 독출되지 않을 것이다.
반도체 메모리 장치가 점차 저전압화 되어 가면서 감지 증폭 회로를 구성하는 트랜지스터의 낮은 드레솔드 전압으로 인해 누설전류가 발생될 가능성이 높아지고 있다. 감지 증폭 회로에서 누설전류가 발생되면 메모리 셀 테스트 동작 시 정상 셀임에도 불구하고 결함 셀로 잘못 판정될 수 있다. 본 발명에 따른 반도체 메모리 장치는 외부에서 입력되는 테스트 신호에 의해 분리회로를 제어할 수 있기 때문에 감지 증폭 회로에 누설전류가 발생되더라도 결함 셀을 정확하게 스크린할 수 있다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시예에 관하여 설명하였으 나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 상술한 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구범위 뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
상술한 바와 같이 반도체 메모리 장치에 의하면, 외부에서 분리회로를 직접 제어할 수 있기 때문에 감지증폭기에 누설전류가 발생되더라도 결함 셀을 정확하게 스크린 할 수 있다.

Claims (31)

  1. 워드라인 및 비트라인에 연결된 메모리 셀;
    상기 비트라인의 전위를 감지 증폭하는 감지증폭기;
    상기 메모리 셀과 상기 감지증폭기를 선택적으로 연결하는 분리회로; 및
    패드를 통해 외부에서 인가되는 외부 신호에 응답하여 상기 분리회로를 제어하는 제어회로를 포함하되,
    상기 제어회로는 상기 외부 신호의 제 1 천이에 응답하여 상기 메모리 셀과 상기 감지증폭기가 분리되도록, 그리고 상기 워드라인이 활성화된 후에 상기 외부 신호의 제 2 천이에 응답하여 상기 메모리 셀과 상기 감지증폭기가 연결되도록 상기 분리회로를 제어하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 메모리 셀은 DRAM 셀인 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 분리회로는 상기 제어회로에서 발생되는 분리 제어 신호의 활성화에 응답하여 상기 메모리 셀과 상기 감지증폭기를 연결하는 반도체 메모리 장치.
  4. 제 1 항에 있어서,
    상기 외부 신호는 상기 메모리 셀의 결함을 테스트하기 위한 테스트 신호인 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 1 항에 있어서,
    상기 제어회로는 상기 패드에 직접 연결되는 반도체 메모리 장치.
  6. 제 1 항에 있어서,
    상기 감지증폭기는 상기 제어회로에서 발생되는 센싱 인에이블 신호의 활성화에 응답하여 상기 비트라인의 전위를 감지 증폭하는 반도체 메모리 장치.
  7. 제 6 항에 있어서,
    상기 제어회로는 상기 외부 신호의 제 2 천이가 발생된 후에 상기 센싱 인에이블 신호를 활성화하는 반도체 메모리 장치.
  8. 워드라인 및 비트라인에 연결되는 메모리 셀;
    센싱 인에이블 신호의 활성화에 응답하여 상기 비트라인의 전위를 감지 증폭하는 감지증폭기;
    분리 제어 신호의 활성화에 응답하여 상기 메모리 셀과 상기 감지증폭기를 전기적으로 연결하는 분리회로; 및
    패드에 연결되며, 상기 패드를 통해 외부에서 인가되는 외부 신호의 제 1 천이에 응답하여 상기 분리 제어 신호를 비활성화하는, 상기 워드라인이 활성화된 후에 상기 외부 신호의 제 2 천이에 응답하여 상기 분리 제어 신호를 활성화하는, 그리고 상기 분리 제어 신호가 활성화된 후에 상기 센싱 인에이블 신호를 활성화하는 제어회로를 포함하는 반도체 메모리 장치.
  9. 제 8 항에 있어서,
    상기 분리회로는 상기 메모리 셀에 연결된 드레인과 상기 감지증폭기에 연결된 소스와 상기 제어회로에 연결된 게이트를 갖는 NMOS 트랜지스터인 것을 특징으로 하는 반도체 메모리 장치.
  10. 제 8 항에 있어서,
    상기 메모리 셀은 DRAM 셀인 것을 특징으로 하는 반도체 메모리 장치.
  11. 제 8 항에 있어서,
    상기 비트라인의 전위를 소정의 전압 레벨로 프리차지하는 프리차지 회로를 더 포함하는 반도체 메모리 장치.
  12. 제 8 항에 있어서,
    상기 외부 신호는 상기 메모리 셀의 결함을 테스트하기 위한 테스트 신호인 것을 특징으로 하는 반도체 메모리 장치.
  13. 제 1 및 제 2 메모리 블록;
    상기 제 1 및 제 2 메모리 블록에 공유되는 감지 증폭 회로;
    상기 제 1 메모리 블록과 상기 감지 증폭 회로를 선택적으로 연결하는 제 1 분리회로;
    상기 제 2 메모리 블록과 상기 감지 증폭 회로를 선택적으로 연결하는 제 2 분리회로; 및
    패드를 통해 외부에서 입력되는 외부 신호에 응답하여 상기 제 1 및 제 2 분리회로를 제어하는 제어회로를 포함하되,
    상기 제어회로는 상기 외부 신호의 제 1 천이에 응답하여 상기 제 1 메모리 블록과 상기 감지 증폭 회로가 분리되도록 상기 제 1 분리회로를 제어하고, 상기 외부 신호의 제 2 천이에 응답하여 상기 제 1 메모리 블록과 상기 감지 증폭 회로가 연결되고 상기 제 2 메모리 블록과 상기 감지 증폭 회로가 분리되도록 상기 제 1 및 제 2 분리회로를 제어하는 반도체 메모리 장치.
  14. 제 13 항에 있어서,
    상기 제 1 및 제 2 메모리 블록은 워드라인의 활성화에 응답하여 셀 전하와 비트라인의 전하를 공유하는 메모리 셀을 다수개 가지는 것을 특징으로 하는 반도체 메모리 장치.
  15. 제 14 항에 있어서,
    상기 메모리 셀은 DRAM 셀인 것을 특징으로 하는 반도체 메모리 장치.
  16. 제 14 항에 있어서,
    상기 감지 증폭 회로는 상기 제어회로에서 발생되는 센싱 인에이블 신호의 활성화에 응답하여 상기 비트라인의 전위를 감지 증폭하는 감지증폭기를 다수개 가지는 것을 특징으로 하는 반도체 메모리 장치.
  17. 제 14 항에 있어서,
    상기 비트라인의 전위를 소정의 전압 레벨로 프리차지하는 프리차지 회로를 더 포함하는 반도체 메모리 장치.
  18. 제 14 항에 있어서,
    상기 외부 신호는 상기 메모리 셀의 결함을 테스트하기 위한 테스트 신호인 것을 특징으로 하는 반도체 메모리 장치.
  19. 제 18 항에 있어서,
    상기 제어회로는 상기 패드에 직접 연결되는 반도체 메모리 장치.
  20. 제 18 항에 있어서,
    상기 제어회로는 상기 테스트 신호의 제 1 천이에 응답하여 상기 제 1 메모리 블록과 상기 감지 증폭 회로가 분리되도록 상기 제 1 분리회로를 제어하고, 선택된 워드라인이 활성화된 후에 상기 테스트 신호의 제 2 천이에 응답하여 상기 제 1 메모리 블록과 상기 감지 증폭 회로가 연결되고 상기 제 2 메모리 블록과 상기 감지 증폭 회로가 분리되도록 상기 제 1 및 제 2 분리회로를 제어하는 반도체 메모리 장치.
  21. 제 20 항에 있어서,
    상기 감지 증폭 회로는 상기 테스트 신호의 제 2 천이가 발생된 후에 상기 제어회로에서 발생되는 센싱 인에이블 신호의 활성화에 응답하여 상기 비트라인의 전위를 감지 증폭하는 반도체 메모리 장치.
  22. 제 13 항에 있어서,
    어드레스 패드를 통해 입력되는 어드레스 신호에 응답하여 상기 제 1 메모리 블록 또는 상기 제 2 메모리 블록을 선택하기 위한 제 1 및 제 2 블록 선택 신호를 발생하는 선택회로를 더 포함하는 반도체 메모리 장치.
  23. 제 1 비트라인쌍에 연결된 제 1 메모리 셀;
    제 2 비트라인쌍에 연결된 제 2 메모리 셀;
    센싱 인에이블 신호의 활성화에 응답하여 상기 제 1 메모리 셀 또는 상기 제 2 메모리 셀에 저장된 데이터를 감지 증폭하는 감지증폭기;
    제 1 분리 제어 신호의 활성화에 응답하여 상기 제 1 메모리 셀과 상기 감지증폭기를 선택적으로 연결하는 제 1 NMOS 트랜지스터;
    제 2 분리 제어 신호의 활성화에 응답하여 상기 제 2 메모리 셀과 상기 감지증폭기를 선택적으로 연결하는 제 2 NMOS 트랜지스터;
    어드레스 신호에 응답하여 상기 제 1 메모리 셀 또는 상기 제 2 메모리 셀을 선택하기 위한 선택신호를 발생하는 선택회로; 및
    패드를 통해 외부에서 입력되는 외부 신호 및 상기 선택회로에서 입력되는 선택신호에 응답하여 상기 제 1 및 제 2 NMOS 트랜지스터를 제어하는 제어회로를 포함하되,
    상기 제어회로는 상기 외부 신호의 제 1 천이에 응답하여 상기 제 1 분리 제어 신호를 비활성화하고, 상기 제 1 메모리 셀에 연결된 워드라인이 활성화된 후에 상기 외부 신호의 제 2 천이에 응답하여 상기 제 1 분리 제어 신호를 활성화하고 상기 제 2 분리 제어 신호를 비활성화하는 반도체 메모리 장치.
  24. 제 23 항에 있어서,
    상기 외부 신호는 상기 제 1 및 제 2 메모리 셀의 결함을 테스트하기 위한 테스트 신호인 것을 특징으로 하는 반도체 메모리 장치.
  25. 제 24 항에 있어서,
    상기 제어회로는 상기 패드에 직접 연결되는 반도체 메모리 장치.
  26. 제 24 항에 있어서,
    상기 제어회로는 상기 테스트 신호의 제 2 천이가 발생된 후에 상기 센싱 인에이블 신호를 활성화하는 반도체 메모리 장치.
  27. 제 23 항에 있어서,
    상기 제 1 메모리 셀과 상기 제 1 NMOS 트랜지스터 사이, 그리고 상기 제 2 메모리 셀과 상기 제 2 NMOS 트랜지스터 사이에 연결되며, 상기 제 1 및 제 2 비트라인쌍을 소정의 전압레벨로 프리차지하기 위한 프리차지 회로를 더 포함하는 반도체 메모리 장치.
  28. 제 23 항에 있어서,
    상기 제 1 및 제 2 메모리 셀은 DRAM 셀인 것을 특징으로 하는 반도체 메모리 장치.
  29. 메모리 셀과 감지증폭기를 포함하는 반도체 메모리 장치에서, 외부에서 입력 되는 테스트 신호를 통해 상기 메모리 셀을 테스트하는 방법에 있어서:
    a) 상기 테스트 신호의 제 1 천이에 동기되어 상기 메모리 셀과 감지증폭기를 분리하는 단계;
    b) 상기 메모리 셀에 연결된 워드라인을 활성화하는 단계;
    c) 상기 테스트 신호의 제 2 천이에 동기되어 상기 메모리 셀과 상기 감지증폭기를 연결하는 단계; 그리고
    d) 상기 감지증폭기를 동작시키는 단계를 포함하는 테스트 방법.
  30. 제 1 및 제 2 메모리 셀과 상기 제 1 및 제 2 메모리 셀에 공유되는 감지증폭기를 포함하는 반도체 메모리 장치에서, 외부에서 입력되는 테스트 신호를 통해 상기 제 1 메모리 셀을 테스트하는 방법에 있어서:
    a) 상기 테스트 신호의 제 1 천이에 동기되어 상기 제 1 메모리 셀과 상기 감지증폭기를 분리하는 단계;
    b) 상기 제 1 메모리 셀에 연결된 워드라인을 활성화하는 단계;
    c) 상기 테스트 신호의 제 2 천이에 동기되어, 상기 제 1 메모리 셀과 상기 감지증폭기는 연결하고 상기 제 2 메모리 셀과 상기 감지증폭기는 분리하는 단계; 그리고
    d) 상기 감지증폭기를 동작시키는 단계를 포함하는 테스트 방법.
  31. 제 30 항에 있어서,
    상기 메모리 셀은, DRAM 셀인 것을 특징으로 테스트 방법.
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