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KR100710191B1 - Method of manufacturing semiconductor device - Google Patents

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KR100710191B1
KR100710191B1 KR1020050132327A KR20050132327A KR100710191B1 KR 100710191 B1 KR100710191 B1 KR 100710191B1 KR 1020050132327 A KR1020050132327 A KR 1020050132327A KR 20050132327 A KR20050132327 A KR 20050132327A KR 100710191 B1 KR100710191 B1 KR 100710191B1
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trench
oxide film
film
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semiconductor substrate
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박진하
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동부일렉트로닉스 주식회사
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Abstract

본 발명은 트렌치의 모서리 부분을 보다 확실하게 라운딩하여 전자 누설을 방지하고 전계 집중에 의한 문턱전압의 저하를 막을 수 있는 반도체 소자의 제조방법에 관한 것으로서, 액티브 영역과 소자 격리 영역으로 정의된 반도체 기판 상에 패드 산화막 및 질화막을 차례로 형성하는 단계와, 상기 패드 산화막 및 질화막을 선택적으로 제거하여 상기 소자 격리 영역 상에 산화막 패턴 및 질화막 패턴을 형성하는 단계와, 상기 산화막 패턴 및 질화막 패턴을 마스크로 하여 트렌치를 형성하는 단계와, 상기 산화막 패턴 및 질화막 패턴을 제거한 후, 상기 반도체 기판 상에 상기 트렌치가 노출되도록 감광막을 형성하는 단계와, 상기 감광막을 마스크로 하여 트렌치의 코너 부분에 경사 이온 주입을 통해 산소 이온을 주입하는 단계와,상기 반도체 기판에 어닐 공정을 실시하여 상기 트렌치의 표면에 열산화막을 형성하는 단계와, 상기 열산화막을 습식 식각으로 제거하여 상기 트렌치의 코너 부분을 라운딩 형태로 형성하는 단계와, 상기 코너 부분이 라운딩 형태를 갖는 트렌치의 내부에 소자 격리막을 형성하는 단계를 포함하여 형성함을 특징으로 한다.The present invention relates to a method of manufacturing a semiconductor device capable of more reliably rounding a corner portion of a trench to prevent electron leakage and to prevent a decrease in threshold voltage due to field concentration, Forming an oxide film pattern and a nitride film pattern on the element isolation region by selectively removing the pad oxide film and the nitride film on the pad oxide film and the nitride film, Forming a photoresist film on the semiconductor substrate so as to expose the trench on the semiconductor substrate after removing the oxide film pattern and the nitride film pattern; forming a photoresist film on the semiconductor substrate using a photoresist film as a mask, Implanting oxygen ions into the semiconductor substrate; Forming a thermal oxide film on a surface of the trench by performing a nitriding process on the trench; forming a corner portion of the trench in a rounded shape by removing the thermal oxide film by wet etching; And a step of forming a device isolation film in the device.

소자 격리막, 트렌치, 어닐, 이온 주입 Device isolation film, trench, annealing, ion implantation

Description

반도체 소자의 제조 방법{Method for fabricating semiconductor device}TECHNICAL FIELD The present invention relates to a method for fabricating a semiconductor device,

도 1a 내지 도 1f는 종래의 반도체 소자의 소자 격리막 형성 공정 단면도1A to 1F are sectional views of a conventional element isolation film formation process of a semiconductor device

도 2a는 트렌치를 형성한 후 트렌치의 표면에 산화막을 형성한 도면2A is a view showing an oxide film formed on the surface of a trench after forming trenches

도 2b는 소자 격리막을 형성했을 때 보이드 발생을 나타낸 도면FIG. 2B is a view showing generation of voids when an element isolation film is formed

도 3a 내지 도 3g는 본 발명의 실시예에 따른 반도체 소자의 소자 격리막의 공정 단면도3A to 3G are process sectional views of a device isolation film of a semiconductor device according to an embodiment of the present invention

도면의 주요 부분에 대한 설명Description of the main parts of the drawings

101 : 반도체 기판 102 : 산화막 패턴101: semiconductor substrate 102: oxide film pattern

103 : 질화막 패턴 104 : 트렌치103: nitride film pattern 104: trench

105 : 감광막 106 : 열산화막105: photosensitive film 106: thermal oxide film

107 : 절연막 108 : 소자 격리막107: insulating film 108: element isolation film

본 발명은 반도체 소자의 제조방법에 관한 것으로서, 특히 소자 격리막(STI; Shallow Trench Isolation)을 형성하기 위한 트렌치(trench)의 모서리 부분을 라운딩하여 반도체 소자의 성능을 향상시킨 반도체 소자의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a method of manufacturing a semiconductor device in which a corner portion of a trench for forming a shallow trench isolation (STI) will be.

일반적으로, 메모리 소자 및 이미지 센서 등의 반도체 소자는 복수개의 단위 소자들이 반도체 기판에 고집적되어 만들어진다. 2. Description of the Related Art In general, a semiconductor device such as a memory device and an image sensor is made by integrating a plurality of unit elements on a semiconductor substrate.

이와 같이 복수개의 단위 소자 들을 반도체 기판에 고집적화하기 위해서는 반도체 기판을 상기 복수개의 단위 소자에 상응하도록 복수개의 액티브 영역을 정의하고 나머지 부분은 필드 영역으로 정의하여 상기 필드 영역에 필드 산화막 또는 소자 격리막을 형성하여야 한다.In order to highly integrate a plurality of unit elements into a semiconductor substrate, a plurality of active regions are defined in the semiconductor substrate corresponding to the plurality of unit elements, and the remaining portion is defined as a field region to form a field oxide film or a device isolation film in the field region shall.

최근의 반도체 소자 제조 방법에서는 단위 소자들이 고집적화되므로 필드 영역에 필드산화막을 형성하여 액티브 영역 들을 격리시키는 것보다 필드 영역에 트렌치를 형성하고 트렌치내에 TEOS막 등의 절연막을 채우고 상기 트렌치 영역에만 남도록 화학 기계적 연마(CMP; Chemical Mechanical Polishing) 공정으로 상기 절연막을 제거한다.In recent semiconductor device fabrication methods, since the unit devices are highly integrated, a trench is formed in a field region rather than a field oxide film is formed in a field region to isolate active regions. An insulating film such as a TEOS film is filled in the trench, And the insulating film is removed by a CMP (Chemical Mechanical Polishing) process.

도 1a 내지 도 1f는 종래 기술에 의한 반도체 소자의 격리막 형성방법을 나타낸 공정단면도이다.1A to 1F are cross-sectional views illustrating a conventional method for forming a separation film for a semiconductor device.

도 1a에 도시한 바와 같이, 반도체 기판(11)상에 패드 산화막(12)을 형성하고, 상기 패드 산화막(12)상에 질화막(13)을 증착한다.A pad oxide film 12 is formed on a semiconductor substrate 11 and a nitride film 13 is deposited on the pad oxide film 12 as shown in FIG.

이어, 상기 질화막(13)상에 감광막(14)을 도포한 후, 노광 및 현상공정으로 패터닝하여 소자 격리 영역을 정의한다.Next, the device isolation region is defined by applying the photoresist film 14 on the nitride film 13, and then patterning the photoresist film 14 by the exposure and development processes.

그리고 상기 패터닝된 감광막(14)을 마스크로 이용한 식각공정으로 상기 질화막(13)과 패드 산화막(12)을 차례로 선택적으로 제거하여 반도체 기판(11)의 표면을 노출시킨다.Then, the nitride film 13 and the pad oxide film 12 are sequentially removed by an etching process using the patterned photoresist film 14 as a mask to expose the surface of the semiconductor substrate 11.

도 1b에 도시한 바와 같이, 상기 패터닝된 감광막(14)을 제거하고, 클리닝(cleaning)작업을 수행한 후, 상기 질화막(13) 및 패드 산화막(12)을 마스크로 이용한 식각공정으로 상기 반도체 기판(11)을 소정깊이로 식각하여 트렌치(15)를 형성한다.1B, after the patterned photoresist layer 14 is removed, a cleaning process is performed, and an etch process using the nitride layer 13 and the pad oxide layer 12 as a mask is performed, (11) is etched to a predetermined depth to form a trench (15).

도 1c에 도시한 바와 같이, 상기 트렌치(15)가 형성된 반도체 기판(11)에 산화 공정을 실시하여 상기 트렌치(15)의 표면에 산화막(16)을 형성한다.An oxidation process is performed on the semiconductor substrate 11 on which the trench 15 is formed to form an oxide film 16 on the surface of the trench 15 as shown in FIG.

도 1d에 도시한 바와 같이, 상기 트렌치(15)를 포함한 반도체 기판(11)전면에 SOG(Spin On Glass) 또는 USG(Undoped Silicate Glass) 등의 절연막(17)을 증착한다.An insulating film 17 such as SOG (Spin On Glass) or USG (Undoped Silicate Glass) is deposited on the entire surface of the semiconductor substrate 11 including the trench 15, as shown in FIG.

한편, 상기 절연막(17)을 증착할 때 Sub 90nm로 갈 경우 STI의 폭이 좁아짐으로 인해 보이드(18)가 발생한다. On the other hand, when the insulating film 17 is deposited, the width of the STI is narrowed to a depth of Sub 90 nm, thereby causing the void 18 to occur.

도 1e에 도시한 바와 같이, 전면에 화학 기계적 연마(CMP : Chemical Mechanical Polishing)법으로 상기 절연막(16)을 연마하여 상기 트렌치(15)내에 소자 격리막(17a)을 형성한다. The insulating film 16 is polished on the entire surface by a chemical mechanical polishing (CMP) method to form an element isolation film 17a in the trench 15, as shown in FIG. 1E.

도 1f에 도시한 바와 같이, 상기 질화막(13) 및 패드 산화막(12)을 제거하고 클리닝작업을 수행하면 종래 기술에 따른 소자 격리막(17a)을 형성하는 공정이 완료된다.As shown in FIG. 1F, when the nitride film 13 and the pad oxide film 12 are removed and a cleaning operation is performed, the process for forming the isolation film 17a according to the related art is completed.

그리고, 도면에는 도시되지 않았지만, 상기 소자 격리막(17a)에 의해 격리된 각 액티브 영역에 단위 소자들을 형성한다.Although not shown in the drawing, unit elements are formed in each active region isolated by the isolation film 17a.

도 2a는 트렌치를 형성한 후 트렌치의 표면에 산화막을 형성한 도면이고, 도 2b는 소자 격리막을 형성했을 때 보이드 발생을 나타낸 도면이다.FIG. 2A is a view showing an oxide film formed on the surface of a trench after forming a trench, and FIG. 2B is a view showing generation of voids when an isolation film is formed.

도 2a에서와 같이, 트렌치 코너(A) 부분에서 스트레스(stress)가 집중적으로 발생하여 산화 공정시 오버 핸딩(over hanging)이 발생한다.As shown in FIG. 2A, stress is concentrated in the trench corner A, and over-hanging occurs in the oxidation process.

또한, 도 2b에서와 같이, 오버 핸딩에 의해 소자 격리막용 절연막(17)을 증착할 때 트렌치의 내부에 보이드(void)(18)가 발생한다.Also, as shown in FIG. 2B, a void 18 is generated inside the trench when the insulation film 17 for the element isolation film is deposited by overhanging.

그러나 상기와 같은 종래 기술에 의한 반도체 소자의 제조방법에 있어서 다음과 같은 문제점이 있었다.However, the conventional method for manufacturing a semiconductor device has the following problems.

첫째, STI 코너 스트레스에 의한 전위(dislocation)가 발생되고 이로 인하여 누설 전류(leakage current)가 흐르게 되어 트랜지스터의 신뢰성을 악화시킨다.First, a dislocation due to the STI corner stress is generated, and leakage current flows, thereby deteriorating the reliability of the transistor.

둘째, STI 코너 스트레스에 의해 도 2a 및 도 2b에서와 같이 130nm 급의 STI에서는 산화 결과에 의한 라운딩 처리 과정에서, 측면이나 하부(bottom)에 자라는 산화막보다 코너에 상대적으로 산화막이 많이 형성되어 Over-Hanging 현상이 발생 하여 Sub 90nm로 갈 경우 STI의 폭이 좁아짐으로 인해 보이드의 문제가 발생 할 수 있다. Secondly, as shown in FIGS. 2A and 2B, due to the STI corner stress, in the STI of 130 nm class, oxide films are formed more at the corners than the oxide films growing at the side or bottom in the rounding process due to the oxidation, When the phenomenon of hanging occurs, the STI width may be narrowed to the sub 90 nm, which may cause a void problem.

본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, 트렌치의 모서리 부분을 보다 확실하게 라운딩하여 전자 누설을 방지하고 전계 집중에 의한 문턱전압의 저하를 막을 수 있는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above-mentioned problems, and it is an object of the present invention to provide a method of manufacturing a semiconductor device which can round a corner of a trench more reliably to prevent electron leakage and prevent a threshold voltage from being lowered due to field concentration. .

상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 제조방법은 액티브 영역과 소자 격리 영역으로 정의된 반도체 기판 상에 패드 산화막 및 질화막을 차례로 형성하는 단계와, 상기 패드 산화막 및 질화막을 선택적으로 제거하여 상기 소자 격리 영역 상에 산화막 패턴 및 질화막 패턴을 형성하는 단계와, 상기 산화막 패턴 및 질화막 패턴을 마스크로 하여 트렌치를 형성하는 단계와, 상기 산화막 패턴 및 질화막 패턴을 제거한 후, 상기 반도체 기판 상에 상기 트렌치가 노출되도록 감광막을 형성하는 단계와, 상기 감광막을 마스크로 하여 트렌치의 코너 부분에 경사 이온 주입을 통해 산소 이온을 주입하는 단계와,상기 반도체 기판에 어닐 공정을 실시하여 상기 트렌치의 표면에 열산화막을 형성하는 단계와, 상기 열산화막을 습식 식각으로 제거하여 상기 트렌치의 코너 부분을 라운딩 형태로 형성하는 단계와, 상기 코너 부분이 라운딩 형태를 갖는 트렌치의 내부에 소자 격리막을 형성하는 단계를 포함하여 형성함을 특징으로 한다.According to another aspect of the present invention, there is provided a method of fabricating a semiconductor device, comprising: sequentially forming a pad oxide film and a nitride film on a semiconductor substrate defined as an active region and a device isolation region; Forming a trench using the oxide film pattern and the nitride film pattern as a mask; removing the oxide film pattern and the nitride film pattern; and removing the oxide film pattern and the nitride film pattern on the semiconductor substrate Forming a photoresist layer on the trench so as to expose the trench; implanting oxygen ions into the corners of the trench through oblique ion implantation using the photoresist layer as a mask; performing an annealing process on the semiconductor substrate, Forming a thermal oxide film on the thermally oxidized film; To be removed by forming a corner portion of the trench with a rounded shape, characterized in that the corner portion is formed by a step of forming an element separation films inside the trench has a rounded form.

이하, 첨부된 도면을 참고하여 본 발명에 따른 반도체 소자의 제조방법을 보다 상세히 설명하면 다음과 같다.Hereinafter, a method of manufacturing a semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings.

도 3a 내지 도 3g는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 나타낸 공정 단면도이다.3A to 3G are process cross-sectional views illustrating a method of manufacturing a semiconductor device according to an embodiment of the present invention.

도 3a에 도시한 바와 같이, 반도체 기판(101)상에 패드 산화막을 형성하고, 상기 패드 산화막상에 질화막을 형성한다.3A, a pad oxide film is formed on the semiconductor substrate 101, and a nitride film is formed on the pad oxide film.

여기서, 상기 패드 산화막은 상기 반도체 기판(101)을 산화하여 형성한다.Here, the pad oxide film is formed by oxidizing the semiconductor substrate 101.

이어, 포토 및 식각 공정을 통해 상기 질화막 및 패드 산화막을 선택적으로 제거하여 질화막 패턴(103) 및 산화막 패턴(102)을 형성하여 소자 격리 영역을 정의한다.Next, the nitride film and the pad oxide film are selectively removed through a photo-etching process and a nitride film pattern 103 and an oxide film pattern 102 are formed to define an isolation region.

여기서, 상기 질화막 패턴(103) 및 산화막 패턴(102)이 잔류하는 영역이 액티브 영역이고 나머지 영역은 소자 분리 영역에 해당한다.Here, the region where the nitride film pattern 103 and the oxide film pattern 102 remain is the active region and the remaining region corresponds to the element isolation region.

도 3b에 도시한 바와 같이, 상기 질화막 패턴(103) 및 산화막 패턴(102)을 마스크로 이용하여 상기 반도체 기판(101)의 선택적으로 식각하여 표면으로부터 소정깊이를 갖는 트렌치(104)를 형성한다.3B, the semiconductor substrate 101 is selectively etched using the nitride film pattern 103 and the oxide film pattern 102 as masks to form a trench 104 having a predetermined depth from the surface.

도 3c에 도시한 바와 같이, 상기 질화막 패턴(103) 및 산화막 패턴(102)을 제거하고, 상기 반도체 기판(101)의 전면에 감광막(105)을 도포한 후, 노광 및 현상 공정으로 상기 트렌치(104) 및 그에 인접한 반도체 기판(101)의 표면이 노출되도록 상기 감광막(105)을 선택적으로 패터닝한다.The nitride film pattern 103 and the oxide film pattern 102 are removed and the photoresist film 105 is coated on the entire surface of the semiconductor substrate 101. Then, 104 and the surface of the semiconductor substrate 101 adjacent thereto are exposed.

이어, 상기 패터닝된 감광막(105)을 마스크로 이용하여 상기 노출된 트렌치(104)의 코너 부분에 경사 이온 주입을 통해 산소(O2) 이온을 주입한다.Next, oxygen (O 2 ) ions are injected into the corners of the exposed trench 104 through the inclined ion implantation using the patterned photoresist film 105 as a mask.

여기서, 상기 산소 이온의 조건은 다음과 같다. 즉, 도펀트(dopant) : 16sccm O+, 도즈(dose) : 1E13 ~ 1E15 ion/㎠, 주입 에너지(energy) : 10KeV ~ 80KeV, 경사각도 = 45, 트위스트(twist) = 0°, 로테이션(rotation) = 4회이다.Here, the conditions of the oxygen ion are as follows. That is, dopant: 16 sccm O +, dose: 1E13 to 1E15 ion / cm2, energy: 10 KeV to 80 KeV, tilt angle = 45, twist = 0, Four times.

도 3d에 도시한 바와 같이, 상기 산소 이온이 주입된 반도체 기판(102)에 어닐(anneal) 공정을 실시하여 상기 트렌치(104)의 코너 부분에 열산화막(106)을 형성한다.An annealing process is performed on the semiconductor substrate 102 into which the oxygen ions are implanted to form a thermal oxide film 106 at the corner of the trench 104, as shown in FIG. 3D.

여기서, 상기 어닐 공정의 조건은 다음과 같다. 즉, 온도 : 400 ~ 10000℃, 가스 : N2 (0.5sccm ~ 3slm), 압력 : 760Torr ~ 800Torr, 어닐 시간 : 5 ~ 100 sec이다. Here, the conditions of the annealing process are as follows. That is, the temperature: A 5 ~ 100 sec: 400 ~ 10000 ℃, gas: N 2 (0.5sccm ~ 3slm) , pressure: 760Torr ~ 800Torr, the annealing time.

도 3e에 도시한 바와 같이, 상기 열산화막(106)을 습식 식각으로 제거하여 상기 트렌치(104)의 코너 부분을 라운딩 형태로 형성하고, 상기 감광막(105)을 제 거한다.3E, the thermal oxide film 106 is removed by wet etching to form a corner portion of the trench 104 in a rounded shape, and the photoresist film 105 is removed.

여기서, 상기 습식 식각의 조건은 다음과 같다. 즉, 질량비가 HF : DIW = 1:100, 시간 : 20 ~ 200sec, 온도 : 25℃~ 80℃, 플로우 비 : 오버 플로우를 실시한다.Here, the conditions of the wet etching are as follows. In other words, the mass ratio HF: DIW = 1: 100, the time: 20 to 200 sec, the temperature: 25 ° C to 80 ° C, and the flow ratio: overflow.

도 3f에 도시한 바와 같이, 상기 코너 부분이 라운딩 형태를 갖는 트렌치(104)를 포함한 반도체 기판(101)의 전면에 O3 TEOS막 또는 HDP(High Density plasma) 산화막 등의 절연막(107)을 형성한다.An insulating film 107 such as an O 3 TEOS film or an HDP (High Density Plasma) oxide film is formed on the entire surface of the semiconductor substrate 101 including the trench 104 having the rounded corners as shown in FIG. 3F do.

도 3g에 도시한 바와 같이, 상기 절연막(107)의 전면에 화학 기계적 연마(CMP; Chemical Mechanical Polishing) 공정을 실시하여 상기 트렌치(104) 영역에 소자 격리막(108)을 형성한다.3G, a chemical mechanical polishing (CMP) process is performed on the entire surface of the insulating film 107 to form an isolation film 108 in the trench 104 region.

그리고, 도면에는 도시되지 않았지만, 상기 소자 격리막(108)에 의해 격리된 각 액티브 영역에 단위 소자들을 형성한다.Although not shown in the figure, unit elements are formed in each active region isolated by the isolation film 108. [

이상에서 설명한 바와 같은 본 발명에 따른 반도체 소자의 제조방법에 있어서는 다음과 같은 효과가 있다.The method of manufacturing a semiconductor device according to the present invention as described above has the following effects.

즉, 트렌치의 코너 부분에 산소 이온 주입 및 어닐 공정을 통해 열 산화막을 형성한 후 상기 열 산화막을 습식 식각으로 제거함으로써 트렌치의 코너 부분을 라운딩 형태를 갖도록 하여 스트레스를 완화시킬 수 있다.That is, after the thermal oxidation film is formed through the oxygen ion implantation process and the annealing process at the corner portion of the trench, the thermal oxide film is removed by the wet etching, so that the corner portion of the trench is rounded to relieve the stress.

따라서 트렌치 코너 부분의 스트레스 완화에 의해 보이드의 발생없이 트렌치의 내부에 절연 물질을 갭-필할 수가 있어 소자의 신뢰성을 향상시킬 수 있다.Therefore, the insulating material can be gap-filled in the trench without voids due to the stress relaxation of the trench corner portion, thereby improving the reliability of the device.

또한, 액티브 영역의 모서리 부분에서의 누설 전류 및 전계 집중에 의한 문턱전압의 저하를 방지할 수 있을 뿐만 아니라, 반도체 소자의 성능을 향상시킬 수 있다.In addition, it is possible to prevent degradation of the threshold voltage due to the leakage current and the electric field concentration at the corner portions of the active region, as well as to improve the performance of the semiconductor device.

Claims (5)

액티브 영역과 소자 격리 영역으로 정의된 반도체 기판 상에 패드 산화막 및 질화막을 차례로 형성하는 단계;Sequentially forming a pad oxide film and a nitride film on a semiconductor substrate defined as an active region and a device isolation region; 상기 패드 산화막 및 질화막을 선택적으로 제거하여 상기 소자 격리 영역 상에 산화막 패턴 및 질화막 패턴을 형성하는 단계;Selectively removing the pad oxide film and the nitride film to form an oxide film pattern and a nitride film pattern on the element isolation region; 상기 산화막 패턴 및 질화막 패턴을 마스크로 하여 트렌치를 형성하는 단계;Forming a trench using the oxide film pattern and the nitride film pattern as masks; 상기 산화막 패턴 및 질화막 패턴을 제거한 후, 상기 반도체 기판 상에 상기 트렌치가 노출되도록 감광막을 형성하는 단계;Forming a photoresist film on the semiconductor substrate to expose the trench after removing the oxide film pattern and the nitride film pattern; 상기 감광막을 마스크로 하여 트렌치의 코너 부분에 경사 이온 주입을 통해 산소 이온을 주입하는 단계;Implanting oxygen ions into the corners of the trenches through oblique ion implantation using the photoresist as a mask; 상기 반도체 기판에 어닐 공정을 실시하여 상기 트렌치의 표면에 열산화막을 형성하는 단계;Forming a thermal oxide film on a surface of the trench by performing an annealing process on the semiconductor substrate; 상기 열산화막을 습식 식각으로 제거하여 상기 트렌치의 코너 부분을 라운딩 형태로 형성하는 단계;Removing the thermal oxide film by wet etching to form a corner portion of the trench in a rounded shape; 상기 코너 부분이 라운딩 형태를 갖는 트렌치의 내부에 소자 격리막을 형성하는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 제조방법. And forming a device isolation layer inside the trench having the rounded corners. ≪ RTI ID = 0.0 > 21. < / RTI > 제 1 항에 있어서, 상기 산소 이온은 16sccm의 도펀트, 도즈(dose) : 1E13 ~ 1E15 ion/㎠, 주입 에너지(energy) : 10KeV ~ 80KeV, 경사각도 = 45°, 트위스트(twist) = 0°의 조건으로 주입하는 것을 특징으로 하는 반도체 소자의 제조방법.The method according to claim 1, wherein the oxygen ions have a dopant concentration of 16 sccm, a dose of 1E13 to 1E15 ions / cm2, an energy of 10 KeV to 80 KeV, a tilt angle of 45 deg., And a twist of 0 deg. Lt; RTI ID = 0.0 > 1, < / RTI > 제 1 항에 있어서, 상기 어닐 공정은 온도 : 400 ~ 10000℃, 가스 : N2 (0.5sccm ~ 3slm), 압력 : 760Torr ~ 800Torr, 어닐 시간 : 5 ~ 100 sec의 조건을 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.The method of claim 1, wherein the annealing process temperature: 400 ~ 10000 ℃, gas: N 2 (0.5sccm ~ 3slm) , pressure: 760Torr ~ 800Torr, annealing time: characterized in that to carry out the conditions of 5 ~ 100 sec A method of manufacturing a semiconductor device. 제 1 항에 있어서, 상기 열산화막은 질량비가 HF : DIW = 1:100, 시간 : 20 ~ 200sec, 온도 : 25℃~ 80℃의 조건에서 제거하는 것을 특징으로 하는 반도체 소자의 제조방법.The method for manufacturing a semiconductor device according to claim 1, wherein the thermal oxide film is removed under conditions of a mass ratio HF: DIW = 1: 100, a time: 20 to 200 seconds, and a temperature: 25 ° C to 80 ° C. 제 1 항에 있어서, 상기 소자 격리막은 상기 트렌치를 포함한 반도체 기판의 전면에 O3 TEOS막 또는 HDP(High Density plasma) 산화막을 형성한 후 전면에 화학 기계적 연마 공정을 통해 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.2. The semiconductor device according to claim 1, wherein the isolation film is formed on the entire surface of the semiconductor substrate including the trench by a chemical mechanical polishing process after an O 3 TEOS film or an HDP (High Density Plasma) / RTI >
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101185247B1 (en) 2010-09-13 2012-09-21 서울대학교산학협력단 Corrugated membrane, a fabrication method of corrugated membrane and a thin membrane transducer using corrugated membrane

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980036132A (en) * 1996-11-16 1998-08-05 문정환 Separator Formation Method
KR0185479B1 (en) * 1995-12-23 1999-04-15 김주용 Device Separating Method of Semiconductor Device
KR20030055794A (en) * 2001-12-27 2003-07-04 주식회사 하이닉스반도체 Method for forming isolation layer of semiconductor device
KR20030086853A (en) * 2002-05-07 2003-11-12 주식회사 하이닉스반도체 Method for forming isolation layer of semiconductor device
KR20040050554A (en) * 2002-12-10 2004-06-16 주식회사 하이닉스반도체 Method of forming an isolation layer in a semiconductor device

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0185479B1 (en) * 1995-12-23 1999-04-15 김주용 Device Separating Method of Semiconductor Device
KR19980036132A (en) * 1996-11-16 1998-08-05 문정환 Separator Formation Method
KR20030055794A (en) * 2001-12-27 2003-07-04 주식회사 하이닉스반도체 Method for forming isolation layer of semiconductor device
KR20030086853A (en) * 2002-05-07 2003-11-12 주식회사 하이닉스반도체 Method for forming isolation layer of semiconductor device
KR20040050554A (en) * 2002-12-10 2004-06-16 주식회사 하이닉스반도체 Method of forming an isolation layer in a semiconductor device

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101185247B1 (en) 2010-09-13 2012-09-21 서울대학교산학협력단 Corrugated membrane, a fabrication method of corrugated membrane and a thin membrane transducer using corrugated membrane

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