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KR100728649B1 - Device Separation Method of Semiconductor Device - Google Patents

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KR100728649B1
KR100728649B1 KR1020050085016A KR20050085016A KR100728649B1 KR 100728649 B1 KR100728649 B1 KR 100728649B1 KR 1020050085016 A KR1020050085016 A KR 1020050085016A KR 20050085016 A KR20050085016 A KR 20050085016A KR 100728649 B1 KR100728649 B1 KR 100728649B1
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South Korea
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trench
etching
device isolation
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silicon substrate
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김종일
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매그나칩 반도체 유한회사
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Abstract

본 발명은 반도체 소자의 소자분리막 제조방법에 관한 것으로서, 특히, 실리콘 기판 상에 소자분리영역을 정의하는 패드 패턴을 형성하는 단계와, 상기 패드 패턴이 형성된 결과물 전면에 소정 두께의 산화막을 형성하는 단계와, 상기 산화막을 블랭크 식각하여 상기 패드 패턴 측벽에 스페이서를 형성하는 단계와, 상기 패드 패턴 및 스페이서를 식각 마스크로 상기 기판을 소정 깊이 식각하여 트렌치를 형성하는 단계와, 상기 트렌치가 형성된 실리콘 기판을 세정하여 상기 스페이서를 제거하는 단계와, 상기 제거된 스페이서를 통해 드러난 트렌치의 상부 모서리를 라이트 식각하여 라운딩지게 형성하는 단계 및 상기 라운딩된 트렌치 내부에 갭필산화막을 매립하는 단계를 포함하는 반도체소자의 소자분리막 제조방법에 관한 것이다.The present invention relates to a method of manufacturing a device isolation film of a semiconductor device, and in particular, forming a pad pattern defining a device isolation region on a silicon substrate, and forming an oxide film having a predetermined thickness on the entire surface of the resultant product on which the pad pattern is formed. Blank etching the oxide layer to form a spacer on the sidewalls of the pad pattern, etching the substrate by a predetermined depth using the pad pattern and the spacer to form a trench, and forming a trench on the silicon substrate on which the trench is formed. Cleaning and removing the spacers, light-etching the upper edges of the trenches exposed through the removed spacers to form rounded portions, and filling a gap-fill oxide film in the rounded trenches. It relates to a method for producing a separator.

소자분리막, STI, 트렌치, 라운딩, 임계치수(CD), 거칠기 Device Isolation, STI, Trench, Rounding, Critical Dimension (CD), Roughness

Description

반도체소자의 소자분리막 제조방법{Method for forming the isolation layer of semiconductor device}Method for forming the isolation layer of semiconductor device

도 1a 및 도 1b는 종래 기술에 따른 반도체소자의 소자분리막 제조방법을 순차적으로 나타낸 공정 단면도.1A and 1B are cross-sectional views sequentially illustrating a method of manufacturing a device isolation film of a semiconductor device according to the prior art;

도 2는 종래 기술에 따라 제조된 소자분리막의 문제점을 설명하기 위해 나타낸 도면.Figure 2 is a view showing for explaining the problem of the device isolation film prepared according to the prior art.

도 3a 내지 도 3g는 본 발명의 실시예에 따른 반도체소자의 소자분리막 제조방법을 설명하기 위해 순차적으로 나타낸 공정 단면도.3A to 3G are cross-sectional views sequentially illustrating a method of manufacturing a device isolation film of a semiconductor device according to an embodiment of the present invention.

도 4는 본 발명의 실시예에 따라 제조된 소자분리막을 설명하기 위해 나타낸 도면.4 is a view showing for explaining a device isolation film prepared according to an embodiment of the present invention.

-- 도면의 주요부분에 대한 부호의 설명 -- -Explanation of symbols for the main parts of the drawing-

100 : 실리콘 기판 110 : 패드 산화막100 silicon substrate 110 pad oxide film

120 : 패드 질화막 130 : 산화막120 pad nitride film 130 oxide film

135 : 스페이서 150 : 트렌치135: spacer 150: trench

본 발명은 반도체소자의 소자분리막 제조방법에 관한 것으로, 보다 상세하게는 얕은 트렌치 소자격리(Shallow Trench Isolation; 이하 "STI" 라 한다) 공정시, 활성영역의 감소 없이 트렌치의 상부 모서리를 라운딩시키고, 트렌치의 측벽 거칠기(roughness)를 개선하는 반도체 소자의 소자분리막 제조방법에 관한 것이다.The present invention relates to a method of manufacturing a device isolation film of a semiconductor device, and more particularly, in the shallow trench isolation (STI) process, rounding the upper edge of the trench without reducing the active area, A device isolation film manufacturing method of a semiconductor device for improving sidewall roughness of a trench is provided.

일반적으로, 실리콘 기판 상에 트랜지스터와 커패시터 등을 형성하기 위하여 실리콘 기판에는 전기적으로 통전이 가능한 활성영역과 전기적으로 통전되는 것을 방지하고 소자를 서로 분리하도록 하는 소자분리영역을 형성하게 된다.In general, in order to form transistors, capacitors, and the like on the silicon substrate, a silicon isolation region is formed in the silicon substrate to prevent the current from being electrically energized with the active region, and to separate the devices from each other.

상기 소자분리영역을 형성하는 공정에 있어서는, 실리콘 기판에 일정한 깊이를 갖는 트렌치를 형성하고 나서, 이 트렌치에 갭필 산화막을 매립시킨 후, 화학기계적 연마공정으로 이 갭필 산화막의 불필요한 부분을 폴리싱(polishing)함으로써, 소자분리막을 실리콘 기판 내에 형성시키는 STI(shallow trench isolation) 공정이 최근에 많이 이용되고 있다.In the step of forming the device isolation region, a trench having a constant depth is formed in the silicon substrate, a gapfill oxide film is embedded in the trench, and then an unnecessary portion of the gapfill oxide film is polished by a chemical mechanical polishing process. As a result, a shallow trench isolation (STI) process for forming an element isolation film in a silicon substrate has been widely used in recent years.

그러면, 이하 도면을 참고하여 종래 기술에 따른 반도체소자의 소자분리막 제조방법에 대하여 설명하기로 한다.Next, a device isolation film manufacturing method of a semiconductor device according to the prior art will be described with reference to the accompanying drawings.

도 1a 및 도 1b는 종래 기술에 따른 반도체소자의 소자분리막 제조방법을 순차적으로 나타낸 공정 단면도이다.1A and 1B are cross-sectional views sequentially illustrating a method of manufacturing a device isolation film of a semiconductor device according to the prior art.

우선, 도 1a에 도시한 바와 같이, 실리콘 기판(100) 상에 활성영역과 소자분리영역을 정의하는 패드 산화막(110) 및 패드 질화막(120)이 순차 적층되어 이루어진 패드 패턴을 형성한다.First, as shown in FIG. 1A, a pad pattern formed by sequentially stacking a pad oxide film 110 and a pad nitride film 120 defining an active region and a device isolation region is formed on a silicon substrate 100.

그런 다음, 상기 패드 패턴을 식각 마스크로 하여 상기 실리콘 기판(100)을 소정 깊이만큼 식각하여 트렌치(150)를 형성한다.Then, the trench 150 is formed by etching the silicon substrate 100 by a predetermined depth using the pad pattern as an etching mask.

한편, 상기 트렌치 형성을 위한 식각 공정시, 트렌치(150)의 상부 모서리가 라운드하지 못하고, 도 2의 (가)와 같이, 날카롭게 형성되어 후속 게이트 산화막 형성 공정시, 트렌치의 상부 모서리 부분에서 게이트 산화막의 두께가 작아지는 게이트 산화막 씨닝(Gate Oxide Thinning) 현상이 발생되는 문제가 있다.Meanwhile, during the etching process for forming the trench, the upper edge of the trench 150 may not be rounded, and as shown in FIG. 2A, the edge is sharply formed so that in the subsequent gate oxide forming process, the gate oxide layer is formed at the upper edge of the trench. There is a problem that a gate oxide thinning phenomenon occurs in which the thickness of the thin film is reduced.

따라서, 종래에는 상기와 같은 문제를 해결하기 위한 방안으로 상기 트렌치(150)의 상부 모서리를 라운딩지게 형성하기 위해, 상기 트렌치(150)가 형성된 실리콘 기판(100)을 고온 열처리하여 상기 트렌치(150) 상부 모서리 영역에 위치하는 실리콘(Si) 원자를 스트레스가 강한 트렌치 상부 모서리에서 그 이외의 영역으로(화살표 참조) 확산시켰다. 이와 같이, 상기 트렌치(150) 상부 모서리 영역에 위치하는 실리콘(Si) 원자를 인근 지역으로 확산시키게 되면, 도 1b의 "A"에 도시한 바와 같이, 트렌치(150)의 상부 모서리가 라운딩지지게 형성된다.Accordingly, in order to solve the above problem, the trench 150 is formed by performing a high temperature heat treatment on the silicon substrate 100 on which the trench 150 is formed in order to round the upper edge of the trench 150. Silicon (Si) atoms located in the upper corner region were diffused from the stressed trench upper corner to other regions (see arrow). As such, when silicon (Si) atoms in the upper corner region of the trench 150 are diffused to the neighboring region, as shown in "A" of FIG. 1B, the upper edge of the trench 150 may be rounded. Is formed.

그러나, 상기 트렌치(150) 상부 모서리 영역에 위치하는 실리콘(Si) 원자를 인근 지역으로 확산되게 되면, 트렌치(150)의 상부 모서리는 라운딩지게 형성되지만, 소자분리영역의 설계 임계치수인 W1이 W2로 증가하게 되는 문제가 있다. 즉, 소자분리영역의 임계치수(CD)가 W1에서 W2로 W2-W1 만큼 증가하게 되면, 활성영역의 임계치수는 W2-W1 만큼 감소하여 소자의 문턱전압(Vt) 및 전류가 변동하는 문제가 발생한다.However, when the silicon (Si) atoms located in the upper corner region of the trench 150 are diffused to the neighboring region, the upper edge of the trench 150 is formed to be rounded, but W 1, which is a design critical dimension of the device isolation region, is There is a problem that increases to W 2 . That is, the critical dimension (CD) of the isolation region is from W 1 to W 2 W 2 -W 1 Increasing by, the critical dimension of the active area is W 2 -W 1 As a result, the threshold voltage V t and the current of the device fluctuate.

또한, 종래 기술에 따라 상기 트렌치를 형성하게 되면, 도 2의 (나)에 도시한 바와 같이, 식각 공정으로 인한 스트레스 및 식각 공정시 발생한 폴리머(polymer) 및 스컴(scum) 등으로 인하여 트렌치의 내부 측벽 거칠기의 불량이 발생한다. 상기 트렌치의 내부 측벽 거칠기의 불량이 발생하게 되면, 즉, 트렌치 내부 측벽의 실리콘 격자 불량으로 트랩(Trap) 및 디펙트(Defect) 형성을 유발하게 되고, 이에 의한 누설전류가 발생하는 문제가 있다.In addition, when the trench is formed according to the related art, as illustrated in FIG. 2B, the trench may be formed due to stress caused by the etching process and polymer and scum generated during the etching process. Poor side wall roughness occurs. When the roughness of the inner sidewall roughness of the trench occurs, that is, the silicon lattice defect of the trench inner sidewall causes trap and defect formation, thereby causing a leakage current.

따라서, 종래 기술에 따라 반도체소자를 제조하게 되면 소자의 특성 및 신뢰성이 저하되는 문제가 있다.Therefore, when the semiconductor device is manufactured according to the prior art, there is a problem in that the characteristics and reliability of the device are deteriorated.

따라서, 본 발명의 목적은 상기와 같은 문제점을 해결하기 위하여, STI 공정에 의해 소자분리막 프로파일(profile)을 구현하는 공정에 있어서, 활성영역의 감소 없이 트렌치의 상부 모서리를 라운딩시키고, 트렌치의 측벽 거칠기를 개선할 수 있는 반도체소자의 소자분리막 제조방법을 제공하는데 있다.Accordingly, an object of the present invention is to solve the above problems, in the process of implementing the device isolation film profile by the STI process, rounding the upper edge of the trench without reducing the active area, the sidewall roughness of the trench It is to provide a device isolation film manufacturing method of a semiconductor device that can improve the.

상기 목적을 달성하기 위하여, 본 발명은 실리콘 기판 상에 소자분리영역을 정의하는 패드 패턴을 형성하는 단계와, 상기 패드 패턴이 형성된 결과물 전면에 소정 두께의 산화막을 형성하는 단계와, 상기 산화막을 블랭크 식각하여 상기 패드 패턴 측벽에 스페이서를 형성하는 단계와, 상기 패드 패턴 및 스페이서를 식각 마 스크로 상기 기판을 소정 깊이 식각하여 트렌치를 형성하는 단계와, 상기 트렌치가 형성된 실리콘 기판을 세정하여 상기 스페이서를 제거하는 단계와, 상기 제거된 스페이서를 통해 드러난 트렌치의 상부 모서리를 라이트 식각하여 라운딩지게 형성하는 단계 및 상기 라운딩된 트렌치 내부에 갭필산화막을 매립하는 단계를 포함하는 반도체소자의 소자분리막 제조방법을 제공한다.In order to achieve the above object, the present invention provides a method of forming a pad pattern defining an isolation region on a silicon substrate, forming an oxide film having a predetermined thickness on the entire surface of the pad pattern formed product, and blanking the oxide film. Etching to form spacers on the sidewalls of the pad pattern, etching the substrate to a predetermined depth with the pad pattern and the spacers to form a trench, and cleaning the silicon substrate on which the trenches are formed to form the trenches. Providing a method of manufacturing a device isolation film of a semiconductor device, the method comprising: removing the upper edge of the trench exposed through the removed spacers, forming a round etched light, and filling a gap-fill oxide film in the rounded trench. do.

또한, 상기 본 발명에 의한 소자분리막 제조방법에 있어서, 상기 산화막은, 200Å 내지 350Å 두께로 형성하는 것이 바람직하다. 이는 상기 산화막의 두께가 200Å 이하일 경우에 후속 공정에 통해 라운딩시킬 트렌치의 상부 모서리 영역을 확보하기 어렵고, 350Å 이상일 경우에 소자분리영역의 임계치수(CD)의 감소를 유발하여 소자분리특성을 변화시키기 때문이다.In the method of manufacturing a device isolation film according to the present invention, the oxide film is preferably formed in a thickness of 200 kPa to 350 kPa. This is difficult to secure the upper edge region of the trench to be rounded in a subsequent process when the thickness of the oxide film is 200 Å or less, and when the thickness of the oxide film is 350 Å or more, it causes a decrease in the critical dimension (CD) of the device isolation region to change the device isolation characteristics. Because.

또한, 상기 본 발명에 의한 소자분리막 제조방법에 있어서, 상기 라이트 식각시, CF4 가스와 O2 가스를 혼합한 혼합가스를 식각가스로 사용하는 것이 바람직하다.In addition, in the device isolation film manufacturing method according to the present invention, when etching the light, CF 4 It is preferable to use a mixed gas by mixing the gas and O 2 gas as an etching gas.

또한, 상기 본 발명에 의한 소자분리막 제조방법에 있어서, 상기 트렌치가 형성된 실리콘 기판을 세정하여 상기 스페이서를 제거하는 단계는, 상기 스페이서가 산화막으로 이루어져 있기 때문에, 세정액으로 BOE 용액을 사용하여 제거하는 것이 바람직하다.In the method of manufacturing a device isolation film according to the present invention, the step of removing the spacers by cleaning the silicon substrate on which the trenches are formed may be performed by using a BOE solution as a cleaning solution because the spacers are formed of an oxide film. desirable.

또한, 상기 본 발명에 의한 소자분리막 제조방법에 있어서, 상기 세정액으로 황산을 더 포함하여 상기 트렌치 식각시, 발생한 폴리머 및 스컴 등으로 인해 발생 한 상기 트렌치의 내부 측벽의 거칠기를 개선하는 것이 바람직하다.In addition, in the device isolation film manufacturing method according to the present invention, it is preferable to further include sulfuric acid as the cleaning liquid to improve the roughness of the inner sidewall of the trench generated by the polymer and scum, etc. generated during the trench etching.

또한, 상기 본 발명에 의한 소자분리막 제조방법에 있어서, 상기 실리콘 기판 상에 소자분리영역을 정의하는 패드 패턴을 형성하는 단계는, 상기 실리콘 기판 상에 패드 산화막과 패드 질화막을 순차 적층하는 단계와, 상기 패드 질화막 상에 소자분리영역을 정의하는 감광막 패턴을 형성하는 단계 및 상기 감광막 패턴을 식각 마스크로 하여 상기 패드 질화막 및 패드 산화막을 순차 식각하는 단계를 포함하여 이루어지는 것이 바람직하다.In the method of manufacturing a device isolation film according to the present invention, forming a pad pattern defining a device isolation region on the silicon substrate may include sequentially depositing a pad oxide film and a pad nitride film on the silicon substrate; And forming a photoresist pattern defining an isolation region on the pad nitride layer and sequentially etching the pad nitride layer and the pad oxide layer using the photoresist pattern as an etching mask.

이하 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the present invention.

도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 병기하였다.In the drawings, the thickness of layers, films, panels, regions, etc., are exaggerated for clarity. Like reference numerals designate like parts throughout the specification.

이제 본 발명의 일 실시예에 따른 반도체소자의 소자분리막 제조방법에 대하여 도면을 참고로 하여 상세하게 설명한다.A method of fabricating an isolation layer of a semiconductor device according to an exemplary embodiment of the present invention will now be described in detail with reference to the accompanying drawings.

도 3a 내지 도 3g는 본 발명의 실시예에 따른 반도체소자의 소자분리막 제조방법을 설명하기 위해 순차적으로 나타낸 공정 단면도이다.3A to 3G are cross-sectional views sequentially illustrating a method of manufacturing a device isolation film of a semiconductor device according to an embodiment of the present invention.

우선, 도 3a에 도시한 바와 같이, 실리콘 기판(100) 상에 패드 산화막(110)과 패드 질화막(120)을 순차적층하여 형성한다.First, as shown in FIG. 3A, a pad oxide film 110 and a pad nitride film 120 are sequentially formed on the silicon substrate 100.

이어, 상기 패드 질화막(120) 상에 소자분리영역을 정의하는 감광막 패턴(PR)을 형성한 다음, 이를 식각 마스크로 하여 상기 패드 질화막(120) 및 패드 산화막(110)을 순차 식각하여 상기 패드 산화막(110) 및 상기 패드 질화막(120)이 순차 적층되어 있는 구조의 패드 패턴(110, 120)을 형성한다. 이때, 상기 패드 산화막(110)은 약 100Å 정도의 두께로 증착되어 실리콘 기판(100)과 패드 질화막(120)의 스트레스를 완화시키는 역할 및 후속 패드 질화막(120) 제거 시, 식각정지막 역할을 한다. 또한, 상기 패드 질화막(120)은 약 1000Å 두께로 증착되어 후속 트렌치 식각공정에서 식각 마스크로 사용할 수 있으며, 혹은 후속 화학기계적연마 공정에서 식각정지막으로 사용할 수 있다.Subsequently, a photoresist pattern PR defining a device isolation region is formed on the pad nitride layer 120, and then the pad nitride layer 120 and the pad oxide layer 110 are sequentially etched using the photoresist layer as an etching mask. The pad patterns 110 and 120 having the structure in which the layer 110 and the pad nitride layer 120 are sequentially stacked are formed. In this case, the pad oxide layer 110 is deposited to a thickness of about 100 kÅ to relieve stress of the silicon substrate 100 and the pad nitride layer 120 and to serve as an etch stop layer when the subsequent pad nitride layer 120 is removed. . In addition, the pad nitride layer 120 may be deposited to a thickness of about 1000 μs and may be used as an etching mask in a subsequent trench etching process, or may be used as an etch stop layer in a subsequent chemical mechanical polishing process.

그 다음, 상기 감광막 패턴(PR)을 제거하고, 도 3b에 도시한 바와 같이, 상기 패드 패턴(110, 120)이 형성된 실리콘 기판(100) 전면에 산화막(130)을 형성한다. 상기 산화막(130)은 STI 공정에 의한 트렌치 형성시, 트렌치의 상부 모서리의 라운딩 공간을 확보하기 위한 것으로, 상기 산화막의 두께가 200Å 이하일 경우에 후속 공정에 통해 라운딩시킬 트렌치의 상부 모서리 영역을 확보하기 어려우며, 350Å 이상일 경우에 소자분리영역의 임계치수(CD)의 감소를 유발하여 소자분리특성을 변화시키기 때문에 200Å 내지 350Å의 두께로 이루어지는 것이 바람직하다.Next, the photoresist pattern PR is removed and an oxide layer 130 is formed on the entire surface of the silicon substrate 100 on which the pad patterns 110 and 120 are formed, as shown in FIG. 3B. The oxide layer 130 is to secure the rounding space of the upper edge of the trench when forming the trench by the STI process, and to secure the upper corner region of the trench to be rounded in a subsequent process when the thickness of the oxide layer is 200 μs or less. It is difficult, and it is preferably made of a thickness of 200 kHz to 350 때문에 because it causes a decrease in the critical dimension (CD) of the device isolation region to change the device isolation characteristics in the case of more than 350 kHz.

그런 다음, 도 3c에 도시한 바와 같이, 상기 산화막(130)을 마스크 없이 블랭크(blank) 식각하여 상기 패드 패턴(110, 120) 측벽에 산화막(130)으로 이루어진 스페이서(135)를 형성한다. 상기 스페이서(135)는 상기 트렌치(150)의 상부 모서리를 라운딩시킬 실리콘 기판의 소정 영역을 확보하기 위한 것으로, 공정 특성 및 공 정 조건에 따라 산화막 식각시, 식각의 정도(시간 및 식각두께)를 조절하여 형성하는 것이 가능하다.Next, as shown in FIG. 3C, the oxide layer 130 is blank-etched without a mask to form spacers 135 formed of oxide layers 130 on sidewalls of the pad patterns 110 and 120. The spacer 135 is to secure a predetermined region of the silicon substrate to round the upper edge of the trench 150. The spacer 135 may be used to determine the degree of etching (time and etching thickness) during the etching of the oxide layer according to process characteristics and process conditions. It is possible to form by adjusting.

이어, 도 3d에 도시한 바와 같이, 상기 패드 패턴(110, 120) 및 스페이서(135)를 식각 마스크로 하여 실리콘 기판(100)을 식각하여 실리콘 기판(100) 내에 소정 깊이를 가지는 트렌치(150)를 형성한다.3D, the trench 150 having a predetermined depth in the silicon substrate 100 is etched by etching the silicon substrate 100 using the pad patterns 110 and 120 and the spacer 135 as an etching mask. To form.

그 다음, 도 3e에 도시한 바와 같이, 상기 트렌치(150)가 형성된 실리콘 기판(100)에 세정 공정을 진행하여 상기 스페이서(135)를 제거하므로, 날카롭게 형성된 상기 트렌치(150)의 상부 모서리의 일부분을 드러낸다.Next, as shown in FIG. 3E, since the spacer 135 is removed by performing a cleaning process on the silicon substrate 100 on which the trench 150 is formed, a portion of the upper edge of the trench 150 sharply formed. Reveals.

한편, 상기 스페이서(135)는 산화물로 이루어져 있기 때문에 BOE 용액을 세정액으로 사용하는 것이 바람직하다. On the other hand, since the spacer 135 is made of an oxide, it is preferable to use a BOE solution as a cleaning liquid.

특히, 본 발명은 상기 스페이서(135)를 제거하기 위한 세정 공정시, 세정액으로 황산을 더 포함하므로, 도 4의 (나)에 도시한 바와 같이, 상기 트렌치 식각시, 발생한 폴리머 및 스컴 등(도시하지 않음)으로 인해 발생한 상기 트렌치(150)의 내부 측벽의 거칠기를 개선하여 소자의 특성 및 신뢰성을 우수하게 할 수 있다.In particular, the present invention further includes sulfuric acid as a cleaning liquid in the cleaning process for removing the spacer 135, as shown in (b) of FIG. 4, the polymer and scum generated during the trench etching, etc. It is possible to improve the characteristics and reliability of the device by improving the roughness of the inner sidewall of the trench 150 generated due to.

그런 다음, 도 3f에 도시한 바와 같이, 상기 제거된 스페이서(135)를 통해 드러난 실리콘 기판(100)을 등방성(isotropic) 식각하되, 라이트 식각(Light etch)하여 "B"처럼 트렌치(150)의 상부 모서리를 라운딩지게 형성한다. 이때, 상기 라이트 식각시, CF4 가스와 O2 가스를 혼합한 혼합가스를 식각가스로 사용하는 것이 바람직하다. 또한, 식각 가스의 양 및 식각 시간은 공정 조건 및 공정 특성에 따른 라운딩 정도에 따라 조절가능하다.3F, the silicon substrate 100 exposed through the removed spacer 135 is isotropically etched, and the light is etched to form the trench 150 as shown in FIG. 3F. The upper edge is rounded off. At this time, when the light etching, CF 4 It is preferable to use a mixed gas by mixing the gas and O 2 gas as an etching gas. In addition, the amount and the etching time of the etching gas is adjustable according to the degree of rounding according to the process conditions and process characteristics.

즉, 본 발명은 상기 스페이서를 활용하여 트렌치의 상부 모서리의 라운딩 영역을 확보한 다음, 라이트 식각 공정을 통해 라운딩시킴으로써, 소자분리영역의 설계 임계치수(CD)인 W1 과 동일한 임계치수(CD)를 가지는 W3를 가지게 형성할 수 있다. 따라서, 본 발명은 소자분리영역의 임계치수 증가로 인해 활성영역의 임계치수가 감소하는 종래의 문제점을 해결할 수 있다.That is, the present invention secures the rounding area of the upper edge of the trench by using the spacer, and then rounds it through the light etching process, thereby equalizing the critical dimension (CD) equal to W 1 , which is the design critical dimension (CD) of the device isolation area. It can be formed to have W 3 having a. Therefore, the present invention can solve the conventional problem of decreasing the critical dimension of the active region due to the increase of the critical dimension of the device isolation region.

또한, 본 발명은 트렌치(150)의 상부 모서리를 라운딩지게 형성하므로, 도 4의 (가)에 도시한 바와 같이, 후속 게이트 산화막 형성 공정시, 트렌치의 상부 모서리 부분에서 게이트 산화막의 두께가 작아지는 게이트 산화막 씨닝(Gate Oxide Thinning) 현상의 발생을 방지할 수 있다.In addition, since the present invention is formed to round the upper edge of the trench 150, as shown in Fig. 4 (a), the thickness of the gate oxide film in the upper edge portion of the trench is reduced during the subsequent gate oxide film forming process It is possible to prevent the occurrence of gate oxide thinning.

이어서, 도 3g에 도시한 바와 같이, 상기 트렌치(150)의 상부 모서리가 라운딩된 결과물 전면에 갭필 산화막(160)을 두껍게 증착하여 트렌치(150)를 매립한다.Subsequently, as illustrated in FIG. 3G, the gap fill oxide layer 160 is thickly deposited on the entire surface of the resultant rounded upper edge of the trench 150 to fill the trench 150.

그런 다음, 도시하지는 않았지만, 통상의 소자분리막을 형성하기 위한 후속 공정인 패드 패턴 제거 공정 및 평탄화 공정 등을 진행하여 트렌치에만 갭필 산화막이 매립되어 있는 소자분리막을 형성한다.Next, although not shown, the device isolation film having the gapfill oxide film embedded in the trench is formed by performing a pad pattern removal process and a planarization process, which are subsequent steps for forming a conventional device isolation film.

이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 수 있을 것이다. 따라서, 본 발명의 권리 범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.Although the preferred embodiments of the present invention have been described in detail above, those skilled in the art will understand that various modifications and equivalent other embodiments are possible therefrom. Accordingly, the scope of the present invention is not limited thereto, and various modifications and improvements of those skilled in the art using the basic concept of the present invention as defined in the following claims also fall within the scope of the present invention.

상기한 바와 같이, 본 발명은 트렌치의 상부 모서리에 스트레스가 집중되는 것을 방지하기 위하여 라운딩 공정시, 소자분리영역의 임계치수 증가로 인하여 활성영역의 임계치수가 감소하는 것을 방지할 수 있다.As described above, the present invention can prevent the critical dimension of the active region from decreasing during the rounding process due to the increase of the critical dimension of the device isolation region in order to prevent the stress from being concentrated in the upper edge of the trench.

또한, 본 발명은 트렌치 식각 공정시, 발생한 폴리머 및 스컴 등에 의한 트렌치의 내부 측벽의 거칠기를 개선하여 트랩 및 디펙트의 발생을 방지할 수 있으므로, 누설전류 등과 같은 소자의 전기적 특성 열화의 발생을 방지할 수 있다.In addition, the present invention can prevent the occurrence of traps and defects by improving the roughness of the inner sidewall of the trench by the polymer and scum, etc. generated during the trench etching process, thereby preventing the deterioration of the electrical characteristics of the device such as leakage current. can do.

따라서, 본 발명은 반도체소자의 특성 및 신뢰성 향상에 크게 기여할 수 있다.Therefore, the present invention can greatly contribute to the improvement of the characteristics and the reliability of the semiconductor device.

Claims (6)

삭제delete 삭제delete 삭제delete 실리콘 기판 상에 소자분리영역을 정의하는 패드 패턴을 형성하는 단계;Forming a pad pattern defining a device isolation region on the silicon substrate; 상기 패드 패턴이 형성된 결과물 전면에 200Å 내지 350Å 두께의 산화막을 형성하는 단계;Forming an oxide film having a thickness of 200 mV to 350 mV on the entire surface of the resultant product on which the pad pattern is formed; 상기 산화막을 블랭크 식각하여 상기 패드 패턴 측벽에 스페이서를 형성하는 단계;Blank etching the oxide layer to form a spacer on a sidewall of the pad pattern; 상기 패드 패턴 및 스페이서를 식각 마스크로 상기 기판을 소정 깊이 식각하여 트렌치를 형성하는 단계;Etching the substrate by a predetermined depth using the pad pattern and the spacer to form a trench; 상기 트렌치가 형성된 실리콘 기판을 황산을 더 포함하는 BOE 용액을 세정액으로 하여 상기 스페이서를 제거하는 단계;Removing the spacers using a BOE solution further comprising sulfuric acid as a cleaning solution on the trench-formed silicon substrate; 상기 제거된 스페이서를 통해 드러난 트렌치의 상부 모서리를 라이트 식각하여 라운딩지게 형성하는 단계; 및Light etching the upper edge of the trench exposed through the removed spacers to form a rounded corner; And 상기 라운딩된 트렌치 내부에 갭필산화막을 매립하는 단계를 포함하는 반도체소자의 소자분리막 제조방법.A method of manufacturing a device isolation film of a semiconductor device comprising the step of filling a gap fill oxide film in the rounded trench. 삭제delete 삭제delete
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