[go: up one dir, main page]

KR100720237B1 - 반도체 메모리 소자의 레벨 시프터회로 - Google Patents

반도체 메모리 소자의 레벨 시프터회로 Download PDF

Info

Publication number
KR100720237B1
KR100720237B1 KR1020010039129A KR20010039129A KR100720237B1 KR 100720237 B1 KR100720237 B1 KR 100720237B1 KR 1020010039129 A KR1020010039129 A KR 1020010039129A KR 20010039129 A KR20010039129 A KR 20010039129A KR 100720237 B1 KR100720237 B1 KR 100720237B1
Authority
KR
South Korea
Prior art keywords
voltage
level shifter
level
output
turned
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
KR1020010039129A
Other languages
English (en)
Other versions
KR20030003392A (ko
Inventor
박정훈
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020010039129A priority Critical patent/KR100720237B1/ko
Publication of KR20030003392A publication Critical patent/KR20030003392A/ko
Application granted granted Critical
Publication of KR100720237B1 publication Critical patent/KR100720237B1/ko
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018507—Interface arrangements
    • H03K19/018521—Interface arrangements of complementary type, e.g. CMOS
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/356104—Bistable circuits using complementary field-effect transistors
    • H03K3/356113—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Logic Circuits (AREA)
  • Dram (AREA)

Abstract

본 발명은 반도체 메모리 소자의 레벨 시프터회로에 관한 것으로서, 인가전압과 레벨 시프트된 전압의 차를 비교하여 두 전압차에 따라 레벨 시프터를 구동시켜 구동능력을 향상시키는 것을 목적으로 한다. 이러한 목적을 달성하기 위한 본 발명에 따른 반도체 메모리 소자의 레벨 시프터회로는, 인가전압과 레벨 시프트된 전압을 비교하여 두 전압차를 검출하는 전압차 검출부; 상기 전압차 검출부의 출력신호와 입력전압을 이용해서 레벨 시프터 제어신호를 발생시키는 레벨 시프터 제어부; 및 상기 레벨 시프터 제어부로부터 출력된 상기 레벨 시프터 제어신호에 응답하여 동작해서 레벨 시프트된 전압을 발생시키는 레벨 시프터를 구비한다.

Description

반도체 메모리 소자의 레벨 시프터회로{Level shifter of semiconductor memory device}
도 1은 종래의 반도체 메모리 소자의 레벨 시프터회로의 회로도.
도 2는 본 발명의 바람직한 제1 실시예에 따른 반도체 메모리 소자의 레벨 시프터회로의 회로도.
도 3은 본 발명의 바람직한 제2 실시예에 따른 반도체 메모리 소자의 레벨 시프터회로의 회로도.
< 도면의 주요부분에 대한 부호의 설명 >
110, 210: 전압차 검출부 120, 220: 레벨 시프터 제어부
130, 140: 레벨 시프터 112, 212: 비교기
본 발명은 반도체 메모리 소자의 레벨 시프터회로에 관한 것으로, 보다 상세하게는 디지털 로직의 특성변화에 따라 레벨 시프터의 레벨 업 또는 레벨 다운을 효과적으로 변화시킬 수 있도록 구성된 반도체 메모리 소자의 레벨 시프터회로에 관한 것이다.
일반적으로, 레벨 시프터회로는 DRAM 전반에 적용될 수 있다.
이러한 레벨 시프터회로는 디지털 로직에 따라 레벨 업 또는 레벨 다운되고, 온도, 인가전압 등에 따라 레벨 업 또는 레벨 다운에 소요되는 천이시간(로우레벨에서 하이레벨로, 하이레벨에서 로우레벨로)의 차를 갖는다.
도 1은 종래의 레벨 시프터회로의 회로도로서, 노드 SN11과 접지전압(Vss) 사이에 접속되고 게이트로 입력전압(Vin)을 인가받는 NMOS 트랜지스터(N1)와, 입력전압(Vin)을 반전시키는 인버터(IV0)와, 노드 SN12와 접지전압(Vss) 사이에 접속되고 게이트로 인버터(IV0)의 출력신호를 인가받는 NMOS 트랜지스터(N12)와, 레벨 시프트된 전압(Vpp)과 노드 SN11 사이에 접속되고 게이트가 노드 SN12에 접속된 PMOS 트랜지스터(P1)와, 레벨 시프트된 전압(Vpp)과 출력단자 사이에 접속되고 게이트가 노드 SN11에 접속된 PMOS 트랜지스터(P2)로 구성된다.
이러한 구성으로 이루어진 레벨 시프터회로는 입력전압(Vin)과 레벨 시프트된 전압(Vpp)의 전압차에 무관하게 동작하여 그 전압차가 심할 때(예컨대, 레벨 시프터의 입력이 변할 때)는, 레벨 시프터의 출력이 로우레벨에서 하이레벨로 또는 하이레벨에서 로우레벨로 천이할 때 타이밍 상의 손실이 발생된다.
또한, 타이밍상의 손실로 인해 레벨 시프트회로가 오동작할 수 있는 문제점이 있다.
따라서, 이와 같은 문제점을 해결하기 위한 본 발명은, 인가전압과 레벨 시프트된 전압의 차를 비교하여 두 전압차에 따라 레벨 시프터를 구동시켜 구동능력 을 향상시키는 것을 목적으로 한다.
또한, 레벨 시프터의 출력이 천이할 때 타이밍상의 손실을 방지하는 것을 목적으로 한다.
이러한 목적을 달성하기 위한 본 발명에 따른 반도체 메모리 장치의 레벨 시프터회로는, 인가전압과 레벨 시프트된 전압을 비교하여 두 전압차를 검출하는 전압차 검출부; 상기 전압차 검출부의 출력신호와 입력전압을 이용해서 레벨 시프터 제어신호를 발생시키는 레벨 시프터 제어부; 및 상기 레벨 시프터 제어부로부터 출력된 상기 레벨 시프터 제어신호에 응답하여 동작해서 레벨 시프트된 전압을 발생시키는 레벨 시프터를 구비한 것을 특징으로 한다.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해질 것이다.
이하, 첨부도면을 참조하면서 본 발명의 바람직한 실시예를 설명한다.
도 2는 본 발명의 바람직한 실시예에 따른 반도체 메모리 소자의 레벨 시프터회로의 회로도로서, 인가전압(Vdd)과 레벨 시프트된 전압(Vpp)을 비교하여 두 전압차를 검출하는 전압차 검출부(110)와, 입력전압(Vin)과 전압차 검출부(110)의 출력신호에 의해서 레벨 시프터 제어신호를 발생시키는 레벨 시프터 제어부(120)와, 레벨 시프터 제어부(120)로부터 출력된 레벨 시프터 제어신호에 응답하여 동작해서 레벨 시프트된 전압을 발생시키는 레벨 시프터(130)로 구성된다.
여기서, 전압차 검출부(110)는 전원전압(Vpp)과 노드 SN1 사이에 다이오드 결합된 NMOS 트랜지스터(N11, N12, N13)와, 노드 SN1과 인가전압(Vdd)을 입력받아 비교한 후에 두 전압차를 출력하는 비교기(112)로 구성된다.
레벨 시프터 제어부(120)는 입력전압(Vin)과 비교기(112)의 출력전압을 인가받아 제1 및 제2 레벨 시프터 제어신호를 발생시키는 제1 및 제2 제어신호 발생부(122, 124)로 구성된다.
그리고, 제1 제어신호 발생부(122)는 비교기(112)의 출력전압과 입력전압(Vin)을 논리 조합하는 낸드 게이트(ND1)와, 낸드 게이트(ND1)의 출력신호를 반전시키는 인버터(IV1)와, 인버터(IV1)의 출력신호에 의해 턴-온/오프되는 NMOS 트랜지스터(N14)로 구성된다.
제2 제어신호 발생부(124)는 입력전압(Vin)을 반전시키는 인버터(IV2)와, 인버터(IV2)의 출력신호와 비교기(112)의 출력신호를 논리 조합하는 낸드 게이트(ND2)와, 낸드 게이트(ND2)의 출력신호를 반전시키는 인버터(IV3)와, 인버터(IV3)의 출력신호에 의해 턴-온/오프되는 NMOS 트랜지스터(N15)로 구성된다.
다음에, 레벨 시프터(130)는 노드 SN4와 접지전압(Vss) 사이에 접속되고 게이트로 입력전압(Vin)을 인가받는 NMOS 트랜지스터(N16)와, 입력전압(Vin)을 반전시키는 인버터(IV4)와, 노드 SN6과 접지전압(Vss) 사이에 접속되고 게이트로 인버터(IV4)의 출력신호를 인가받는 NMOS 트랜지스터(N17)와, 레벨 시프트된 전압(Vpp)과 노드 SN4 사이에 접속되고 게이트가 노드 SN6에 접속된 PMOS 트랜지스터(P11)와, 레벨 시프트된 전압(Vpp)과 출력단자 사이에 접속되고 게이트가 노드 SN4에 접속된 PMOS 트랜지스터(P12)로 구성된다.
이하, 도 2에 나타낸 레벨 리프터회로의 동작을 설명한다.
여기서, 비교기(112)의 제1 입력단인 노드 SN1에는 고전압(Vpp)이 다이오드 결합된 NMOS 트랜지스터(N11, N12, N13)의 문턱전압(Vt)만큼 강하되어 Vpp-3Vt의 전압이 인가되고, 비교기(112)의 제2 입력단에는 전원전압(Vdd)이 인가된다. 따라서, 비교기(1120)는 Vpp-3Vt와 전원전압(Vdd)을 비교하여 그에 따른 비교전압을 출력한다.
이때, 인가전압(Vdd)과 레벨 강하된 전압(Vpp)의 차가 3Vt보다 작을 경우, 노드 SN2에 인가되는 비교전압은 로우레벨이 되고, 3Vt보다 클 경우에는 노드 SN2에는 인가되는 비교전압은 하이레벨이 된다.
먼저, 인가전압(Vdd)과 레벨 강하된 전압(Vpp)의 차가 3Vt보다 작아서 노드 SN2의 비교전압이 로우레벨로 되면, NMOS 트랜지스터(N14, N15)의 게이트에는 각각 로우레벨의 전압이 인가되어, NMOS 트랜지스터(N14, N15)가 턴-오프된다. 그렇게 되면, 레벨 시프터(130)는 입력전압(Vin)에 따른 일반적인 레벨 시프터로서 동작하게 된다.
다음에, 인가전압(Vdd)과 레벨 강하된 전압(Vpp)의 차가 3Vt보다 커서 노드 SN2에 인가되는 비교전압이 하이레벨로 되면, 낸드 게이트(ND1, ND2)는 입력전압(Vin)에 영향을 받아 동작하게 된다.
먼저, 입력전압(Vin)이 로우레벨일 경우에는 NMOS 트랜지스터(N16)는 턴-오프되고, NMOS 트랜지스터(N17)는 턴-온된다. 그리고, 낸드 게이트(ND1)와 인버터(IV1)의 출력인 노드 SN3은 로우레벨로 되어 NMOS 트랜지스터(N14)는 턴-오 프되고, 인버터(IV2), 낸드 게이트(ND2), 및 인버터(IV3)의 출력인 노드 SN5는 하이레벨로 되어 NMOS 트랜지스터(N15)는 턴-온된다. 그러면, 노드 SN6이 로우레벨로 되어 PMOS 트랜지스터(P11)가 턴-온되고 PMOS 트랜지스터(P12)가 턴-오프되어 레벨 시프터(130)의 출력전압(Vout)은 로우레벨로 된다.
여기서, NMOS 트랜지스터(N17, N15)가 동시에 턴-온되어 레벨 시프터(130)의 출력전압(Vout)이 하이레벨에서 로우레벨로 천이하면, 일반적인 레벨 시프터보다 빨리 천이될 수 있다.
다음에, 입력전압(Vin)이 하이레벨인 경우에는, NMOS 트랜지스터(N16)가 턴-온되고 NMOS 트랜지스터(N17)는 턴-오프된다. 그리고, 낸드 게이트(ND1)와 인버터(IV1)의 출력인 노드 SN3은 하이레벨로 되어 NMOS 트랜지스터(N14)는 턴-온되고, 인버터(IV2), 낸드 게이트(ND2), 및 인버터(IV3)의 출력인 노드 SN5는 로우레벨로 되어 NMOS 트랜지스터(N15)는 턴-오프된다. 그러면, 노드 SN4가 로우레벨로 되어 PMOS 트랜지스터(P12)가 턴-온되고 PMOS 트랜지스터(P11)가 턴-오프되어 레벨 시프터(130)의 출력전압(Vout)은 하이레벨로 레벨 시프트된 전압(Vpp)으로 된다.
여기서, NMOS 트랜지스터(N16, N14)가 동시에 턴-온되어 레벨 시프터(130)의 출력전압(Vout)이 로우레벨에서 하이레벨로 천이하면, 일반적인 레벨 시프터보다 빨리 천이될 수 있다.
한편, 도 3은 본 발명의 제2 실시예에 따른 레벨 시프터회로도로서, 인가전압(Vdd)과 레벨 시프트된 전압(Vpp)을 비교하여 두 전압차를 검출하는 전압차 검출부(210)와, 입력전압(Vin)과 전압차 검출부(110)의 출력신호에 의해서 레벨 시프터 를 제어하기 위한 레벨 시프터 제어신호를 출력하는 레벨 시프터 제어부(120)와, 레벨 시프터 제어부(220)로부터 출력된 레벨 시프터 제어신호에 응답하여 동작하는 레벨 시프터(230)로 구성된다.
여기서, 전압차 검출부(210)는 전원전압(Vpp)과 노드 SN7 사이에 다이오드 결합된 NMOS 트랜지스터(N21, N22, N23)와, 노드 SN7과 인가전압(Vdd)을 입력받아 비교한 후에 두 전압차를 출력하는 비교기(112)로 구성된다.
그리고, 레벨 시프터 제어부(120)는 입력전압(Vin)에 의해 턴-온/오프되는 NMOS 트랜지스터(N24, N26)와, 노드 SN8의 신호에 의해 턴-온/오프되는 NMOS 트랜지스터(N25, N27)로 구성된다.
다음에, 레벨 시프터(230)는 노드 SN9와 접지전압(Vss) 사이에 접속되고 게이트로 입력전압(Vin)을 인가받는 NMOS 트랜지스터(N28)와, 입력전압(Vin)을 반전시키는 인버터(IV5)와, 노드 SN10과 접지전압(Vss) 사이에 접속되고 게이트로 인버터(IV5)의 출력신호를 인가받는 NMOS 트랜지스터(N29)와, 레벨 시프트된 전압(Vpp)과 노드 SN9 사이에 접속되고 게이트가 노드 SN10에 접속된 PMOS 트랜지스터(P21)와, 레벨 시프트된 전압(Vpp)과 출력단자 사이에 접속되고 게이트가 노드 SN9에 접속된 PMOS 트랜지스터(P22)로 구성된다.
이하, 도 3에 나타낸 레벨 리프터회로의 동작을 설명한다.
여기서, 비교기(212)의 제1 입력단인 노드 SN7에는 고전압(Vpp)이 다이오드 결합된 NMOS 트랜지스터(N21, N22, N23)의 문턱전압(Vt)만큼 강하되어 Vpp-3Vt의 전압이 인가되고, 비교기(212)의 제2 입력단에는 전원전압(Vdd)이 인가된다. 따라 서, 비교기(2112)는 Vpp-3Vt과 전원전압(Vdd)을 비교하여 그에 따른 비교전압을 출력한다.
이때, 인가전압(Vdd)과 레벨 강하된 전압(Vpp)의 차가 3Vt보다 작을 경우, 노드 SN8에 인가되는 비교전압은 로우레벨이 되고, 3Vt보다 클 경우에는 노드 SN8에는 인가되는 비교전압은 하이레벨이 된다.
먼저, 인가전압(Vdd)과 레벨 강하된 전압(Vpp)의 차가 3Vt보다 작아서 노드 SN2의 비교전압이 로우레벨로 되면, NMOS 트랜지스터(N14, N15)의 게이트에는 각각 로우레벨의 전압이 인가되어, NMOS 트랜지스터(N14, N15)가 턴-오프된다. 그렇게 되면, 레벨 시프터(130)는 입력전압(Vin)에 따른 일반적인 레벨 시프터로서 동작하게 된다.
먼저, 입력전압(Vin)이 로우레벨일 경우에는 NMOS 트랜지스터(N24, N28)는 턴-오프되고, NMOS 트랜지스터(N26, N29)는 턴-온된다. 그러면, 노드 SN10이 로우레벨로 되어 PMOS 트랜지스터(P21)가 턴-온되고 PMOS 트랜지스터(P22)가 턴-오프되어 레벨 시프터(130)의 출력전압(Vout)은 로우레벨로 된다.
여기서, NMOS 트랜지스터(N29, N26)가 동시에 턴-온되어 레벨 시프터(130)의 출력전압(Vout)이 하이레벨에서 로우레벨로 천이하면, 일반적인 레벨 시프터보다 빨리 천이될 수 있다.
다음에, 입력전압(Vin)이 하이레벨인 경우에는, NMOS 트랜지스터(N28)가 턴-온되고 NMOS 트랜지스터(N29)는 턴-오프된다. 그러면, 노드 SN9가 로우레벨로 되어 PMOS 트랜지스터(P22)가 턴-온되고 PMOS 트랜지스터(P21)가 턴-오프되어 레벨 시프 터(230)의 출력전압(Vout)은 하이레벨로 레벨 시프트된 전압(Vpp)으로 된다.
여기서, NMOS 트랜지스터(N28, N24)가 동시에 턴-온되어 레벨 시프터(130)의 출력전압(Vout)이 로우레벨에서 하이레벨로 천이하면, 일반적인 레벨 시프터보다 빨리 천이될 수 있다.
이상에서 살펴본 바와 같이, 본 발명은 인가전압(Vdd)과 레벨 시프트된 전압(Vpp)의 전압차를 비교기를 통해서 비교한 후에, 두 전압차가 작을 때는 일반적인 레벨 시프터의 구동능력을 갖고, 두 전압차가 클 때는 더 큰 레벨 시프터의 구동능력을 갖게 하여 레벨 시프터의 출력전압이 천이할 때 보다 빠르게 동작할 수 있도록 함으로써, 레벨 시프터의 구동능력을 향상시킬 수 있다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가 등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구의 범위에 속하는 것으로 보아야 할 것이다.

Claims (7)

  1. 고전압을 레벨 강하시킨 전압과 인가전압을 비교하여 두 전압차를 검출하는 전압차 검출수단;
    상기 전압차 검출수단의 출력전압과 입력전압을 이용해서 레벨 시프터 제어신호를 발생시키는 레벨 시프터 제어수단; 및
    상기 레벨 시프터 제어수단으로부터 출력된 상기 레벨 시프터 제어신호에 응답해서 선택적으로 동작해서 레벨 시프트된 전압을 발생시키는 레벨 시프터를 구비한 것을 특징으로 하는 반도체 메모리 소자의 레벨 시프터회로.
  2. 제 1 항에 있어서,
    상기 전압차 검출수단은,
    상기 고전압을 레벨 강하시키는 다이오드 결합된 전압 강하부; 및
    상기 전압 강하부로부터 출력된 레벨 강하된 전압과 상기 인가전압을 비교하여 두 전압차를 출력하는 비교기로 구성된 것을 특징으로 하는 반도체 메모리 소자의 레벨 시프터회로.
  3. 제 1 항에 있어서,
    상기 레벨 시프터 제어수단은,
    상기 비교기의 출력전압과 입력전압에 응답하여 선택적으로 제1 및 제2 레벨 시프터 제어신호를 발생시키는 제1 및 제2 제어신호 발생부로 구성된 것을 특징으로 하는 반도체 메모리 소자의 레벨 시프터회로.
  4. 제 3 항에 있어서,
    상기 제1 제어신호 발생부는,
    상기 비교기의 출력전압과 입력전압을 논리 조합하는 논리소자와,
    상기 논리소자의 출력신호를 반전시키는 인버터와,
    상기 인버터의 출력신호에 의해 턴-온/오프되어 상기 제1 레벨 시프터 제어신호를 출력하는 스위칭소자로 구성된 것을 특징으로 하는 반도체 메모리 소자의 레벨 시프터회로.
  5. 제 3 항에 있어서,
    상기 제2 제어신호 발생부는,
    상기 입력전압을 반전시키는 제1 인버터와,
    상기 비교기의 출력전압과 상기 제1 인버터의 입력전압을 논리 조합하는 논리소자와,
    상기 논리소자의 출력신호를 반전시키는 제2 인버터와,
    상기 제2 인버터의 출력신호에 의해 턴-온/오프되어 제2 레벨 시스터 제어신호를 출력하는 스위칭소자로 구성된 것을 특징으로 하는 반도체 메모리 소자의 레벨 시프터회로.
  6. 제 1 항에 있어서,
    상기 레벨 시프터 제어수단은,
    상기 비교기의 출력전압에 의해 턴-온/오프되는 제1 및 제2 스위칭소자와,
    상기 입력전압에 의해 턴-온/오프되어 상기 레벨 시프터 제어신호를 출력하는 제3 및 제4 스위칭소자로 구성된 것을 특징으로 하는 반도체 메모리 소자의 레벨 시프터회로.
  7. 제 1 항에 있어서,
    상기 레벨 시스터는
    상기 입력전압에 의해 턴-온/오프되는 제1 및 제2 스위칭소자와,
    상기 제1 및 제2 레벨 시프터 제어신호에 의해 턴-온/오프되어 상기 레벨 시프트된 전압을 출력하는 제3 및 제4 스위칭소자로 구성된 것을 특징으로 하는 반도체 메모리 소자의 레벨 시프터회로.
KR1020010039129A 2001-06-30 2001-06-30 반도체 메모리 소자의 레벨 시프터회로 Expired - Fee Related KR100720237B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020010039129A KR100720237B1 (ko) 2001-06-30 2001-06-30 반도체 메모리 소자의 레벨 시프터회로

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020010039129A KR100720237B1 (ko) 2001-06-30 2001-06-30 반도체 메모리 소자의 레벨 시프터회로

Publications (2)

Publication Number Publication Date
KR20030003392A KR20030003392A (ko) 2003-01-10
KR100720237B1 true KR100720237B1 (ko) 2007-05-22

Family

ID=27712938

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020010039129A Expired - Fee Related KR100720237B1 (ko) 2001-06-30 2001-06-30 반도체 메모리 소자의 레벨 시프터회로

Country Status (1)

Country Link
KR (1) KR100720237B1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4113491B2 (ja) * 2003-12-15 2008-07-09 三菱電機株式会社 半導体装置
KR102777160B1 (ko) * 2020-08-07 2025-03-05 삼성전자주식회사 레벨 시프터 및 이를 포함하는 반도체 장치

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH114159A (ja) * 1997-06-11 1999-01-06 Sony Corp レベルシフト回路
JPH1196749A (ja) * 1997-09-17 1999-04-09 Mitsubishi Electric Corp 電圧レベル変換回路
US6018261A (en) * 1994-10-03 2000-01-25 Motorola, Inc. Method and apparatus for providing a low voltage level shift
KR20000042291A (ko) * 1998-12-24 2000-07-15 김영환 커런트 모드 출력 드라이버의 전압레벨 검출회로

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6018261A (en) * 1994-10-03 2000-01-25 Motorola, Inc. Method and apparatus for providing a low voltage level shift
JPH114159A (ja) * 1997-06-11 1999-01-06 Sony Corp レベルシフト回路
JPH1196749A (ja) * 1997-09-17 1999-04-09 Mitsubishi Electric Corp 電圧レベル変換回路
KR20000042291A (ko) * 1998-12-24 2000-07-15 김영환 커런트 모드 출력 드라이버의 전압레벨 검출회로

Also Published As

Publication number Publication date
KR20030003392A (ko) 2003-01-10

Similar Documents

Publication Publication Date Title
TWI658699B (zh) 輸入緩衝器中之偏移電壓調整之裝置
KR100480916B1 (ko) 전류 소모를 줄인 입력 버퍼 회로
KR100434509B1 (ko) 동기식 리셋 또는 비동기식 리셋 기능을 갖는 감지증폭기
US7279955B2 (en) Reference voltage generating circuit
KR100720237B1 (ko) 반도체 메모리 소자의 레벨 시프터회로
KR100246180B1 (ko) 비동기적으로 프리차지 및 활성화 되는 메모리의 기준 클럭 발생회로
US6870416B2 (en) Semiconductor device with clock enable buffer to produce stable internal clock signal
KR100406565B1 (ko) 데이타전송장치
US7557632B2 (en) Internal clock generator and method of generating internal clock
KR19980083434A (ko) 데이타 입력 버퍼 및 래치 회로의 제어장치
KR100574498B1 (ko) 반도체 장치의 초기화 회로
KR100980425B1 (ko) 글로벌 입출력 라인 터미네이션 제어 회로
KR100878309B1 (ko) 반도체 메모리 장치
JP4485224B2 (ja) センスアンプ回路及びこれを備えたビット比較回路
KR100361656B1 (ko) 반도체 메모리 장치의 고전압 발생회로
KR100857427B1 (ko) 입력 버퍼 회로
JP4322072B2 (ja) 半導体装置
US7176761B2 (en) Apparatus and method for receiving inputted signal
KR100643912B1 (ko) 데이터 출력버퍼
KR100328697B1 (ko) 반도체 소자의 출력버퍼회로
KR20080013170A (ko) 연속적으로 동일한 데이터가 입력되었을 때 전력 소모를감소시킬 수 있는 입출력 센스 증폭기
KR100341156B1 (ko) 반도체 메모리
KR100502658B1 (ko) 반도체 메모리 소자의 기준전압 발생기_
KR100851993B1 (ko) 오버드라이빙 신호 공급 장치
KR100545582B1 (ko) 전압 레벨 제어 부트스트랩 회로를 이용한 외부 구동회로

Legal Events

Date Code Title Description
PA0109 Patent application

St.27 status event code: A-0-1-A10-A12-nap-PA0109

PG1501 Laying open of application

St.27 status event code: A-1-1-Q10-Q12-nap-PG1501

A201 Request for examination
PA0201 Request for examination

St.27 status event code: A-1-2-D10-D11-exm-PA0201

R17-X000 Change to representative recorded

St.27 status event code: A-3-3-R10-R17-oth-X000

D13-X000 Search requested

St.27 status event code: A-1-2-D10-D13-srh-X000

D14-X000 Search report completed

St.27 status event code: A-1-2-D10-D14-srh-X000

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

St.27 status event code: A-1-2-D10-D22-exm-PE0701

GRNT Written decision to grant
PR0701 Registration of establishment

St.27 status event code: A-2-4-F10-F11-exm-PR0701

PR1002 Payment of registration fee

St.27 status event code: A-2-2-U10-U11-oth-PR1002

Fee payment year number: 1

PG1601 Publication of registration

St.27 status event code: A-4-4-Q10-Q13-nap-PG1601

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 4

FPAY Annual fee payment

Payment date: 20110429

Year of fee payment: 5

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 5

PN2301 Change of applicant

St.27 status event code: A-5-5-R10-R13-asn-PN2301

St.27 status event code: A-5-5-R10-R11-asn-PN2301

LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee

St.27 status event code: A-4-4-U10-U13-oth-PC1903

Not in force date: 20120515

Payment event data comment text: Termination Category : DEFAULT_OF_REGISTRATION_FEE

PN2301 Change of applicant

St.27 status event code: A-5-5-R10-R13-asn-PN2301

St.27 status event code: A-5-5-R10-R11-asn-PN2301

PC1903 Unpaid annual fee

St.27 status event code: N-4-6-H10-H13-oth-PC1903

Ip right cessation event data comment text: Termination Category : DEFAULT_OF_REGISTRATION_FEE

Not in force date: 20120515

PN2301 Change of applicant

St.27 status event code: A-5-5-R10-R13-asn-PN2301

St.27 status event code: A-5-5-R10-R11-asn-PN2301

P22-X000 Classification modified

St.27 status event code: A-4-4-P10-P22-nap-X000