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KR100723453B1 - Semiconductor package for tab bonding - Google Patents

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KR100723453B1
KR100723453B1 KR1020020065256A KR20020065256A KR100723453B1 KR 100723453 B1 KR100723453 B1 KR 100723453B1 KR 1020020065256 A KR1020020065256 A KR 1020020065256A KR 20020065256 A KR20020065256 A KR 20020065256A KR 100723453 B1 KR100723453 B1 KR 100723453B1
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Abstract

본 발명의 반도체 패키지는, 중심부에서 일정 깊이로 파인 함몰부와 이 함몰부를 둘러싸는 가장자리에서 돌출된 벽을 갖는 리드 프레임 패드와, 리드 프레임 패드의 함몰부 위에 접착제에 의해 부착되는 반도체 칩과, 리드 프레임 패드의 양 측면에 배치된 복수개의 신호 리드들과, 신호 리드들 사이에 배치되되, 리드 프레임 패드와 연결되는 그라운드 리드와, 반도체 칩과 신호 리드들을 전기적으로 연결시키는 제1 와이어와, 반도체 칩과 그라운드 리드를 전기적으로 연결시키기 위하여 반도체 칩과 리드 프레임 패드의 벽에 본딩되는 제2 와이어, 및 리드 프레임 패드, 반도체 칩, 신호 리드, 그라운드 리드, 제1 와이어 및 제2 와이어를 덮되, 리드 프레임 패드의 하부면과, 신호 리드 및 그라운드 리드의 일부 표면만이 노출되도록 하는 몰딩재를 포함한다.The semiconductor package according to the present invention includes a lead frame pad having a depression recessed at a predetermined depth in the center portion and a wall protruding from an edge surrounding the depression portion, a semiconductor chip attached by an adhesive on the depression of the lead frame pad, and a lead. A plurality of signal leads disposed on both side surfaces of the frame pad, a ground lead disposed between the signal leads, a first wire electrically connecting the semiconductor chip and the signal leads, and a semiconductor chip; A second wire bonded to a wall of the semiconductor chip and the lead frame pad and the lead frame pad, the semiconductor chip, the signal lead, the ground lead, the first wire and the second wire to electrically connect the ground lead to the ground lead, wherein the lead frame And a molding material that exposes only the bottom surface of the pad and only a portion of the surface of the signal lead and ground lead .

Description

탭 본딩을 위한 반도체 패키지{Semiconductor package for tab bonding}Semiconductor package for tab bonding

도 1은 종래의 반도체 패키지의 일 예를 나타내 보인 사시도이다.1 is a perspective view illustrating an example of a conventional semiconductor package.

도 2는 도 1의 반도체 패키지를 선 Ⅱ-Ⅱ'을 따라 절단하여 나타내 보인 단면도이다.FIG. 2 is a cross-sectional view of the semiconductor package of FIG. 1 taken along line II-II '. FIG.

도 3a는 본 발명의 일 실시예에 따른 반도체 패키지를 나타내 보인 부분 절개 사시도이다.3A is a partially cutaway perspective view illustrating a semiconductor package according to an embodiment of the present invention.

도 3b는 도 3a의 반도체 패키지의 평면도이다.3B is a top view of the semiconductor package of FIG. 3A.

도 3c는 도 3a의 반도체 패키지의 배면도이다.3C is a rear view of the semiconductor package of FIG. 3A.

도 3d는 도 3a의 반도체 패키지를 선 ⅢD-ⅢD'를 따라 절단하여 나타내 보인 단면도이다.3D is a cross-sectional view of the semiconductor package of FIG. 3A taken along the line IIID-IIID ′.

도 3e는 도 3a의 반도체 패키지를 선 ⅢE-ⅢE'를 따라 절단하여 나타내 보인 단면도이다.3E is a cross-sectional view of the semiconductor package of FIG. 3A taken along line IIIE-IIIE '.

도 4a는 본 발명의 다른 실시예에 따른 반도체 패키지를 나타내 보인 부분 절개 사시도이다.4A is a partially cutaway perspective view illustrating a semiconductor package in accordance with another embodiment of the present invention.

도 4b는 도 4a의 반도체 패키지의 평면도이다.4B is a top view of the semiconductor package of FIG. 4A.

도 4c는 도 4a의 반도체 패키지를 선 ⅣC-ⅣC'를 따라 절단하여 나타내 보인 단면도이다. 4C is a cross-sectional view of the semiconductor package of FIG. 4A taken along the line IVC-IVC '.                 

도 4d는 도 4a의 반도체 패키지를 선 ⅣD-ⅣD'를 따라 절단하여 나타내 보인 단면도이다.4D is a cross-sectional view of the semiconductor package of FIG. 4A taken along the line IVD-IVD ′.

도 5a는 본 발명의 또 다른 실시예에 따른 반도체 패키지를 나타내 보인 부분 절개 사시도이다.5A is a partially cutaway perspective view illustrating a semiconductor package according to another embodiment of the present invention.

도 5b는 도 5a의 반도체 패키지의 평면도이다.5B is a top view of the semiconductor package of FIG. 5A.

도 5c는 도 5a의 반도체 패키지를 선 ⅤC-ⅤC'를 따라 절단하여 나타내 보인 단면도이다.5C is a cross-sectional view of the semiconductor package of FIG. 5A taken along the line VC-VC ′.

도 5d는 도 5a의 반도체 패키지를 선 ⅤD-ⅤD'를 따라 절단하여 나타내 보인 단면도이다.FIG. 5D is a cross-sectional view of the semiconductor package of FIG. 5A taken along the line VD-VD ′. FIG.

도 5e는 도 5a의 반도체 패키지를 선 ⅤE-ⅤE'를 따라 절단하여 나타내 보인 단면도이다.FIG. 5E is a cross-sectional view of the semiconductor package of FIG. 5A taken along line VE-VE ′.

도 6a는 본 발명의 또 다른 실시예에 따른 반도체 패키지를 나타내 보인 부분 절개 사시도이다.6A is a partially cutaway perspective view illustrating a semiconductor package according to another embodiment of the present invention.

도 6b는 도 6a의 반도체 패키지의 평면도이다.FIG. 6B is a plan view of the semiconductor package of FIG. 6A.

도 6c는 도 6a의 반도체 패키지를 선 ⅥC-ⅥC'를 따라 절단하여 나타내 보인 단면도이다.FIG. 6C is a cross-sectional view of the semiconductor package of FIG. 6A taken along the line VIC-VIC ′. FIG.

도 6d는 도 6a의 반도체 패키지를 선 ⅥD-ⅥD'를 따라 절단하여 나타내 보인 단면도이다.FIG. 6D is a cross-sectional view of the semiconductor package of FIG. 6A taken along the line VID-VID ′. FIG.

도 7a는 본 발명의 또 다른 실시예에 따른 반도체 패키지를 나타내 보인 평면도이다. 7A is a plan view illustrating a semiconductor package according to another embodiment of the present invention.                 

도 7b는 도 7a의 반도체 패키지를 선 ⅦB-ⅦB'를 따라 절단하여 나타내 보인 단면도이다.FIG. 7B is a cross-sectional view of the semiconductor package of FIG. 7A taken along line XB-XB '.

도 7c는 도 7a의 반도체 패키지를 선 ⅦC-ⅦC'를 따라 절단하여 나타내 보인 단면도이다.FIG. 7C is a cross-sectional view of the semiconductor package of FIG. 7A taken along the line XXC ′.

본 발명은 반도체 패키지에 관한 것으로서, 특히 탭 본딩(tab bonding)을 위한 반도체 패키지에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor packages, and more particularly to semiconductor packages for tab bonding.

일반적으로 반도체 패키지(semiconductor package)는 반도체 칩이 리드 프레임에 장착된 패키지를 의미한다. 즉 반도체 칩이 리드 프레임 패드에 장착되고, 반도체 칩과 신호 리드가 와이어 본딩을 통해 연결됨으로써, 이 와이어를 통해 신호를 반도체 칩과 외부 시스템 사이에 전송할 수 있도록 만들어진다. 이와 같은 반도체 패키지는 그 용도 또는 형상 등에 따라 다양한 종류로 나누어지며, 그 중 하나는 리드가 몰딩재에 의해 덮여서 일부 표면만이 노출되는 구조를 갖는 MLP(Molded Leadless Package)이다.In general, a semiconductor package refers to a package in which a semiconductor chip is mounted on a lead frame. That is, the semiconductor chip is mounted on the lead frame pad, and the semiconductor chip and the signal lead are connected by wire bonding, thereby making it possible to transmit a signal between the semiconductor chip and the external system through the wire. Such a semiconductor package is divided into various types according to its use or shape, and one of them is a MLP (Molded Leadless Package) having a structure in which a lead is covered by a molding material and only a part of the surface thereof is exposed.

도 1은 종래의 반도체 패키지의 일 예로서 MLP의 바닥면을 나타내 보인 사시도이다. 그리고 도 2는 도 1의 반도체 패키지를 선 Ⅱ-Ⅱ'을 따라 절단하여 나타내 보인 단면도이다.1 is a perspective view illustrating a bottom surface of an MLP as an example of a conventional semiconductor package. 2 is a cross-sectional view of the semiconductor package of FIG. 1 taken along line II-II '.

도 1 및 도 2를 참조하면, 하부의 제1 면(10a) 및 상부의 제2 면(10b)을 갖 는 리드 프레임 패드(10)의 제2 면(10b) 위에 반도체 칩(12)이 접착제(14)에 의해 부착된다. 리드 프레임 패드(10)의 양 측면에는 복수개의 신호 리드(16)들이 배치된다. 반도체 칩(12)과 신호 리드(16)들은 와이어(18)를 통해 전기적으로 상호 연결된다. 몰딩재(20)는 리드 프레임 패드(10), 반도체 칩(12), 신호 리드(16) 및 와이어(18)를 완전히 덮으며, 단지 리드 프레임 패드(10)의 제1 면(10a)과 신호 리드(16)의 일부 표면만이 몰딩재(20) 밖으로 노출된다.1 and 2, the semiconductor chip 12 is bonded onto the second surface 10b of the lead frame pad 10 having the lower first surface 10a and the upper second surface 10b. It is attached by 14. A plurality of signal leads 16 are disposed on both side surfaces of the lead frame pad 10. The semiconductor chip 12 and the signal leads 16 are electrically interconnected through the wire 18. The molding material 20 completely covers the lead frame pad 10, the semiconductor chip 12, the signal leads 16, and the wires 18, and only the first surface 10a of the lead frame pad 10 and the signal. Only a portion of the surface of the lid 16 is exposed out of the molding material 20.

이와 같은 구조의 MLP는 신호 리드(16)들 내에 그라운드(ground) 단자가 포함된다. 따라서 반도체 칩(12)으로부터의 그라운드 연결은 와이어(18) 및 그라운드 단자 역할의 신호 리드(16)를 통해 이루어진다. 그런데 상기 반도체 칩이 전력용 반도체 칩인 경우와 같이, 그라운드 연결 상태가 소자의 동작에 중요한 영향을 끼치는 경우가 있다. 이 경우 패키지 동작의 안정성을 증대시키기 위하여 별도의 그라운드 리드를 만들 필요성이 생길 수도 있다. 그라운드 리드는 리드 프레임 패드와 연결되도록 만들어지므로, 반도체 칩과 이 그라운드 리드 사이의 와이어 연결을 위해 반도체 칩과 리드 프레임 패드 사이의 와이어 연결을 위한 탭 본딩(tab bonding) 공정도 또한 요구된다. 즉 이 경우 탭 본딩 공정과 와이어 본딩 공정이 모두 요구된다.The MLP of this structure includes a ground terminal in the signal leads 16. Therefore, the ground connection from the semiconductor chip 12 is made through the wire 18 and the signal lead 16 serving as the ground terminal. However, as in the case where the semiconductor chip is a power semiconductor chip, the ground connection state may have an important effect on the operation of the device. In this case, it may be necessary to make a separate ground lead to increase the stability of the package operation. Since the ground leads are made to be connected to the lead frame pads, a tab bonding process for the wire connection between the semiconductor chip and the lead frame pads is also required for the wire connection between the semiconductor chip and the ground leads. In this case, both a tap bonding process and a wire bonding process are required.

그러나 최근, 반도체 칩의 크기는 커지는 반면 패키지 크기는 점점 작아지는 추세에 따라서, 도 1 및 도 2의 종래의 반도체 패키지와 같은 구조에서는 여러 가지 문제점들이 나타난다. 그 중 하나는 반도체 칩(12)에 의한 리드 프레임 패드(10)의 노출 부분(22)이 점점 작아지게 되어, 탭 본딩 공정을 수행할 경우 와 이어가 반도체 칩(12)의 가장자리에서 반도체 칩(12)과 전기적으로 단락(short)될 수 있다는 문제가 발생한다. 또 다른 문제는, 리드 프레임 패드(10)와 반도체 칩(12) 부착을 위한 접착제(14)로서, 통상적으로 은 에폭시(Ag epoxy)를 사용하는데, 이 은 에폭시가 리드 프레임 패드(10) 표면을 따라 흘러나와서 탭 본딩에 필요한 리드 프레임 패드(10)의 노출 부분(22)을 점점 없어지게 하며, 이에 따라 탭 본딩 공정이 용이하지 않게 된다는 문제이다.However, in recent years, as the size of a semiconductor chip increases while the size of a package becomes smaller, various problems appear in the same structure as the conventional semiconductor package of FIGS. 1 and 2. One of them is that the exposed portion 22 of the lead frame pad 10 by the semiconductor chip 12 becomes smaller and smaller, so that when the tab bonding process is performed, the wires are formed at the edges of the semiconductor chip 12. A problem arises that it may be electrically shorted with 12). Another problem is that silver epoxy (Ag epoxy) is commonly used as the adhesive 14 for attaching the lead frame pad 10 and the semiconductor chip 12. As a result, the exposed portion 22 of the lead frame pad 10 required for tab bonding is gradually removed, thereby making the tab bonding process difficult.

본 발명이 이루고자 하는 기술적 과제는, 탭 본딩이 이루어지는 반도체 칩과 리드 프레임 패드 사이의 단차를 감소시킴으로써 탭 본딩을 용이하게 수행할 수 있고 와이어와 반도체 칩 사이의 단락 발생을 억제시킬 수 있는 반도체 패키지를 제공하는 것이다.The technical problem to be achieved by the present invention is to provide a semiconductor package which can easily perform tab bonding by reducing the step difference between the semiconductor chip and the lead frame pad to which the tab bonding is performed, and can suppress the occurrence of short circuit between the wire and the semiconductor chip. To provide.

상기 기술적 과제를 달성하기 위하여, 본 발명의 일 실시예에 따른 반도체 패키지는, 중심부에서 일정 깊이로 파인 함몰부와 상기 함몰부를 둘러싸는 가장자리에서 돌출된 벽을 갖는 리드 프레임 패드; 상기 리드 프레임 패드의 상기 함몰부 위에 접착제에 의해 부착되는 반도체 칩; 상기 리드 프레임 패드의 양 측면에 배치된 복수개의 신호 리드들; 상기 신호 리드들 사이에 배치되되, 상기 리드 프레임 패드와 연결되는 그라운드 리드; 상기 반도체 칩과 상기 신호 리드들을 전기적으로 연결시키는 제1 와이어; 상기 반도체 칩과 상기 그라운드 리드를 전기적으로 연결시키기 위하여 상기 반도체 칩과 상기 리드 프레임 패드의 상기 벽에 본딩 되는 제2 와이어; 및 상기 리드 프레임 패드, 반도체 칩, 신호 리드, 그라운드 리드, 제1 와이어 및 제2 와이어를 덮되, 상기 리드 프레임 패드의 하부면과, 신호 리드 및 그라운드 리드의 일부 표면만이 노출되도록 하는 몰딩재를 포함하는 것을 특징으로 한다.In order to achieve the above technical problem, a semiconductor package according to an embodiment of the present invention, a lead frame pad having a depression protruded to a certain depth in the center and a wall protruding from the edge surrounding the depression; A semiconductor chip attached by an adhesive on the depression of the lead frame pad; A plurality of signal leads disposed on both sides of the lead frame pad; A ground lead disposed between the signal leads and connected to the lead frame pad; A first wire electrically connecting the semiconductor chip and the signal leads; A second wire bonded to the wall of the semiconductor chip and the lead frame pad to electrically connect the semiconductor chip and the ground lead; And a molding material covering the lead frame pad, the semiconductor chip, the signal lead, the ground lead, the first wire, and the second wire, wherein only a lower surface of the lead frame pad and a part of surfaces of the signal lead and the ground lead are exposed. It is characterized by including.

상기 리드 프레임 패드의 벽은 상기 리드 프레임 패드의 모든 가장자리를 따라 배치되는 것이 바람직하다.The wall of the lead frame pad is preferably disposed along all edges of the lead frame pad.

상기 리드 프레임 패드의 벽은 상기 리드 프레임 패드의 측면들 중 상기 신호 리드들과 대향하는 양 측면 가장자리를 따라 배치되는 것이 바람직하다.The wall of the lead frame pad is preferably disposed along both side edges of the side surfaces of the lead frame pad that face the signal leads.

상기 리드 프레임 패드의 벽은 상기 리드 프레임 패드의 일 측면에서 아일랜드 형태로 배치되는 것이 바람직하다.The wall of the lead frame pad is preferably arranged in an island form on one side of the lead frame pad.

상기 접착제는 은 에폭시인 것이 바람직하다.It is preferable that the said adhesive agent is silver epoxy.

상기 기술적 과제를 달성하기 위하여, 본 발명의 다른 실시예에 따른 반도체 패키지는, 상대적으로 넓은 면적의 제1 영역과 상대적으로 좁은 면적의 제2 영역을 포함하고 상기 제1 영역과 상기 제2 영역을 구분하는 그루브를 포함하는 리드 프레임 패드; 상기 리드 프레임 패드의 상기 제1 영역 위에 접착제에 의해 부착되는 반도체 칩; 상기 리드 프레임 패드의 양 측면에 배치된 복수개의 신호 리드들; 상기 신호 리드들 사이에 배치되되, 상기 리드 프레임 패드와 연결되는 그라운드 리드; 상기 반도체 칩과 상기 신호 리드들을 전기적으로 연결시키는 제1 와이어; 상기 반도체 칩과 상기 그라운드 리드를 전기적으로 연결시키기 위하여 상기 반도체 칩과 상기 리드 프레임 패드의 상기 제2 영역에 본딩되는 제2 와이어; 및 상기 리드 프레임 패드, 반도체 칩, 신호 리드, 그라운드 리드, 제1 와이어 및 제2 와이어를 덮되, 리드 프레임 패드의 하부면과, 신호 리드 및 그라운드 리드의 일부 표면만이 노출되도록 하는 몰딩재를 포함하는 것을 특징으로 한다.In order to achieve the above technical problem, a semiconductor package according to another embodiment of the present invention includes a first region having a relatively large area and a second region having a relatively small area, and the first region and the second region are formed. A lead frame pad including a groove to separate; A semiconductor chip attached by an adhesive on the first region of the lead frame pad; A plurality of signal leads disposed on both sides of the lead frame pad; A ground lead disposed between the signal leads and connected to the lead frame pad; A first wire electrically connecting the semiconductor chip and the signal leads; A second wire bonded to the semiconductor chip and the second region of the lead frame pad to electrically connect the semiconductor chip and the ground lead; And a molding material covering the lead frame pad, the semiconductor chip, the signal lead, the ground lead, the first wire, and the second wire, wherein only a lower surface of the lead frame pad and a part of the surface of the signal lead and the ground lead are exposed. Characterized in that.

상기 접착제는 은 에폭시인 것이 바람직하다.It is preferable that the said adhesive agent is silver epoxy.

상기 제2 와이어는 상기 리드 프레임 패드의 상기 제2 영역에서 스터드 범프에 의해 본딩되는 것이 바람직하다.Preferably, the second wire is bonded by stud bumps in the second area of the lead frame pad.

이하 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, embodiments of the present invention may be modified in many different forms, and the scope of the present invention should not be construed as being limited by the embodiments described below.

도 3a는 본 발명의 일 실시예에 따른 반도체 패키지를 나타내 보인 부분 절개 사시도이다. 그리고 도 3b 및 도 3c는 각각 도 3a의 반도체 패키지의 평면도 및 배면도이다. 또한 도 3d 및 도 3e는 각각 도 3a의 반도체 패키지를 선 ⅢD-ⅢD' 및 ⅢE-ⅢE'를 따라 절단하여 나타내 보인 단면도들이다.3A is a partially cutaway perspective view illustrating a semiconductor package according to an embodiment of the present invention. 3B and 3C are plan and rear views of the semiconductor package of FIG. 3A, respectively. 3D and 3E are cross-sectional views illustrating the semiconductor package of FIG. 3A taken along lines IIID-IIID 'and IIIE-IIIE', respectively.

도 3a 내지 도 3e를 참조하면, 본 실시예에 따른 반도체 패키지(300)는, 리드 프레임 패드(302)가 중앙에 배치되고, 리드 프레임 패드(302)의 양쪽으로 복수개의 신호 리드(306)들 및 그라운드 리드(308)가 배치되는 구조를 갖는다. 신호 리드(306)들은 리드 프레임 패드(302)로부터 전기적으로 분리된다. 이에 반해 그라운드 리드(308)는 리드 프레임 패드(302)와 연결부(309)에 의해 상호 연결된다. 리드 프레임 패드(302)의 상부면에는 반도체 칩(310)이 안착되는 함몰부(304)가 위 치한다. 따라서 리드 프레임 패드(302)의 상부면에서는 리드 프레임 패드(302)의 모든 가장자리를 따라 벽(wall)(305)이 배치되며, 함몰부(304)는 이 벽(305)에 의해 둘러싸인다. 결과적으로 리드 프레임 패드(302)의 벽(305)이 배치된 부분의 두께가 리드 프레임 패드(302)의 함몰부(304)가 배치된 부분의 두께보다 더 크다.3A to 3E, in the semiconductor package 300 according to the present exemplary embodiment, a lead frame pad 302 is disposed at the center, and a plurality of signal leads 306 are formed on both sides of the lead frame pad 302. And a ground lead 308 is disposed. The signal leads 306 are electrically separated from the lead frame pad 302. In contrast, the ground leads 308 are interconnected by the lead frame pad 302 and the connecting portion 309. An upper surface of the lead frame pad 302 is provided with a recess 304 in which the semiconductor chip 310 is seated. Thus, on the top surface of the lead frame pad 302, walls 305 are disposed along all edges of the lead frame pad 302, and the recess 304 is surrounded by the wall 305. As a result, the thickness of the portion where the wall 305 of the lead frame pad 302 is disposed is larger than the thickness of the portion where the recess 304 of the lead frame pad 302 is disposed.

반도체 칩(310)은, 예컨대 은(Ag) 에폭시와 같은 접착제(312)에 의해 리드 프레임 패드(302)의 함몰부(304) 내에 부착된다. 반도체 칩(310)이 부착되는 영역이 리드 프레임 패드(302)의 함몰부(304) 내로 한정됨에 따라, 접착제(312)가 리드 프레임 패드(302) 가장자리를 향해 흐르더라도, 리드 프레임 패드(302)의 가장자리에 상대적으로 높은 벽(305)이 배치되어 있으므로 더 이상 흐르지 못한다. 더욱이 탭 본딩은 리드 프레임 패드(302)의 벽(305) 상부 표면상에 형성된다. 따라서 본 발명에서는, 종래의 접착제(312)의 흐름으로 인하여 리드 프레임 패드(302) 상의 탭 본딩 영역의 면적이 축소되었던 문제가 해결될 수 있다.The semiconductor chip 310 is attached into the recess 304 of the lead frame pad 302 by an adhesive 312, such as silver (Ag) epoxy, for example. As the area where the semiconductor chip 310 is attached is limited to the depression 304 of the lead frame pad 302, even if the adhesive 312 flows toward the edge of the lead frame pad 302, the lead frame pad 302 Since the relatively high wall 305 is disposed at the edge of the flow can no longer flow. Moreover, tab bonding is formed on the top surface of the wall 305 of the lead frame pad 302. Therefore, in the present invention, the problem that the area of the tab bonding region on the lead frame pad 302 is reduced due to the flow of the conventional adhesive 312 can be solved.

탭 본딩을 위한 제1 와이어(314)는 반도체 칩(310)과 리드 프레임 패드(302)를 전기적으로 상호 연결시킨다. 리드 프레임 패드(302)는 그라운드 리드(308)와 서로 연결되므로, 결국은 반도체 칩(310)과 그라운드 리드(308)가 전기적으로 연결되게 된다. 보다 정확하게는, 상기 제1 와이어(314)의 일 단부는 반도체 칩(310)의 본딩 패드(미도시)에 본딩되고, 다른 단부는 리드 프레임 패드(302)의 벽(305)의 일부 표면 위에 본딩된다. 앞서 설명한 바와 같이, 반도체 칩(310)은 상대적으로 낮은 위치인 리드 프레임 패드(302)의 함몰부(304)에 배치되고, 제1 와이어(314)가 본딩되는 리드 프레임 패드(302)의 벽(305) 상부 표면은 상대적으로 높게 위치되어 있다. 따라서 함몰된 부분이 존재하지 않고 평탄한 리드 프레임 패드상에 부착된 반도체 칩과 리드 프레임 패드 사이에서 탭 본딩을 하는 경우에 비하여, 제1 와이어(314)의 양 단부 사이의 높이차는 더 줄어들게 된다. 이와 같이 제1 와이어(314)의 양 단부 사이의 높이차가 줄어들게 됨으로써, 제1 와이어(314)가 반도체 칩(310)의 가장자리 부분에 단락되는 현상이 발생할 가능성이 줄어들게 된다.The first wire 314 for tab bonding electrically interconnects the semiconductor chip 310 and the lead frame pad 302. Since the lead frame pad 302 is connected to the ground lead 308, the semiconductor chip 310 and the ground lead 308 are electrically connected to each other. More precisely, one end of the first wire 314 is bonded to a bonding pad (not shown) of the semiconductor chip 310, and the other end is bonded over some surface of the wall 305 of the lead frame pad 302. do. As described above, the semiconductor chip 310 is disposed in the depression 304 of the lead frame pad 302 at a relatively low position, and the wall of the lead frame pad 302 to which the first wire 314 is bonded ( 305) The upper surface is located relatively high. Therefore, the height difference between both ends of the first wire 314 is further reduced as compared with the case where the tab bonding is performed between the lead frame pad and the semiconductor chip attached to the flat lead frame pad without the recessed portion. As the height difference between both ends of the first wire 314 is reduced, the possibility that the first wire 314 is shorted to the edge portion of the semiconductor chip 310 is reduced.

리드 본딩을 위한 제2 와이어(316)는 반도체 칩(310)과 신호 리드(306)를 전기적으로 상호 연결시킨다. 한편 몰딩재(318)는 리드 프레임 패드(302), 반도체 칩(310), 신호 리드(306), 그라운드 리드(308), 제1 와이어(314) 및 제2 와이어(316)를 덮으며, 단지 리드 프레임 패드(302)의 하부면과, 신호 리드(306) 및 그라운드 리드(308)의 일부 표면만이 몰딩재(318) 밖으로 노출된다.The second wire 316 for lead bonding electrically interconnects the semiconductor chip 310 and the signal lead 306. Meanwhile, the molding material 318 covers the lead frame pad 302, the semiconductor chip 310, the signal lead 306, the ground lead 308, the first wire 314, and the second wire 316. Only the bottom surface of the lead frame pad 302 and some surfaces of the signal lead 306 and the ground lead 308 are exposed out of the molding material 318.

도 4a는 본 발명의 다른 실시예에 따른 반도체 패키지를 나타내 보인 부분 절개 사시도이다. 그리고 도 4b는 도 4a의 반도체 패키지의 평면도이다. 또한 도 4c 및 도 4d는 각각 도 4b의 반도체 패키지를 선 ⅣC-ⅣC' 및 ⅣD-ⅣD'를 따라 절단하여 나타내 보인 단면도들이다.4A is a partially cutaway perspective view illustrating a semiconductor package in accordance with another embodiment of the present invention. 4B is a plan view of the semiconductor package of FIG. 4A. 4C and 4D are cross-sectional views illustrating the semiconductor package of FIG. 4B taken along lines IVC-IVC 'and IVD-IVD', respectively.

도 4a 내지 도 4d를 참조하면, 본 실시예에 따른 반도체 패키지(400)는, 리드 프레임 패드(402)가 중앙에 배치되고, 리드 프레임 패드(402)의 양쪽으로 복수개의 신호 리드(406)들 및 그라운드 리드(408)가 배치되는 구조를 갖는다. 신호 리드(406)들은 리드 프레임 패드(302)로부터 전기적으로 분리된다. 이에 반해 그라운드 리드(408)는 리드 프레임 패드(402)와 연결부(409)에 의해 상호 연결된다. 리드 프레임 패드(402)의 상부면에는 반도체 칩(410)이 안착되는 함몰부(404)가 위치한다. 따라서 리드 프레임 패드(402)의 상부면에서는 리드 프레임 패드(402)의 양쪽 측면을 따라 벽(wall)(405)이 배치된다. 결과적으로 리드 프레임 패드(402)의 벽(405)이 배치된 부분의 두께가 리드 프레임 패드(402)의 함몰부(404)가 배치된 부분의 두께보다 더 크다.4A to 4D, in the semiconductor package 400 according to the present exemplary embodiment, a lead frame pad 402 is disposed at the center, and a plurality of signal leads 406 are disposed on both sides of the lead frame pad 402. And a ground lead 408 is disposed. The signal leads 406 are electrically separated from the lead frame pad 302. In contrast, the ground leads 408 are connected to each other by the lead frame pad 402 and the connecting portion 409. The recessed portion 404 on which the semiconductor chip 410 is seated is positioned on an upper surface of the lead frame pad 402. Therefore, a wall 405 is disposed along both sides of the lead frame pad 402 on the upper surface of the lead frame pad 402. As a result, the thickness of the portion where the wall 405 of the lead frame pad 402 is disposed is larger than the thickness of the portion where the depression 404 of the lead frame pad 402 is disposed.

반도체 칩(410)은, 예컨대 은(Ag) 에폭시와 같은 접착제(412)에 의해 리드 프레임 패드(402)의 함몰부(404) 내에 부착된다. 반도체 칩(410)이 부착되는 영역이 리드 프레임 패드(402)의 함몰부(404) 내로 한정됨에 따라, 접착제(412)가 리드 프레임 패드(402) 가장자리를 향해 흐르더라도, 리드 프레임 패드(402)의 양 측면 가장자리에 상대적으로 높은 벽(405)이 배치되어 있으므로 이 방향으로는 더 이상 흐르지 못한다. 앞서 설명한 바와 같이, 탭 본딩은 리드 프레임 패드(402)의 벽(405) 상부 표면상에 형성되므로, 본 발명에서는, 종래의 접착제(412)의 흐름으로 인하여 리드 프레임 패드(402) 상의 탭 본딩 영역의 면적이 축소되었던 문제가 해결될 수 있다.The semiconductor chip 410 is attached to the recess 404 of the lead frame pad 402 by an adhesive 412 such as silver (Ag) epoxy, for example. As the area where the semiconductor chip 410 is attached is limited to the depression 404 of the lead frame pad 402, even if the adhesive 412 flows toward the edge of the lead frame pad 402, the lead frame pad 402 The relatively high walls 405 are disposed at both side edges of the flow, so they can no longer flow in this direction. As described above, tab bonding is formed on the top surface of the wall 405 of the lead frame pad 402, so in the present invention, the tab bonding area on the lead frame pad 402 due to the flow of conventional adhesive 412. The problem of reducing the area of can be solved.

탭 본딩을 위한 제1 와이어(414)는 반도체 칩(410)과 리드 프레임 패드(402)를 전기적으로 상호 연결시킨다. 리드 프레임 패드(402)는 그라운드 리드(408)와 서로 연결되므로, 결국은 반도체 칩(410)과 그라운드 리드(408)가 전기적으로 연결되게 된다. 보다 정확하게는, 상기 제1 와이어(414)의 일 단부는 반도체 칩(410)의 본딩 패드(미도시)에 본딩되고, 다른 단부는 리드 프레임 패드(402)의 벽(405)의 일부 표면 위에 본딩된다. 앞서 설명한 바와 같이, 반도체 칩(410)은 상대적으 로 낮은 위치인 리드 프레임 패드(402)의 함몰부(404)에 배치되고, 제1 와이어(414)가 본딩되는 리드 프레임 패드(402)의 벽(405) 상부 표면은 상대적으로 높게 위치되어 있다. 따라서 함몰된 부분이 존재하지 않고 평탄한 리드 프레임 패드상에 부착된 반도체 칩과 리드 프레임 패드 사이에서 탭 본딩을 하는 경우에 비하여, 제1 와이어(414)의 양 단부 사이의 높이차는 더 줄어들게 된다. 이와 같이 제1 와이어(414)의 양 단부 사이의 높이차가 줄어들게 됨으로써, 제1 와이어(414)가 반도체 칩(410)의 가장자리 부분에 단락되는 현상이 발생할 가능성이 줄어들게 된다.The first wire 414 for tab bonding electrically interconnects the semiconductor chip 410 and the lead frame pad 402. Since the lead frame pad 402 is connected to the ground lead 408, the semiconductor chip 410 and the ground lead 408 are electrically connected to each other. More precisely, one end of the first wire 414 is bonded to a bonding pad (not shown) of the semiconductor chip 410, and the other end is bonded over some surface of the wall 405 of the lead frame pad 402. do. As described above, the semiconductor chip 410 is disposed in the depression 404 of the lead frame pad 402 at a relatively low position, and the wall of the lead frame pad 402 to which the first wire 414 is bonded. 405 The upper surface is positioned relatively high. Therefore, the height difference between both ends of the first wire 414 is further reduced as compared with the case of tap bonding between the lead chip and the semiconductor chip attached to the flat lead frame pad without the recessed portion. As the height difference between both ends of the first wire 414 is reduced, the possibility that the first wire 414 is shorted to the edge of the semiconductor chip 410 may be reduced.

리드 본딩을 위한 제2 와이어(416)는 반도체 칩(410)과 신호 리드(406)를 전기적으로 상호 연결시킨다. 한편 몰딩재(418)는 리드 프레임 패드(402), 반도체 칩(410), 신호 리드(406), 그라운드 리드(408), 제1 와이어(414) 및 제2 와이어(416)를 덮으며, 단지 리드 프레임 패드(402)의 하부면과, 신호 리드(406) 및 그라운드 리드(408)의 일부 표면만이 몰딩재(418) 밖으로 노출된다.The second wire 416 for lead bonding electrically interconnects the semiconductor chip 410 and the signal lead 406. Meanwhile, the molding material 418 covers the lead frame pad 402, the semiconductor chip 410, the signal lead 406, the ground lead 408, the first wire 414, and the second wire 416. Only the bottom surface of the lead frame pad 402 and some surfaces of the signal lead 406 and the ground lead 408 are exposed out of the molding material 418.

이와 같이, 본 실시예에 따른 반도체 패키지(400)는 도 3a 내지 도 3e를 참조하여 설명한 반도체 패키지(300)와 동일한 효과를 제공하면서, 또한 상기 반도체 패키지(300)가 식각(etching) 공정에 의해 제조되는데 반하여, 식각 공정 외에도 상대적으로 비용이 적게 소요되는 스탬핑(stamping) 공정에 의해서도 제조가 가능하다는 이점을 제공한다.As described above, the semiconductor package 400 according to the present exemplary embodiment may provide the same effects as the semiconductor package 300 described with reference to FIGS. 3A to 3E, and the semiconductor package 300 may be formed by an etching process. In contrast to the manufacturing process, it is possible to manufacture by a relatively inexpensive stamping process in addition to the etching process.

도 5a는 본 발명의 또 다른 실시예에 따른 반도체 패키지를 나타내 보인 부분 절개 사시도이다. 그리고 도 5b는 도 5a의 반도체 패키지의 평면도이다. 또한 도 5c 내지 도 5e는 각각 도 5b의 반도체 패키지를 선 ⅤC-ⅤC', ⅤD-ⅤD' 및 ⅤE-ⅤE'를 따라 절단하여 나타내 보인 단면도들이다.5A is a partially cutaway perspective view illustrating a semiconductor package according to another embodiment of the present invention. 5B is a plan view of the semiconductor package of FIG. 5A. 5C to 5E are cross-sectional views illustrating the semiconductor package of FIG. 5B taken along lines VC-VC ', VD-VD', and VE-VE ', respectively.

도 5a 내지 도 5e를 참조하면, 본 실시예에 따른 반도체 패키지(500)는, 리드 프레임 패드(502)가 중앙에 배치되고, 리드 프레임 패드(502)의 양쪽으로 복수개의 신호 리드(506)들 및 그라운드 리드(508)가 배치되는 구조를 갖는다. 그라운드 리드(508)는 리드 프레임 패드(502)와 연결부(509)에 의해 상호 연결된다. 리드 프레임 패드(502)의 일 측면에는 섬(island) 형태의 벽(505)들이 상호 일정 간격 이격되도록 형성된다. 이 벽(505)을 제외한 나머지 부분에는 벽(505)보다 상대적으로 작은 두께의 함몰부(504)가 위치한다.5A to 5E, in the semiconductor package 500 according to the present exemplary embodiment, a lead frame pad 502 is disposed at the center and a plurality of signal leads 506 are disposed on both sides of the lead frame pad 502. And a ground lead 508 is disposed. Ground leads 508 are interconnected by lead frame pads 502 and connections 509. On one side of the lead frame pad 502, island-shaped walls 505 are formed to be spaced apart from each other by a predetermined distance. The remaining portion except for the wall 505 has a recess 504 having a thickness smaller than that of the wall 505.

반도체 칩(510)은, 예컨대 은(Ag) 에폭시와 같은 접착제(512)에 의해 리드 프레임 패드(502)의 함몰부(504) 내에 부착된다. 탭 본딩을 위한 제1 와이어(514)는 반도체 칩(510)과 리드 프레임 패드(502)를 전기적으로 상호 연결시킨다. 리드 프레임 패드(502)는 그라운드 리드(508)와 서로 연결되므로, 결국은 반도체 칩(510)과 그라운드 리드(508)가 전기적으로 연결되게 된다. 보다 정확하게는, 상기 제1 와이어(514)의 일 단부는 반도체 칩(510)의 본딩 패드(미도시)에 본딩되고, 다른 단부는 리드 프레임 패드(502)의 섬 형태의 벽(505)의 표면 위에 본딩된다. 리드 본딩을 위한 제2 와이어(516)는 반도체 칩(510)과 신호 리드(506)를 전기적으로 상호 연결시킨다. 한편 몰딩재(518)는 리드 프레임 패드(502), 반도체 칩(510), 신호 리드(506), 그라운드 리드(508), 제1 와이어(514) 및 제2 와이어(516)를 덮으며, 단지 리드 프레임 패드(502)의 하부면과, 신호 리드(506) 및 그라운드 리드(508)의 일부 표면만이 몰딩재(518) 밖으로 노출된다.The semiconductor chip 510 is attached in the depression 504 of the lead frame pad 502 by an adhesive 512 such as silver (Ag) epoxy, for example. The first wire 514 for tab bonding electrically interconnects the semiconductor chip 510 and the lead frame pad 502. Since the lead frame pad 502 is connected to the ground lead 508, the semiconductor chip 510 and the ground lead 508 are electrically connected to each other. More precisely, one end of the first wire 514 is bonded to a bonding pad (not shown) of the semiconductor chip 510, and the other end is a surface of the island-shaped wall 505 of the lead frame pad 502. Bonded on top The second wire 516 for lead bonding electrically interconnects the semiconductor chip 510 and the signal lead 506. Meanwhile, the molding material 518 covers the lead frame pad 502, the semiconductor chip 510, the signal lead 506, the ground lead 508, the first wire 514, and the second wire 516. Only the bottom surface of the lead frame pad 502 and some surfaces of the signal lead 506 and the ground lead 508 are exposed out of the molding material 518.

본 실시예에 따른 반도체 패키지(500)의 경우, 앞서 설명한 여러 실시예들에 따른 반도체 패키지와 동일한 효과를 나타내며, 더욱이 함몰부(504)가 차지하는 면적이 작은 경우 접착제(512)가 벽(505) 위까지 넘치지 않고 그대로 리드 프레임 패드(502)의 측면으로 흘러내리도록 할 수 있다는 효과도 또한 나타낸다.In the case of the semiconductor package 500 according to the present embodiment, the semiconductor package 500 has the same effect as the semiconductor package according to the above-described embodiments, and in addition, when the recess 504 occupies a small area, the adhesive 512 is formed on the wall 505. There is also an effect that it can be flowed down to the side of the lead frame pad 502 without overflowing to the top.

도 6a는 본 발명의 또 다른 실시예에 따른 반도체 패키지를 나타내 보인 부분 절개 사시도이다. 그리고 도 6b는 도 6a의 반도체 패키지의 평면도이다. 또한 도 6c 및 도 6d는 각각 도 6b의 반도체 패키지를 선 ⅥC-ⅥC' 및 ⅥD-ⅥD'를 따라 절단하여 나타내 보인 단면도들이다.6A is a partially cutaway perspective view illustrating a semiconductor package according to another embodiment of the present invention. 6B is a plan view of the semiconductor package of FIG. 6A. 6C and 6D are cross-sectional views illustrating the semiconductor package of FIG. 6B taken along lines VIC-VIC ′ and VID-VID ′, respectively.

도 6a 내지 도 6d를 참조하면, 본 실시예에 따른 반도체 패키지(600)는, 리드 프레임 패드(602)가 중앙에 배치되고, 리드 프레임 패드(602)의 양쪽으로 복수개의 신호 리드(606)들 및 그라운드 리드(608)가 배치되는 구조를 갖는다. 그라운드 리드(608)는 리드 프레임 패드(602)와 연결부(609)에 의해 상호 연결된다. 리드 프레임 패드(602)는 반도체 칩(610)이 부착되는 제1 영역(602a)과 이 제1 영역(602a)과는 그루브(groove)(605)에 의해 분리되는 제2 영역(602b)을 포함한다. 상기 그루브(605)는 리드 프레임 패드(602)의 일 측면을 따라 길게 패인 연속적인 홈이다.6A to 6D, in the semiconductor package 600 according to the present exemplary embodiment, a lead frame pad 602 is disposed at the center, and a plurality of signal leads 606 are disposed on both sides of the lead frame pad 602. And a ground lead 608 is disposed. The ground lead 608 is interconnected by the lead frame pad 602 and the connecting portion 609. The lead frame pad 602 includes a first region 602a to which the semiconductor chip 610 is attached and a second region 602b separated from the first region 602a by a groove 605. do. The groove 605 is a continuous groove that is elongated along one side of the lead frame pad 602.

반도체 칩(610)은, 예컨대 은(Ag) 에폭시와 같은 접착제(612)에 의해 리드 프레임 패드(602)의 제1 영역(602a) 표면 위에 부착된다. 탭 본딩을 위한 제1 와이어(614)는 반도체 칩(610) 및 리드 프레임 패드(602)의 제2 영역(602b) 표면 위 에 본딩된다. 리드 프레임 패드(602)는 그라운드 리드(608)와 서로 연결되므로, 결국은 반도체 칩(610)과 그라운드 리드(608)가 전기적으로 연결되게 된다. 리드 본딩을 위한 제2 와이어(616)는 반도체 칩(610)과 신호 리드(606)를 전기적으로 상호 연결시킨다. 한편 몰딩재(618)는 리드 프레임 패드(602), 반도체 칩(610), 신호 리드(606), 그라운드 리드(608), 제1 와이어(614) 및 제2 와이어(616)를 덮으며, 단지 리드 프레임 패드(602)의 하부면과, 신호 리드(606) 및 그라운드 리드(608)의 일부 표면만이 몰딩재(618) 밖으로 노출된다.The semiconductor chip 610 is attached onto the surface of the first region 602a of the lead frame pad 602 by an adhesive 612 such as silver (Ag) epoxy, for example. The first wire 614 for tab bonding is bonded on the surface of the second region 602b of the semiconductor chip 610 and the lead frame pad 602. Since the lead frame pad 602 is connected to the ground lead 608, the semiconductor chip 610 and the ground lead 608 are electrically connected to each other. The second wire 616 for lead bonding electrically interconnects the semiconductor chip 610 and the signal lead 606. Meanwhile, the molding material 618 covers the lead frame pad 602, the semiconductor chip 610, the signal lead 606, the ground lead 608, the first wire 614, and the second wire 616. Only the bottom surface of the lead frame pad 602 and some surfaces of the signal lead 606 and the ground lead 608 are exposed out of the molding material 618.

도 7a는 본 발명의 또 다른 실시예에 따른 반도체 패키지를 나타내 보인 평면도이다. 그리고 도 7b 및 도 7c는 각각 도 7a의 반도체 패키지를 선 ⅦB-ⅦB' 및 ⅦC-ⅦC'를 따라 절단하여 나타내 보인 단면도들이다.7A is a plan view illustrating a semiconductor package according to another embodiment of the present invention. 7B and 7C are cross-sectional views illustrating the semiconductor package of FIG. 7A taken along the lines XB-XB 'and XC-XC', respectively.

도 7a 내지 도 7c를 참조하면, 본 실시예에 따른 반도체 패키지(700)는, 리드 프레임 패드(702)가 중앙에 배치되고, 리드 프레임 패드(702)의 양쪽으로 복수개의 신호 리드(706)들 및 그라운드 리드(708)가 배치되는 구조를 갖는다. 그라운드 리드(708)는 리드 프레임 패드(702)와 연결부(709)에 의해 상호 연결된다. 리드 프레임 패드(702)는 반도체 칩(710)이 부착되는 제1 영역(702a)과 이 제1 영역(702a)과는 그루브(groove)(705)에 의해 분리되는 제2 영역(702b)을 포함한다. 상기 그루브(705)는 리드 프레임 패드(702)의 일 측면을 따라 길게 패인 연속적인 홈이다.7A to 7C, in the semiconductor package 700 according to the present exemplary embodiment, a lead frame pad 702 is disposed at the center, and a plurality of signal leads 706 are disposed on both sides of the lead frame pad 702. And a ground lead 708 is disposed. The ground lead 708 is interconnected by the lead frame pad 702 and the connecting portion 709. The lead frame pad 702 includes a first region 702a to which the semiconductor chip 710 is attached and a second region 702b separated from the first region 702a by a groove 705. do. The groove 705 is a continuous groove that is elongated along one side of the lead frame pad 702.

반도체 칩(710)은, 예컨대 은(Ag) 에폭시와 같은 접착제(712)에 의해 리드 프레임 패드(702)의 제1 영역(702a) 표면 위에 부착된다. 탭 본딩을 위한 제1 와 이어(714)는 반도체 칩(710) 및 리드 프레임 패드(702)의 제2 영역(702b) 표면 위에 본딩된다. 이때 본딩은 스터드 범프(stud bump)(720)에 의해 이루어진다. 이 스터드 범프(720)에 의해 제1 와이어(714)가 반도체 칩(710)에 부착되는 수직 방향의 위치와, 제1 와이어(714)가 리드 프레임 패드(702)의 제2 영역(702b)에 부착되는 위치의 차이가 줄어들며, 이에 따라 제1 와이어(714)가 반도체 칩(710)의 가장자리에 단락되는 현상이 발생하는 것을 억제할 수 있다. 리드 본딩을 위한 제2 와이어(716)는 반도체 칩(710)과 신호 리드(706)를 전기적으로 상호 연결시킨다. 한편 몰딩재(718)는 리드 프레임 패드(702), 반도체 칩(710), 신호 리드(706), 그라운드 리드(708), 제1 와이어(714) 및 제2 와이어(716)를 덮으며, 단지 리드 프레임 패드(702)의 하부면과, 신호 리드(706) 및 그라운드 리드(708)의 일부 표면만이 몰딩재(718) 밖으로 노출된다.The semiconductor chip 710 is attached onto the surface of the first region 702a of the lead frame pad 702 by an adhesive 712 such as silver (Ag) epoxy, for example. The first wire 714 for tab bonding is bonded over the surface of the second region 702b of the semiconductor chip 710 and the lead frame pad 702. In this case, the bonding is performed by a stud bump 720. The stud bump 720 allows the first wire 714 to be attached to the semiconductor chip 710 in a vertical position, and the first wire 714 is attached to the second region 702b of the lead frame pad 702. The difference in the attachment position is reduced, whereby a phenomenon in which the first wire 714 is short-circuited to the edge of the semiconductor chip 710 can be suppressed. The second wire 716 for lead bonding electrically interconnects the semiconductor chip 710 and the signal lead 706. Meanwhile, the molding member 718 covers the lead frame pad 702, the semiconductor chip 710, the signal lead 706, the ground lead 708, the first wire 714, and the second wire 716. Only the bottom surface of the lead frame pad 702 and some surfaces of the signal lead 706 and the ground lead 708 are exposed out of the molding material 718.

이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.Although the present invention has been described in detail with reference to preferred embodiments, the present invention is not limited to the above embodiments, and various modifications may be made by those skilled in the art within the technical spirit of the present invention. Do.

이상의 설명에서와 같이, 본 발명에 따른 반도체 패키지에 의하면, 반도체 칩의 크기가 커지고, 패키지 전체 크기는 감소하면서도 탭 본딩이 요구되는 반도체 패키지에 있어서, 리드 프레임 패드 내에 함몰부가 형성되고 이 함몰부가 벽에 둘러싸이는 구조를 포함함으로써, 탭 본딩에 의한 와이어의 본딩 위치인 반도체 칩 상부 표면과 리드 프레임 패드의 벽 상부 표면 사이의 수직 간격이 줄어들게 된다. 따라서 탭 본딩에 의한 와이어가 반도체 칩의 가장자리 부분과 단락되는 현상이 억제되며, 또한 반도체 칩 부착을 위한 접착제가 리드 프레임 패드의 둘레쪽으로 흐르더라도 리드 프레임 패드의 탭 본딩 위치에는 영향을 주지 않으므로 패키지 전체 안정성이 향상된다.As described above, according to the semiconductor package according to the present invention, in a semiconductor package in which the size of the semiconductor chip is increased and the overall size of the package is reduced while tab bonding is required, a recess is formed in the lead frame pad and the recess is formed in a wall. By including a structure enclosed in the vertical gap between the semiconductor chip upper surface, which is the bonding position of the wire by tab bonding, and the wall upper surface of the lead frame pad, is reduced. Therefore, the phenomenon that the wire is short-circuited with the edge portion of the semiconductor chip due to the tab bonding is suppressed, and even if the adhesive for attaching the semiconductor chip flows around the lead frame pad, the tab bonding position of the lead frame pad is not affected. Stability is improved.

Claims (8)

삭제delete 삭제delete 중심부에서 일정 깊이로 파인 함몰부와 상기 함몰부를 둘러싸는 가장자리에서 돌출된 벽을 갖는 리드 프레임 패드;A lead frame pad having a depression recessed at a predetermined depth in a central portion and a wall protruding from an edge surrounding the depression; 상기 리드 프레임 패드의 상기 함몰부 위에 접착제에 의해 부착되는 반도체 칩;A semiconductor chip attached by an adhesive on the depression of the lead frame pad; 상기 리드 프레임 패드의 양 측면에 배치된 복수개의 신호 리드들;A plurality of signal leads disposed on both sides of the lead frame pad; 상기 신호 리드들 사이에 배치되되, 상기 리드 프레임 패드와 연결되는 그라운드 리드;A ground lead disposed between the signal leads and connected to the lead frame pad; 상기 반도체 칩과 상기 신호 리드들을 전기적으로 연결시키는 제1 와이어;A first wire electrically connecting the semiconductor chip and the signal leads; 상기 반도체 칩과 상기 그라운드 리드를 전기적으로 연결시키기 위하여 상기 반도체 칩과 상기 리드 프레임 패드의 상기 벽에 본딩되는 제2 와이어; 및A second wire bonded to the wall of the semiconductor chip and the lead frame pad to electrically connect the semiconductor chip and the ground lead; And 상기 리드 프레임 패드, 반도체 칩, 신호 리드, 그라운드 리드, 제1 와이어 및 제2 와이어를 덮되, 상기 리드 프레임 패드의 하부면과, 신호 리드 및 그라운드 리드의 일부 표면만이 노출되도록 하는 몰딩재를 포함하고,A molding material covering the lead frame pad, the semiconductor chip, the signal lead, the ground lead, the first wire, and the second wire, wherein only a lower surface of the lead frame pad and a part of the surface of the signal lead and the ground lead are exposed. and, 상기 리드 프레임 패드의 벽은 상기 리드 프레임 패드의 측면들 중 상기 신호 리드들과 대향하는 양 측면 가장자리를 따라 배치되는 것을 특징으로 하는 반도체 패키지.And a wall of the lead frame pad is disposed along both side edges of the side surfaces of the lead frame pad facing the signal leads. 중심부에서 일정 깊이로 파인 함몰부와 상기 함몰부를 둘러싸는 가장자리에서 돌출된 벽을 갖는 리드 프레임 패드;A lead frame pad having a depression recessed at a predetermined depth in a central portion and a wall protruding from an edge surrounding the depression; 상기 리드 프레임 패드의 상기 함몰부 위에 접착제에 의해 부착되는 반도체 칩;A semiconductor chip attached by an adhesive on the depression of the lead frame pad; 상기 리드 프레임 패드의 양 측면에 배치된 복수개의 신호 리드들;A plurality of signal leads disposed on both sides of the lead frame pad; 상기 신호 리드들 사이에 배치되되, 상기 리드 프레임 패드와 연결되는 그라운드 리드;A ground lead disposed between the signal leads and connected to the lead frame pad; 상기 반도체 칩과 상기 신호 리드들을 전기적으로 연결시키는 제1 와이어;A first wire electrically connecting the semiconductor chip and the signal leads; 상기 반도체 칩과 상기 그라운드 리드를 전기적으로 연결시키기 위하여 상기 반도체 칩과 상기 리드 프레임 패드의 상기 벽에 본딩되는 제2 와이어; 및A second wire bonded to the wall of the semiconductor chip and the lead frame pad to electrically connect the semiconductor chip and the ground lead; And 상기 리드 프레임 패드, 반도체 칩, 신호 리드, 그라운드 리드, 제1 와이어 및 제2 와이어를 덮되, 상기 리드 프레임 패드의 하부면과, 신호 리드 및 그라운드 리드의 일부 표면만이 노출되도록 하는 몰딩재를 포함하고,A molding material covering the lead frame pad, the semiconductor chip, the signal lead, the ground lead, the first wire, and the second wire, wherein only a lower surface of the lead frame pad and a part of the surface of the signal lead and the ground lead are exposed. and, 상기 리드 프레임 패드의 벽은 상기 리드 프레임 패드의 일 측면에서 아일랜드 형태로 배치되는 것을 특징으로 하는 반도체 패키지.The wall of the lead frame pad is a semiconductor package, characterized in that arranged in an island form on one side of the lead frame pad. 제3항 또는 제4항에 있어서,The method according to claim 3 or 4, 상기 접착제는 은 에폭시인 것을 특징으로 하는 반도체 패키지.The adhesive is a semiconductor package, characterized in that the silver epoxy. 상대적으로 넓은 면적의 제1 영역과 상대적으로 좁은 면적의 제2 영역을 포함하고 상기 제1 영역과 상기 제2 영역을 구분하는 그루브를 포함하는 리드 프레임 패드;A lead frame pad including a first region having a relatively large area and a second region having a relatively narrow area, and including a groove separating the first region and the second region; 상기 리드 프레임 패드의 상기 제1 영역 위에 접착제에 의해 부착되는 반도체 칩;A semiconductor chip attached by an adhesive on the first region of the lead frame pad; 상기 리드 프레임 패드의 양 측면에 배치된 복수개의 신호 리드들;A plurality of signal leads disposed on both sides of the lead frame pad; 상기 신호 리드들 사이에 배치되되, 상기 리드 프레임 패드와 연결되는 그라운드 리드;A ground lead disposed between the signal leads and connected to the lead frame pad; 상기 반도체 칩과 상기 신호 리드들을 전기적으로 연결시키는 제1 와이어;A first wire electrically connecting the semiconductor chip and the signal leads; 상기 반도체 칩과 상기 그라운드 리드를 전기적으로 연결시키기 위하여 상기 반도체 칩과 상기 리드 프레임 패드의 상기 제2 영역에 본딩되는 제2 와이어; 및A second wire bonded to the semiconductor chip and the second region of the lead frame pad to electrically connect the semiconductor chip and the ground lead; And 상기 리드 프레임 패드, 반도체 칩, 신호 리드, 그라운드 리드, 제1 와이어 및 제2 와이어를 덮되, 상기 리드 프레임 패드의 하부면과, 신호 리드 및 그라운드 리드의 일부 표면만이 노출되도록 하는 몰딩재를 포함하는 것을 특징으로 하는 반도체 패키지.A molding material covering the lead frame pad, the semiconductor chip, the signal lead, the ground lead, the first wire, and the second wire, wherein only a lower surface of the lead frame pad and a part of the surface of the signal lead and the ground lead are exposed. A semiconductor package, characterized in that. 제6항에 있어서,The method of claim 6, 상기 접착제는 은 에폭시인 것을 특징으로 하는 반도체 패키지.The adhesive is a semiconductor package, characterized in that the silver epoxy. 제6항에 있어서,The method of claim 6, 상기 제2 와이어는 상기 리드 프레임 패드의 상기 제2 영역에서 스터드 범프에 의해 본딩되는 것을 특징으로 하는 반도체 패키지.And the second wire is bonded by stud bumps in the second region of the lead frame pad.
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