KR100730965B1

KR100730965B1 - Digital to analog converter

Info

Publication number: KR100730965B1
Application number: KR1020050111078A
Authority: KR
Inventors: 치젠 옌
Original assignee: 노바텍 마이크로일렉트로닉스 코포레이션
Priority date: 2005-09-16
Filing date: 2005-11-21
Publication date: 2007-06-21
Anticipated expiration: 2025-11-21
Also published as: KR20070032191A

Abstract

디지털 아날로그 변환 장치는 데이터 래치부, 디지털 아날로그 변환부 및 이득 증폭부를 포함한다. 상기 디지털 아날로그 변환부에 공급되는 기준 전압들의 크기는 상기 데이터 래치부에 공급되는 전압보다 크지 않다. 따라서 상기 디지털 아날로그 변환부에 포함되는 스위치 제어부 내의 스위치들은 레벨 쉬프트를 하지 않더라도 완전히 온 또는 오프 될 수 있다. 상기 이득 증폭부는 상기 디지털 아날로그 변환부의 출력 신호들이 원하는 전압 범위를 갖기에 충분한 이득을 가진다.The digital analog converter includes a data latch unit, a digital analog converter and a gain amplifier. The magnitude of the reference voltages supplied to the digital analog converter is not greater than the voltage supplied to the data latch part. Therefore, the switches in the switch control unit included in the digital-to-analog converter may be completely turned on or off even without a level shift. The gain amplifier has a sufficient gain so that the output signals of the digital analog converter have a desired voltage range.

Description

Digital-to-Analog Conversion Device

도 1은 종래의 디지털 아날로그 변환기를 설명하기 위한 블록도이다.1 is a block diagram illustrating a conventional digital analog converter.

도 1a는 도 1에서 사용되는 서로 겹치지 않는 클록 신호들의 타이밍도이다.1A is a timing diagram of clock signals that do not overlap with each other used in FIG. 1.

도 2는 종래의 다른 디지털 아날로그 변환기를 설명하기 위한 블록도이다.2 is a block diagram illustrating another conventional digital-to-analog converter.

도 3은 종래의 또 다른 디지털 아날로그 변환기를 설명하기 위한 블록도이다.3 is a block diagram illustrating another conventional digital-to-analog converter.

도 3a는 도 3에서 사용되는 신호들 간의 관계를 설명하기 위한 타이밍도이다.FIG. 3A is a timing diagram for describing a relationship between signals used in FIG. 3.

도 4는 본 발명의 일 실시예에 따른 디지털 아날로그 변환 장치를 설명하기 위한 블록도이다.4 is a block diagram illustrating a digital-to-analog converter according to an embodiment of the present invention.

도 5는 본 발명의 다른 일 실시예에 따른 디지털 아날로그 변환 장치를 설명하기 위한 블록도이다.5 is a block diagram illustrating a digital-to-analog converter according to another embodiment of the present invention.

도 6은 본 발명의 다른 일 실시예에 따른 디지털 아날로그 변환 장치를 설명하기 위한 블록도이다.6 is a block diagram illustrating a digital-to-analog converter according to another embodiment of the present invention.

<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

401：데이터 래치부 402, 403：제1 및 제2 데이터 래치401: data latch section 402, 403: first and second data latches

404：디지털 아날로그 변환부 405：기준 전압 공급부404: digital-to-analog converter 405: reference voltage supply

406：스위치 제어부 407：이득 증폭부406: switch control section 407: gain amplifier section

본 발명은 디지털 아날로그(Digital-to-analog, D/A) 변환 장치에 대한 것으로, 보다 상세하게는 레벨 쉬프트 회로를 사용하지 않는 디지털 아날로그 변환 장치에 관한 것이다.The present invention relates to a digital-to-analog (D / A) converter, and more particularly to a digital-to-analog converter that does not use a level shift circuit.

디지털 아날로그 변환기는 디지털 입력 신호를 아날로그 출력 신호로 변환 할 때 주로 사용된다. 도 1은 종래의 디지털 아날로그 변환 장치를 예시한 블록도이다. 도 1을 참조하면, 상기 디지털 아날로그 변환 장치(digital-to-analog converter)는 데이터 래치부(data-latch unit)(101), 디지털 아날로그 변환부(D/A conversion unit)(104), 레벨 쉬프트부(level shift units)(108, 109), 스위치(switches)(S1, S2) 및 단위이득 증폭부(unity-gain amplifier)(107)를 포함한다. 상기 데이터 래치부(101)는 제1 데이터 래치(data-latch)(102) 및 제2 데이터 래치(103)를 포함한다. 상기 디지털 아날로그 변환부(104)는 기준 전압 공급부(reference voltage supply)(105) 및 스위치 제어부(switch control unit)(106)를 포함한다.Digital analog converters are mainly used to convert digital input signals to analog output signals. 1 is a block diagram illustrating a conventional digital analog converter. Referring to FIG. 1, the digital-to-analog converter includes a data latch unit 101, a digital analog converter 104, and a level shift. Level shift units 108 and 109, switches S1 and S2, and a unity-gain amplifier 107 are included. The data latch unit 101 includes a first data latch 102 and a second data latch 103. The digital analog converter 104 includes a reference voltage supply 105 and a switch control unit 106.

도 1a는 도 1에서 사용되는 서로 겹치지 않는 클록 신호 CK1 및 CK2를 설명하기 위한 개략적인 타이밍도이다. 도 1 및 도 1a를 참조하면, 첫 번째 위상구간(즉, 클록 신호 CK1이 높은 레벨을 갖는 구간)에서 디지털 입력 데이터(digital input data)(Din)가 상기 데이터 래치(102)에 입력된다. 이전의 디지털 입력 데이터는 상기 데이터 래치(103)에 여전히 래치(latch)되어 있다. 이때, 상기 스위치(S2)는 상기 클록 신호 CK1에 의해 제어되므로 온(on)된다. 따라서 상기 데이터 래치(103)에 래치되어 있던 상기 이전의 디지털 입력 데이터는 상기 레벨 쉬프트부(109) 및 상기 스위치(S2)를 통해 상기 스위치 제어부(106)로 전달되어 디지털 아날로그 변환이 수행된다. 상응하는 아날로그 전압이 상기 기준 전압 공급부(105)로부터 상기 단위 이득 증폭부(107)에 제공되고 아날로그 출력 신호(analog output data)(Aout)로 출력된다.FIG. 1A is a schematic timing diagram for describing clock signals CK1 and CK2 that do not overlap each other used in FIG. 1. 1 and 1A, digital input data Din is input to the data latch 102 in a first phase section (ie, a section in which the clock signal CK1 has a high level). Previous digital input data is still latched in the data latch 103. At this time, since the switch S2 is controlled by the clock signal CK1, the switch S2 is turned on. Therefore, the previous digital input data latched in the data latch 103 is transferred to the switch controller 106 through the level shift unit 109 and the switch S2 to perform digital analog conversion. The corresponding analog voltage is provided from the reference voltage supply 105 to the unit gain amplifier 107 and output as analog output data Aout.

두 번째 위상구간(즉, 클록 신호 CK2가 높은 레벨을 갖는 구간)에서 다음 디지털 입력 데이터(Din)가 상기 데이터 래치(103)에 입력되는데, 첫 번째 위상 구간에서 입력되었던 디지털 입력 데이터는 여전히 상기 데이터 래치(102)에 래치되어 있다. 이때, 상기 스위치(S1)는 상기 클록 신호(CK2)에 의해 제어되므로 온(on)된다. 따라서 첫 번째 위상 구간에서 입력되어 상기 데이터 래치(102)에 래치되어 있던 상기 디지털 입력 데이터는 상기 레벨 쉬프트부(108) 및 스위치(S1)를 통해 상기 스위치 제어부(106)로 전달되어 디지털 아날로그 변환이 수행된다. 상응하는 아날로그 전압이 상기 기준 전압 공급부(105)로부터 상기 단위 이득 증폭부(107)에 제공되고 아날로그 출력 신호(Aout)로 출력된다.In the second phase section (i.e., the section in which the clock signal CK2 has a high level), the next digital input data Din is input to the data latch 103, and the digital input data input in the first phase section is still the data. It is latched to the latch 102. At this time, since the switch S1 is controlled by the clock signal CK2, the switch S1 is turned on. Accordingly, the digital input data input in the first phase section and latched in the data latch 102 is transferred to the switch control unit 106 through the level shift unit 108 and the switch S1 to perform digital analog conversion. Is performed. The corresponding analog voltage is provided from the reference voltage supply 105 to the unit gain amplifier 107 and output as an analog output signal Aout.

상기 데이터 래치들(102, 103)은 모두 제1 전압(VDD1) 및 제2 전압(VSS1)에서 동작한다. 상기 기준 전압 공급부(105)는 디지털 아날로그 변환을 위한 복수개의 기준전압을 공급하기 위해 제3 전압(VDD2) 및 제4 전압(VSS2)에서 동작한다. 상 기 레벨 쉬프트부들(108, 109)은 상기 디지털 입력 데이터의 전압 레벨을 증가시켜 상기 스위치 제어부(106)내에 포함되는 스위치들이 완전히 온(on)되도록 한다. 상기 단위 이득 증폭부(107)는 부하를 구동하는 능력을 높이기 위해 제5 전압(VDD3) 및 제6 전압(VSS3)에 연결되어 있다. 상기 데이터 래치부(101)로 인해, 종래에 사용되는 전압들(VDD1, VSS1)은 전압 범위가 항상 낮으며, 다른 전압들(VDD2, VSS2, VDD3, VSS3)보다 그 크기가 작다. 따라서 종래의 기술에서는 레벨 쉬프트부를 이용하여 입력 데이터의 전압 레벨을 증가시켜야 한다. 상기 스위치 제어부(106) 내의 스위치들이 완전히 온(on)되거나 오프(off)되어야 하므로, 상기 레벨 쉬프트부들(108, 109)은 별도의 전압(VDD4, VSS4)에서 동작해야 하며 상기 전압(VDD4, VSS4)은 상기 전압(VDD2, VSS2)보다 작으면 안 된다.The data latches 102 and 103 both operate at a first voltage VDD1 and a second voltage VSS1. The reference voltage supply unit 105 operates at the third voltage VDD2 and the fourth voltage VSS2 to supply a plurality of reference voltages for digital-to-analog conversion. The level shift units 108 and 109 increase the voltage level of the digital input data so that the switches included in the switch control unit 106 are completely turned on. The unit gain amplifier 107 is connected to the fifth voltage VDD3 and the sixth voltage VSS3 in order to increase the ability to drive the load. Due to the data latch unit 101, the voltages VDD1 and VSS1 used in the related art are always low in voltage range and smaller in size than other voltages VDD2, VSS2, VDD3, and VSS3. Therefore, in the related art, the voltage level of the input data must be increased by using the level shift unit. Since the switches in the switch control unit 106 must be completely on or off, the level shift units 108 and 109 must operate at separate voltages VDD4 and VSS4 and the voltages VDD4 and VSS4. ) Must not be less than the voltages VDD2 and VSS2.

도 2는 또 다른 종래의 디지털 아날로그 변환기를 예시한 개략적인 블록도이다. 도 2를 참조하면, 데이터 래치부(201), 디지털 아날로그 변환부(204) 및 단일이득 증폭부(207)가 포함되어 있다. 상기 데이터 래치부(201)는 제1 데이터 래치(202) 및 제2 데이터 래치(203)를 포함한다. 상기 디지털 아날로그 변환부(204)는 기준 전압 공급부(205) 및 스위치 제어부(206)를 포함한다. 클록 신호들(CK1, CK2)의 타이밍 시퀀스는 도 1a를 참조한다. 클록 신호(CK1)가 높은 레벨일 때, 디지털 입력 데이터(Din)가 상기 제1 데이터 래치(202)에 입력되는데, 이전에 입력된 디지털 입력 데이터는 상기 제2 데이터 래치(203)에 래치되었다가 바로 상기 레벨 쉬프트부(208)로 전달된다. 클록 신호(CK2)가 높은 레벨일 때에는, 상기 디지털 입력 데이터는 제1 데이터 래치(202)에 래치되어 있다가 곧바로 상기 제2 데이터 래치 (203)에 입력된다. 상기 제2 데이터 래치(203)에 래치되어 있던 이전 디지털 입력 데이터는 갱신되고 곧바로 상기 레벨 쉬프트부(208)로 전달된다. 상기 제2 데이터 래치(203)는 전압 VDD1 및 VSS1에서 동작하는데, 여기서 출력되는 래치 데이터는 상기 스위치 제어부(206)의 스위치를 구동하기에 충분하지 않다. 따라서 상기 레벨 쉬프트부(208)는 디지털 입력 데이터를 더 높은 전압 레벨로 바꿔줌으로써, 상기 스위치 제어부(206)의 스위치들을 완전히 온 또는 오프 시킬 수 있다. 상기 디지털 아날로그 변환부(204)는 상기 기준 전압 공급부(205) 및 상기 레벨 쉬프트부(208)에서 출력되는 디지털 코드에 따라서 아날로그 전압을 생성한다. 기준 전압 공급부(205)로부터 공급되는 상응하는 아날로그 전압은 단위 이득 증폭부(207)에 전달되고 아날로그 출력 신호(Aout)로 출력된다. 상기 단위 이득 증폭부(207)는 부하를 구동하는 능력을 증가시키기 위해 사용된다.2 is a schematic block diagram illustrating another conventional digital analog converter. Referring to FIG. 2, a data latch unit 201, a digital analog converter 204, and a single gain amplifier 207 are included. The data latch unit 201 includes a first data latch 202 and a second data latch 203. The digital analog converter 204 includes a reference voltage supply unit 205 and a switch controller 206. See FIG. 1A for the timing sequence of the clock signals CK1 and CK2. When the clock signal CK1 is at a high level, digital input data Din is input to the first data latch 202, and previously input digital input data is latched to the second data latch 203. Immediately transferred to the level shift unit 208. When the clock signal CK2 is at a high level, the digital input data is latched to the first data latch 202 and immediately input to the second data latch 203. The previous digital input data latched in the second data latch 203 is updated and immediately transferred to the level shift unit 208. The second data latch 203 operates at voltages VDD1 and VSS1, where the latch data output is not sufficient to drive a switch of the switch controller 206. Accordingly, the level shift unit 208 may completely turn on or off the switches of the switch controller 206 by changing the digital input data to a higher voltage level. The digital-to-analog converter 204 generates an analog voltage according to the digital code output from the reference voltage supply unit 205 and the level shift unit 208. The corresponding analog voltage supplied from the reference voltage supply 205 is transmitted to the unit gain amplifier 207 and output as an analog output signal Aout. The unit gain amplifier 207 is used to increase the ability to drive the load.

다음으로, 클록 신호(CK1)가 높은 레벨로 다시 올라가면, 다음번 디지털 입력 데이터가 상기 제1 데이터 래치(202)로 입력되고, 이전 디지털 입력 데이터들은 상기 제2 데이터 래치(203)에 래치되어 있다가 곧바로 상기 레벨 쉬프트부(208)로 전달된다. 클록 신호(CK2)가 다시 높은 레벨이 되면, 상기 다음번 디지털 입력 데이터가 상기 제1 데이터 래치(202)에 래치되어 있다가 상기 제2 데이터 래치(203) 및 상기 레벨 쉬프트부(208)로 차례로 전달된다. 상기 제2 데이터 래치(203)에 저장된 디지털 입력 데이터는 그에 맞게 갱신된다. 따라서 디지털 아날로그 변환부(204)가 새로운 아날로그 전압을 출력하고, 단위 이득 증폭부(207)에 의해 출력된다.Next, when the clock signal CK1 rises again to a high level, next digital input data is input to the first data latch 202, and previous digital input data are latched to the second data latch 203. Immediately transferred to the level shift unit 208. When the clock signal CK2 becomes high again, the next digital input data is latched in the first data latch 202 and then sequentially transferred to the second data latch 203 and the level shift unit 208. do. The digital input data stored in the second data latch 203 is updated accordingly. Accordingly, the digital analog converter 204 outputs a new analog voltage and is output by the unit gain amplifier 207.

도 2에 나타나 있듯이, 상기 데이터 래치들(202, 203)은 전압 VDD1 및 VSS1에서 동작한다. 상기 기준 전압 공급부(205)는 전압 VDD2 및 VSS2에서 동작한다. 디지털 아날로그 변환기의 전체 동작 원리는 도 1과 관련하여 설명한 것과 유사하다. 도 1 및 도 2 간의 중요한 차이점은 도 2의 데이터 래치들(202, 203)은 직렬로 연결되어 있으며, 따라서 레벨 쉬프트부도 하나만 필요하다는 점이다.As shown in FIG. 2, the data latches 202 and 203 operate at voltages VDD1 and VSS1. The reference voltage supply unit 205 operates at voltages VDD2 and VSS2. The overall operating principle of the digital to analog converter is similar to that described in connection with FIG. An important difference between FIG. 1 and FIG. 2 is that the data latches 202 and 203 of FIG. 2 are connected in series, so only one level shifting part is required.

도 3은 또 다른 종래 기술에 따른 디지털 아날로그 변환 장치를 예시한 것이다. 도 3을 참조하면, 디지털 아날로그 변환 장치는 다수의 채널을 가지며, 상기 다수의 채널은 각각 하나의 D/A 변환기(즉, DAC1 내지 DACm)를 가지며, 단지 하나의 기준 전압 공급부를 사용한다. m번째 D/A 변환기(DACm)를 예로 들면, 데이터 래치부(301), 레벨 쉬프트부(309), D/A 변환부(305) 및 단일이득 증폭부(308)가 포함되어 있다. 상기 데이터 래치(301)는 쉬프트 레지스터(shift register)(302), 제1 데이터 래치(303) 및 제2 데이터 래치(304)를 포함한다. 상기 D/A 변환부(305)는 기준 전압 공급부(306) 및 스위치 제어부(307)를 갖는다. 제2 제어 신호(CT2)가 상기 데이터 래치(304)를 제어하는데 사용되며, 제1 클록 신호(CK1) 및 제1 제어 신호(CT1)는 상기 쉬프트 레지스터(302)를 활성화시키는데 사용된다.Figure 3 illustrates another analog-to-digital converter according to the prior art. Referring to FIG. 3, the digital-to-analog converter has a plurality of channels, each of which has one D / A converter (ie, DAC1 to DACm) and uses only one reference voltage supply. For example, the data latch unit 301, the level shift unit 309, the D / A converter 305, and the single gain amplifier 308 are included as the m-th D / A converter DACm. The data latch 301 includes a shift register 302, a first data latch 303, and a second data latch 304. The D / A converter 305 includes a reference voltage supply unit 306 and a switch controller 307. A second control signal CT2 is used to control the data latch 304, and a first clock signal CK1 and a first control signal CT1 are used to activate the shift register 302.

도 3a는 도 3의 신호들의 시간상 관계를 나타내는 타이밍도이다. 도 3 및 도3a를 참조하면, 상기 D/A 변환기들(DAC1 내지 DACm)에 포함된 각각의 쉬프트 레지스터들은 상기 제1 클록 신호(CK1)의 시퀀스에 따라 상기 제1 제어 신호(CT1)를 순차적으로 전달한다. 상기 제1 클록 신호(CK1)를 통해서 상기 제1 제어 신호(CT1)가 하이 레벨임이 탐지될 때마다, 상기 쉬프트 레지스터(302)는 상기 제1 데이터 래치 (303)에 제1 활성화 신호를 출력한다. 따라서 제1 데이터 입력 신호(Din)가 인가되고 상기 제1 데이터 래치(303)에 래치된다. 다시 말해서, 상기 D/A 변환기들(DAC1 내지 DACm)에서는, 상기 쉬프트 레지스터들은 클록 신호(CK1)에 따라서 일련의 활성화 신호들을 상기 제1 데이터 래치들에 제공하며, 디지털 입력 데이터(Din)들이 시리얼 데이터 형태로 전달되고 차례로 상기 제1 데이터 래치들에 래치된다. 상기 시리얼 형태의 디지털 입력 데이터들이 상기 제1 데이터 래치들에 전부 래치되고 나면, 상기 제2 제어 신호(CT2)가 하이 레벨로 변한다. 제1 클록 신호(CK1)를 통해서 상기 제2 제어 신호(CT2)가 하이 레벨임이 탐지될 때마다, 상기 제1 데이터 래치(예를 들어, 303)에 래치된 데이터는 제2 데이터 래치(예를 들어, 304)로 전달되고 래치된다. 상기 레벨 쉬프트부(예를 들어, 309)는 상기 디지털 입력 데이터를 더 높은 레벨의 전압으로 변환하고, 그럼으로써 상기 스위치 제어부(예를 들어, 307) 내의 스위치들을 완전히 온 또는 오프한다. 상기 스위치 제어부는, 상기 레벨 쉬프트부에서 출력되는 디지털 코드에 따라서, 상기 기준 전압 공급부(306)에 의해 출력되는 기준 전압 중에서 상응하는 기준 전압을 선택하고 아날로그 전압으로 출력한다. 상기 단위이득 증폭부(예를 들어, 308)는 부하 구동 능력을 증가시키기 위해 사용된다.FIG. 3A is a timing diagram illustrating a time relationship of the signals of FIG. 3. 3 and 3A, respective shift registers included in the D / A converters DAC1 to DACm sequentially sequence the first control signal CT1 according to the sequence of the first clock signal CK1. To pass. Whenever the first control signal CT1 is detected to be high level through the first clock signal CK1, the shift register 302 outputs a first activation signal to the first data latch 303. . Accordingly, a first data input signal Din is applied and latched in the first data latch 303. In other words, in the D / A converters DAC1 to DACm, the shift registers provide a series of activation signals to the first data latches in accordance with a clock signal CK1, and the digital input data Din are serial. It is passed in data form and in turn latched to the first data latches. After the serial digital input data is completely latched in the first data latches, the second control signal CT2 changes to a high level. Whenever it is detected through the first clock signal CK1 that the second control signal CT2 is at a high level, the data latched in the first data latch (for example, 303) is changed to a second data latch (for example, For example, it is passed to 304 and latched. The level shifter (e.g., 309) converts the digital input data to a higher level of voltage, thereby turning the switches in the switch control (e.g., 307) completely on or off. The switch controller selects a corresponding reference voltage among the reference voltages output by the reference voltage supply unit 306 according to the digital code output from the level shift unit and outputs the analog voltage as an analog voltage. The unit gain amplifier (eg, 308) is used to increase the load driving capability.

다음으로, 상기 제1 제어 신호(CT1)가 다시 하이 레벨로 되고 제1 클록 신호(CK1)에 의해 하이 레벨임이 탐지되는 때에 제1 데이터 래치에 래치된 데이터가 갱신되고 래치된다. 위에서 설명한 데이터 래칭 동작이 반복된다. D/A 변환 동작의 원리는 도 1 및 도 2의 설명과 유사하다. 중요한 차이점은, 도 3의 장치에서는 제1 데이터 래치들에 다수의 디지털 입력 데이터를 래치할 수 있다는 점과, 상기 제1 데이터 래치들은 상기 쉬프트 레지스터들의 명령에 따라서 디지털 입력 데이터를 래치한다는 것이다. 도 3에서 알 수 있듯이, 상기 데이터 래치들 및 쉬프트 레지스터들은 전압 VDD1 및 VSS1에서 동작하는 반면, 기준 전압 공급부(306)는 전압 VDD2 및 VSS2에서 동작한다. 상기 단일이득 증폭부(309)는 전압 VDD3 및 VSS3에서 동작하며, 레벨 쉬프트부(309)는 전압 VDD4 및 VSS4에서 동작한다.Next, the data latched in the first data latch is updated and latched when the first control signal CT1 becomes high again and is detected to be high level by the first clock signal CK1. The data latching operation described above is repeated. The principle of the D / A conversion operation is similar to that of FIGS. 1 and 2. An important difference is that the device of FIG. 3 can latch a plurality of digital input data in first data latches, and the first data latches latch digital input data in accordance with an instruction of the shift registers. As can be seen in FIG. 3, the data latches and shift registers operate at voltages VDD1 and VSS1, while the reference voltage supply 306 operates at voltages VDD2 and VSS2. The single gain amplifier 309 operates at voltages VDD3 and VSS3, and the level shifter 309 operates at voltages VDD4 and VSS4.

도 1, 도 및 도 3에 설명된 종래 기술에서, 전압들은 VDD1 < VDD2 ≤ VDD4 ≤ VDD3 및 VSS3 ≤ VSS4 ≤ VSS2 < VSS1의 관계를 가진다. 따라서 종래 기술은 상기 스위치 제어부 내의 스위치들을 완전히 온 또는 오프 함으로써 디지털 아날로그 변환을 완전히 수행하기 위해, 디지털 입력 데이터의 전압 레벨을 증가시키는 레벨 쉬프트를 반드시 필요로 한다.In the prior art described in Figs. 1, 3 and 3, the voltages have a relationship of VDD1 < VDD2 < VDD4 < VDD3 and VSS3 < VSS4 < VSS2 < VSS1. Therefore, the prior art necessarily requires a level shift that increases the voltage level of the digital input data in order to fully perform digital analog conversion by completely turning on or off the switches in the switch control section.

본 발명의 목적은 레벨 쉬프트부를 사용하지 않고도 디지털 아날로그 변환을 완전히 할 수 있는 디지털 아날로그 변환 장치를 제공하는데 있다.SUMMARY OF THE INVENTION An object of the present invention is to provide a digital-to-analog converter that can complete digital-to-analog conversion without using a level shift unit.

본 발명의 일 실시예에 따른 디지털 아날로그 변환 장치는 데이터 래치부, 제1 스위치, 제2 스위치, 디지털 아날로그 변환부 및 이득 증폭부를 포함한다. 상기 데이터 래치부는 입력 단자, 제1 출력 단자 및 제2 출력 단자를 가진다. 상기 데이터 래치부는 상기 입력단자에서 상기 디지털 입력 데이터를 수신하고, 제2 주기 동안에 상기 디지털 입력 데이터를 래치하여 상기 제1 출력 단자에서 상기 래치 된 데이터를 출력하며, 제1 주기 동안에 상기 디지털 입력 데이터를 래치하여 상기 제2 출력 단자에서 상기 래치된 데이터를 출력한다. 상기 출력되는 데이터의 전압 레벨은 제1 전압 및 제2 전압 사이의 값을 가진다. 상기 제1 스위치는 제1 단자 및 제2 단자를 가지며, 상기 제1 단자는 상기 데이터 래치부의 제1 출력 단자에 결합되어, 상기 제1 주기 동안에는 상기 제1 단자와 상기 제2 단자를 분리시키고, 상기 제2 주기 동안에는 상기 제1 단자와 상기 제2 단자를 연결시킨다. 상기 제2 스위치는 제1 단자 및 제2 단자를 가지며, 상기 제1 단자는 상기 데이터 래치부의 제2 출력 단자에 결합되어, 상기 제2 주기 동안에는 상기 제1 단자와 상기 제2 단자를 분리시키고, 상기 제1 주기 동안에는 상기 제1 단자와 상기 제2 단자를 연결시킨다. 상기 디지털 아날로그 변환부는 입력 단자 및 출력 단자를 가지며, 상기 입력단자는 상기 제1 스위치 및 상기 제2 스위치의 제2 단자들에 결합되어 상기 데이터 래치부로부터 출력된 디지털 데이터를 수신하며, 상기 출력단자로부터 상기 디지털 데이터에 상응하는 아날로그 전압이 출력되고, 상기 아날로그 전압의 레벨은 제3 전압 및 제4 전압 사이의 값을 가진다. 상기 이득 증폭부는 입력 단자가 상기 디지털 아날로그 변환부의 출력 단자와 결합되어, 상기 아날로그 전압을 증폭하여 생성한 상기 아날로그 출력 신호를 출력 단자에서 출력하며, 상기 아날로그 출력 신호의 전압 레벨은 제5 전압 및 제6 전압 사이의 값을 가진다.The digital analog converter according to an embodiment of the present invention includes a data latch unit, a first switch, a second switch, a digital analog converter, and a gain amplifier. The data latch portion has an input terminal, a first output terminal and a second output terminal. The data latch unit receives the digital input data at the input terminal, latches the digital input data during a second period, outputs the latched data at the first output terminal, and outputs the digital input data during the first period. The latch outputs the latched data at the second output terminal. The voltage level of the output data has a value between the first voltage and the second voltage. The first switch has a first terminal and a second terminal, and the first terminal is coupled to a first output terminal of the data latch unit to separate the first terminal and the second terminal during the first period, The first terminal and the second terminal are connected during the second period. The second switch has a first terminal and a second terminal, and the first terminal is coupled to a second output terminal of the data latch portion to separate the first terminal and the second terminal during the second period, The first terminal and the second terminal are connected during the first period. The digital analog converter has an input terminal and an output terminal, and the input terminal is coupled to the second terminals of the first switch and the second switch to receive digital data output from the data latching unit, and the output terminal From the analog voltage corresponding to the digital data is output, the level of the analog voltage has a value between the third voltage and the fourth voltage. The gain amplifier unit is coupled to an output terminal of the digital analog converter, and outputs the analog output signal generated by amplifying the analog voltage at an output terminal, wherein the voltage level of the analog output signal is a fifth voltage and the It has a value between 6 voltages.

본 발명의 다른 실시예에 따른 디지털 아날로그 변환 장치는 데이터 래치부, 디지털 아날로그 변환부 및 이득 증폭부를 포함한다. 상기 데이터 래치부는 입력 단자에서 상기 디지털 입력 데이터를 수신하고, 출력 단자에서 제2 래치 데이터를 출력하며, 상기 제2 래치 데이터의 전압 레벨은 제1 전압 및 제2 전압 사이의 값을 가진다. 상기 디지털 아날로그 변환부는 상기 데이터 래치부의 출력 단자에 결합된 입력 단자에서 상기 데이터 래치부에서 출력되는 상기 제2 래치 데이터를 수신하고, 출력단자에서 상기 제2 래치 데이터에 상응하는 아날로그 전압을 출력하며, 상기 아날로그 전압의 전압 레벨은 제3 전압 및 제4 전압 사이의 값을 가진다. 상기 이득 증폭부는 상기 디지털 아날로그 변환부의 출력 단자에 결합된 입력 단자를 가지고, 상기 아날로그 전압을 증폭하여 생성한 상기 아날로그 출력 신호를 출력하며, 상기 아날로그 출력 신호의 전압 레벨은 제5 전압 및 제6 전압 사이의 값을 가진다.A digital analog converter according to another embodiment of the present invention includes a data latch unit, a digital analog converter and a gain amplifier. The data latch unit receives the digital input data at an input terminal, outputs second latch data at an output terminal, and a voltage level of the second latch data has a value between a first voltage and a second voltage. The digital analog converter receives the second latch data output from the data latch unit at an input terminal coupled to an output terminal of the data latch unit, and outputs an analog voltage corresponding to the second latch data at an output terminal. The voltage level of the analog voltage has a value between the third voltage and the fourth voltage. The gain amplifier has an input terminal coupled to an output terminal of the digital analog converter, and outputs the analog output signal generated by amplifying the analog voltage, wherein the voltage level of the analog output signal is a fifth voltage and a sixth voltage. Has a value between

본 발명의 다른 실시예에 따른 디지털 아날로그 변환 장치는 쉬프트 레지스터, 데이터 래치부, 디지털 아날로그 변환부 및 이득 증폭부를 포함한다. 상기 쉬프트 레지스터는 제1 제어 신호를 수신하는 제1 단자 및 제1 클록 신호를 수신하는 제2 단자를 가지며, 수신한 상기 제1 제어 신호를 상기 제1 클록 신호에 따라 순차적으로 쉬프트(shift)된 제어 신호를 출력 단자에서 출력한다. 상기 데이터 래치부는 상기 디지털 입력 데이터를 수신하는 제1 단자 및 상기 쉬프트 레지스터의 출력 단자와 결합된 제2 단자를 가지며, 상기 쉬프트된 제어 신호 및 제2 제어 신호에 따라 상기 디지털 입력 데이터를 수신하고 래치하며, 출력 단자로부터 제2 래치 데이터를 출력하되, 상기 제2 제어 신호의 전압 레벨은 제1 전압 및 제2 전압 사이의 값을 가진다. 상기 디지털 아날로그 변환부는 상기 데이터 래치부의 출력 단자에 결합된 입력 단자를 가지며, 상기 데이터 래치부에서 출력된 제2 래치 데이터를 수 신하고 출력 단자에서 상응하는 아날로그 전압을 출력하며, 상기 아날로그 전압은 제3 전압 및 제4 전압 사이의 값을 가진다. 상기 이득 증폭부는 상기 디지털 아날로그 변환부의 출력 단자에 결합된 입력 단자를 가지며, 상기 아날로그 전압을 증폭하여 생성한 상기 아날로그 출력 신호를 출력단자에서 출력하고, 상기 아날로그 출력 신호의 전압 레벨은 제5 전압 및 제6 전압 사이의 값을 가진다. A digital analog converter according to another embodiment of the present invention includes a shift register, a data latch unit, a digital analog converter, and a gain amplifier. The shift register has a first terminal for receiving a first control signal and a second terminal for receiving a first clock signal, and sequentially shifts the received first control signal according to the first clock signal. The control signal is output from the output terminal. The data latch unit has a first terminal for receiving the digital input data and a second terminal coupled with an output terminal of the shift register, and receives and latches the digital input data according to the shifted control signal and the second control signal. And outputting second latch data from an output terminal, wherein the voltage level of the second control signal has a value between the first voltage and the second voltage. The digital analog converter has an input terminal coupled to an output terminal of the data latch portion, receives the second latch data output from the data latch portion, and outputs a corresponding analog voltage at the output terminal, wherein the analog voltage is equal to the first terminal. Has a value between the third voltage and the fourth voltage. The gain amplifier unit has an input terminal coupled to an output terminal of the digital analog converter, and outputs the analog output signal generated by amplifying the analog voltage at an output terminal, wherein the voltage level of the analog output signal is a fifth voltage and Has a value between the sixth voltage.

본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.With respect to the embodiments of the present invention disclosed in the text, specific structural to functional descriptions are merely illustrated for the purpose of describing embodiments of the present invention, embodiments of the present invention may be implemented in various forms and It should not be construed as limited to the embodiments described in.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조 부호를 구성요소에 대해 사용하였다.As the inventive concept allows for various changes and numerous embodiments, particular embodiments will be illustrated in the drawings and described in detail in the text. However, this is not intended to limit the present invention to a specific disclosed form, it should be understood to include all modifications, equivalents, and substitutes included in the spirit and scope of the present invention. Similar reference numerals are used for the components in describing the drawings.

제1, 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소도 제1 구성 요소로 명명될 수 있다. Terms such as first and second may be used to describe various components, but the components should not be limited by the terms. The terms are used only for the purpose of distinguishing one component from another. For example, without departing from the scope of the present invention, the first component may be referred to as the second component, and similarly, the second component may also be referred to as the first component.

어떤 구성 요소가 다른 구성 요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성 요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성 요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성 요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성 요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.When a component is said to be "connected" or "connected" to another component, it may be directly connected to or connected to that other component, but it may be understood that other components may exist in the middle. Should be. On the other hand, when a component is said to be "directly connected" or "directly connected" to another component, it should be understood that there is no other component in between. Other expressions describing the relationship between components, such as "between" and "immediately between," or "neighboring to," and "directly neighboring to" should be interpreted as well.

본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.The terminology used herein is for the purpose of describing particular example embodiments only and is not intended to be limiting of the present invention. Singular expressions include plural expressions unless the context clearly indicates otherwise. In this application, the terms "comprise" or "having" are intended to indicate that there is a feature, number, step, action, component, part, or combination thereof that is described, and that one or more other features or numbers are present. It should be understood that it does not exclude in advance the possibility of the presence or addition of steps, actions, components, parts or combinations thereof.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다. Unless defined otherwise, all terms used herein, including technical or scientific terms, have the same meaning as commonly understood by one of ordinary skill in the art. Terms such as those defined in the commonly used dictionaries should be construed as having meanings consistent with the meanings in the context of the related art and shall not be construed in ideal or excessively formal meanings unless expressly defined in this application. Do not.

이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.Hereinafter, with reference to the accompanying drawings, it will be described in detail a preferred embodiment of the present invention. The same reference numerals are used for the same elements in the drawings, and duplicate descriptions of the same elements are omitted.

도 4는 본 발명의 일 실시예에 따른 D/A 변환 장치를 설명하기 위한 블록도이다. 도 4를 참조하면, D/A 변환 장치는 디지털 입력 데이터(Din)를 아날로그 출력 신호(Aout)로 변환한다. 상기 D/A 변환 장치는 데이터 래치부(401), 제1 스위치(S1), 제2 스위치(S2) D/A 변환부(404) 및 이득 증폭부(gain amplifier)(407)를 포함한다. 상기 데이터 래치부(401)의 입력 단자는 디지털 입력 데이터(Din)를 수신하여, 두 번째 주기에서 상기 수신된 디지털 입력 데이터를 래치하고 래치된 데이터를 제1 데이터 래치의 출력 단자로부터 상기 제1 스위치(S1)로 출력한다. 첫 번째 주기에서는 디지털 입력 데이터(Din)를 래치하고, 래치된 데이터를 제2 데이터 래치의 출력 단자로부터 상기 제2 스위치(S2)로 출력한다. 상기 제1 스위치(S1)는 상기 제2 스위치(S2)가 온(on)되는 제1 주기 동안에는 오프(off)된다. 상기 제1 스위치(S1)는 상기 제2 스위치(S2)가 오프(off)되는 제2 주기 동안에 온(on)된다. 상기 D/A 변환부(404)의 입력 단자는 상기 제1 스위치(S1) 및 제2 스위치(S2)의 각 출력 단자와 결합되어 있어, 상기 데이터 래치부(401)로부터 출력되는 데이터를 변환한다. 상기 D/A 변환부(404)는 상응하는 아날로그 전압을 상기 이득 증폭부(407)로 출력한다. 상기 이득 증폭부(407)는 상기 D/A 변환부(404)로부터 출력된 상기 아날로그 전압을 증폭하여 아날로그 출력 신호(Aout)를 출력한다. 이때, 아날로그 출력 신호(Aout)의 전압 레벨은 제5 전압(VDD3) 및 제6 전압(VSS3) 사이의 값이다.4 is a block diagram illustrating a D / A conversion apparatus according to an embodiment of the present invention. Referring to FIG. 4, the D / A converter converts digital input data Din into an analog output signal Aout. The D / A converter includes a data latch unit 401, a first switch S1, a second switch S2, a D / A converter 404, and a gain amplifier 407. The input terminal of the data latch unit 401 receives digital input data Din, latches the received digital input data in a second period, and latches the latched data from the output terminal of the first data latch. Output to (S1). In the first period, the digital input data Din is latched, and the latched data is output from the output terminal of the second data latch to the second switch S2. The first switch S1 is turned off during the first period in which the second switch S2 is turned on. The first switch S1 is turned on during the second period in which the second switch S2 is turned off. An input terminal of the D / A converter 404 is coupled to each output terminal of the first switch S1 and the second switch S2 to convert data output from the data latch unit 401. . The D / A converter 404 outputs a corresponding analog voltage to the gain amplifier 407. The gain amplifier 407 amplifies the analog voltage output from the D / A converter 404 to output an analog output signal Aout. At this time, the voltage level of the analog output signal Aout is a value between the fifth voltage VDD3 and the sixth voltage VSS3.

상기 데이터 래치부(401)는 제1 데이터 래치(402) 및 제2 데이터 래치(403)를 포함한다. 상기 제1 데이터 래치(402)의 입력 단자와 상기 제2 데이터 래치(403)의 입력 단자는 각각 제1 주기 및 제2 주기 동안에 디지털 입력 데이터(Din)를 수신한다. 상기 제1 데이터 래치(402) 및 제2 데이터 래치(403)는 각각 디지털 입력 데이터(Din)를 래치하고, 각각 제2 주기 및 제1 주기 동안에 래치되어 있던 디지털 입력 데이터(Din)를 상기 제1 스위치(S1) 및 상기 제2 스위치(S2)에 출력한다. 여기서, 상기 제1 데이터 래치(402) 및 상기 제2 데이터 래치(403)에 래치되어 출력되는 데이터의 전압 레벨은 제1 전압(VDD1) 및 제2 전압(VSS1) 사이의 값이다. The data latch unit 401 includes a first data latch 402 and a second data latch 403. The input terminal of the first data latch 402 and the input terminal of the second data latch 403 receive digital input data Din during a first period and a second period, respectively. The first data latch 402 and the second data latch 403 latch digital input data Din, respectively, and respectively store digital input data Din latched during a second period and a first period. Output to switch S1 and said second switch S2. Here, the voltage level of data latched and output by the first data latch 402 and the second data latch 403 is a value between the first voltage VDD1 and the second voltage VSS1.

본 실시예에서, 상기 제1 주기 및 제2 주기간의 타이밍 시퀀스 관계는 도 1a의 경우와 같다. 상기 제1 주기 동안(즉, 클록 신호(CK1)가 하이 레벨일 때) 상기 디지털 입력 데이터(Din)가 제1 데이터 래치(402)에 입력되고, 동시에 클록 신호(CK1)에 의해 제어되는 상기 제2 스위치(S2)가 턴온 된다. 따라서 이전에 상기 제2 데이터 래치(403)에 래치되어 있던 디지털 데이터는 상기 제2 스위치(S2)를 통해 상기 D/A 변환부(404)에 전달되고, D/A 변환된다. 상기 제2 주기 동안(즉, 클록 신호(CK2)가 하이 레벨일 때), 후 순번의 디지털 입력 데이터(Din)가 제2 데이터 래치(403)에 입력되고, 동시에 상기 제2 클록 신호(CK2)에 의해 제어되는 상기 제1 스위치가 턴온 된다. 이때, 상기 제2 주기 동안에 상기 제1 데이터 래치(402)에 종전에 입력된 디지털 입력 데이터는 여전히 상기 제1 데이터 래치(402)에 래치되고, 곧바로 상기 제1 스위치(S1)를 통해 상기 D/A 변환부(404)에 전달된다.In this embodiment, the timing sequence relationship between the first period and the second period is the same as that of FIG. 1A. The digital input data Din is input to the first data latch 402 and simultaneously controlled by the clock signal CK1 during the first period (ie, when the clock signal CK1 is at a high level). 2 The switch S2 is turned on. Therefore, the digital data previously latched in the second data latch 403 is transferred to the D / A converter 404 through the second switch S2 and then D / A converted. During the second period (ie, when the clock signal CK2 is at a high level), subsequent digital input data Din is input to the second data latch 403 and at the same time, the second clock signal CK2. The first switch controlled by is turned on. At this time, the digital input data previously input to the first data latch 402 during the second period is still latched to the first data latch 402, and immediately through the first switch S1, the D / It is passed to the A converter 404.

상기 D/A 변환부(404)는 기준 전압 공급부(405) 및 스위치 제어부(406)를 포 함한다. 상기 기준 전압 공급부(405)는 전압 레벨이 제3 전압(VDD2) 및 제4 전압(VSS2) 사이에 있는 복수의 기준 전압들을 상기 스위치 제어부(406)에 공급한다. 상기 스위치 제어부(406)는 상기 기준 전압 공급부(405)로부터 제공된 기준 전압들 중에서 상기 제1 스위치(S1) 및 상기 제2 스위치(S2)로부터 수신된 래치된 데이터들에 따라 어느 하나의 상응하는 기준 전압을 선택한다. 선택된 기준 전압은 아날로그 전압으로서 상기 이득 증폭부(407)로 출력된다. 상기 이득 증폭부(407)는 1보다 큰 이득을 가지는데, 상기 D/A 변환부(404)로부터 출력되는 아날로그 전압을 증폭하여 아날로그 출력 신호(Aout)를 생성한다.The D / A converter 404 includes a reference voltage supply unit 405 and a switch controller 406. The reference voltage supply unit 405 supplies a plurality of reference voltages having a voltage level between the third voltage VDD2 and the fourth voltage VSS2 to the switch controller 406. The switch control unit 406 is any one of the reference voltages from among the reference voltages provided from the reference voltage supply unit 405 according to the latched data received from the first switch (S1) and the second switch (S2). Select the voltage. The selected reference voltage is output to the gain amplifier 407 as an analog voltage. The gain amplifier 407 has a gain greater than 1, and amplifies the analog voltage output from the D / A converter 404 to generate an analog output signal Aout.

본 발명의 실시예로부터, 상기 기준 전압 공급부(405)에 공급되는 전압 VDD2 및 VSS2의 전압 크기는 상기 데이터 래치부(401)에서 요구하는 전압 VDD1 및 VSS1의 전압 크기에 비해 크지 않으므로, 상기 스위치 제어 유닛(406) 내에 있는 스위치들이 완전히 켜지거나 꺼질 수 있다. 따라서 도 1의 레벨 쉬프트부(108, 109)는 필요하지 않다. 출력 부하의 특성을 만족하는 정상적인 아날로그 출력 전압 범위를 달성하기 위해서는, 상기 이득 증폭부(407)는 상기 D/A 변환부(404)의 출력 신호를 증폭할 수 있어야 한다. 도 4에 나타나있듯이, 이득 증폭부(407)의 전압 이득은 (VDD-VSS)/(VDD2-VSS2)와 같이 나타낼 수 있다. 이때, VDD 및 VSS는 예상되는 아날로그 출력 신호의 전압 범위보다 같거나 작다(즉, (VDD-VSS) ≤ (VDD3-VSS3)).Since the voltage magnitudes of the voltages VDD2 and VSS2 supplied to the reference voltage supply part 405 are not larger than those of the voltages VDD1 and VSS1 required by the data latching part 401, the switch control is performed. The switches in unit 406 may be turned on or off completely. Therefore, the level shift units 108 and 109 of FIG. 1 are not necessary. In order to achieve a normal analog output voltage range that satisfies the characteristics of the output load, the gain amplifier 407 should be able to amplify the output signal of the D / A converter 404. As shown in FIG. 4, the voltage gain of the gain amplifier 407 may be represented as (VDD-VSS) / (VDD2-VSS2). At this time, VDD and VSS are equal to or smaller than the voltage range of the expected analog output signal (ie, (VDD-VSS) ≤ (VDD3-VSS3)).

본 실시예에서, 상기 제1 전압 VDD1, 제3 전압 VDD2 및 제5 전압 VDD3은 VDD2 ≤ VDD1 ≤ VDD3의 관계가 있다. 또한 상기 제2 전압 VSS1, 제4 전압 VSS2 및 제 6 전압 VSS3은 VSS3 ≤ VSS1 ≤ VSS2의 관계가 있다.In the present embodiment, the first voltage VDD1, the third voltage VDD2, and the fifth voltage VDD3 have a relationship of VDD2 ≦ VDD1 ≦ VDD3. In addition, the second voltage VSS1, the fourth voltage VSS2, and the sixth voltage VSS3 have a relationship of VSS3 ≦ VSS1 ≦ VSS2.

종래 기술과 본 실시예의 차이점 중 하나는, 레벨 쉬프트부가 본 실시예에서는 생략된다는 점이다. 또, 본 실시예에서는 상기 이득 증폭부(407)의 이득이 단위 이득일 필요가 없으며 1보다 크다. 그 결과 본 발명에서는 레벨 쉬프트부가 불필요하며, 제조비용이 절감된다.One of the differences between the prior art and this embodiment is that the level shift portion is omitted in this embodiment. In this embodiment, the gain of the gain amplifier 407 does not need to be a unit gain but is greater than one. As a result, the level shift portion is unnecessary in the present invention, and manufacturing cost is reduced.

본 발명의 사상에 따라 구현하는 방법은 위의 실시예에 국한되지 않는다. 도 5는 본 발명의 다른 실시예에 다른 D/A 변환 장치의 블록도이다. 도 5를 참조하면, 데이터 래치부(501), D/A 변환부(504) 및 이득 증폭부(507)가 포함된다. 상기 데이터 래치부(501)는 제1 데이터 래치(502) 및 제2 데이터 래치(503)를 포함한다. 상기 D/A 변환부(504)는 기준 전압 공급부(505) 및 스위치 제어부(506)를 포함한다.The implementation method according to the spirit of the present invention is not limited to the above embodiment. 5 is a block diagram of a D / A conversion apparatus according to another embodiment of the present invention. Referring to FIG. 5, a data latch unit 501, a D / A converter 504, and a gain amplifier 507 are included. The data latch unit 501 includes a first data latch 502 and a second data latch 503. The D / A converter 504 includes a reference voltage supply unit 505 and a switch controller 506.

상기 제1 데이터 래치(502) 및 제2 데이터 래치(503)는 각각 제2 클록 신호(CK2) 및 제1 클록 신호(CK1)에 따라서 데이터를 래치한다. 본 실시예에서, 상기 제1 클록 신호(CK1) 및 제2 클록 신호(CK2) 간의 타이밍 관계는 도 1a의 경우와 같다. 제1 주기(즉, 상기 제1 클록 신호(CK1)가 하이 레벨일 때) 동안에, 디지털 입력 데이터(Din)가 상기 제1 데이터 래치(502)에 입력된다. 제2 주기(즉, 상기 제2 클록 신호(CK2)가 하이 레벨일 때) 동안에, 상기 디지털 입력 데이터는 상기 제1 데이터 래치(502)에 래치되고, 즉시 상기 제2 데이터 래치(503) 및 상기 스위치 제어부(506)에 전달된다. 상기 스위치 제어부(506)는 상기 제2 데이터 래치(503)에서 출력된 데이터에 따라서, 상기 기준 전압 공급부(505)로부터 출력된 기준 전압들 중 상응하는 하나의 기준 전압을 선택하고, 선택된 아날로그 기준 전압을 상기 이득 증폭부(507)로 출력한다.The first data latch 502 and the second data latch 503 latch data according to the second clock signal CK2 and the first clock signal CK1, respectively. In the present embodiment, the timing relationship between the first clock signal CK1 and the second clock signal CK2 is the same as that of FIG. 1A. During a first period (ie, when the first clock signal CK1 is at a high level), digital input data Din is input to the first data latch 502. During a second period (ie, when the second clock signal CK2 is at a high level), the digital input data is latched to the first data latch 502, and immediately the second data latch 503 and the It is transmitted to the switch control unit 506. The switch controller 506 selects a corresponding one of the reference voltages output from the reference voltage supply unit 505 according to the data output from the second data latch 503, and selects the selected analog reference voltage. Is output to the gain amplifier 507.

상기 제1 클록 신호(CK1)가 하이 레벨로 될 때, 후 순번의 디지털 입력 데이터(Din)가 상기 제1 데이터 래치(502)에 입력되며, 직전에 입력되었던 디지털 입력 데이터는 상기 제2 데이터 래치(503)에 여전히 래치되어 있다. 이때, 상기 D/A 변환부(504)는 계속하여 상기 제2 데이터 래치(503)에서 출력된 이전 디지털 입력 데이터에 따른 이전 아날로그 전압을 상기 이득 증폭부(507)에 출력한다. 상기 제2 클록 신호(CK2)가 다시 하이 레벨로 될 때, 상기 디지털 입력 데이터는 상기 제1 데이터 래치(502)에 래치되어 있고, 그 동안 상기 제2 데이터 래치(503)에 저장된 데이터는 갱신되며 바로 D/A 변환부(504)에 전달된다. 상기 D/A 변환부(504)는 이에 따라 새로운 아날로그 전압을 출력하고, 마지막으로 상기 이득 증폭부(507)가 새로운 아날로그 출력 신호(Aout)를 출력한다.When the first clock signal CK1 becomes high, subsequent digital input data Din is input to the first data latch 502, and the digital input data that was input immediately before is inputted to the second data latch. It is still latched at 503. In this case, the D / A converter 504 continuously outputs the previous analog voltage according to the previous digital input data output from the second data latch 503 to the gain amplifier 507. When the second clock signal CK2 becomes high again, the digital input data is latched in the first data latch 502, during which the data stored in the second data latch 503 is updated. Immediately transferred to the D / A converter 504. The D / A converter 504 accordingly outputs a new analog voltage, and finally, the gain amplifier 507 outputs a new analog output signal Aout.

도 5에서 알 수 있듯이, 상기 데이터 래치(502, 503)는 상기 제1 전압 (VDD1) 및 제2 전압(VSS1)에서 동작하고, 상기 기준 전압 공급부(505)는 상기 제3 전압(VDD2) 및 제4 전압(VSS2)에서 동작하며, 상기 이득 증폭부(507)는 상기 제5 전압(VDD3) 및 제6 전압(VSS3)에서 동작한다. 변환 동작 중에 상기 전압들 간에는 VDD2 ≤ VDD1 ≤ VDD3 및 VSS3 ≤ VSS1 ≤ VSS2의 관계가 있으므로, 레벨 쉬프트부가 불필요하다. 결과적으로, 도 5의 상기 디지털 아날로그 변환 장치는 전압 이득을 얻기 위해서 상기 이득 증폭부(507)가 필요하다.As shown in FIG. 5, the data latches 502 and 503 operate at the first voltage VDD1 and the second voltage VSS1, and the reference voltage supply unit 505 may operate at the third voltage VDD2. The gain amplifier 507 operates at the fourth voltage VSS2 and the fifth voltage VDD3 and the sixth voltage VSS3. Since there is a relationship of VDD2? VDD1? VDD3 and VSS3? VSS1? VSS2 between the voltages during the conversion operation, a level shift part is unnecessary. As a result, the digital analog converter of FIG. 5 requires the gain amplifier 507 to obtain a voltage gain.

도 6은 본 발명의 다른 실시예에 따른 D/A 변환 장치를 설명하기 위한 블록도이다. 도 6을 참조하면, 다수의 채널을 가지는 D/A 변환 장치가 도시되어 있다. 이때, 각 채널은 디지털 입력 데이터(Din)를 아날로그 출력 신호(Aout1 내지 Aoutm)로 변환하며, 또 상응하는 부하들(예를 들어, 액정표시장치 패널의 데이터 채널)을 구동할 수 있는 D/A 변환기(600-1 내지 600-m)를 구비한다. 이러한 구조에서 기준 전압 공급부(606)는 공유될 수 있다. 쉬프트 레지스터(602)는 제1 제어 신호(CT1)를 수신하고, 제1 클록 신호(CK1)에 맞추어, 상기 제어 신호를 순차적으로 상응하는 제1 데이터 래치에 출력한다. D/A 변환부(600-1)를 예로 들면, 상기 디지털 입력 데이터(Din)는 아날로그 출력 신호(Aout1)로 변환된다. 상기 D/A 변환부(600-1)는 쉬프트 레지스터(6002), 데이터 래치부(601), D/A 변환부(605) 및 이득 증폭부(608)를 포함한다. 상기 데이터 래치부(601)는 제1 데이터 래치(603) 및 제2 데이터 래치(604)를 포함한다. 상기 D/A 변환부(605)는 기준 전압 공급부(606) 및 스위치 제어부(607)를 포함한다. 상기 제2 제어신호(CT2)는 상기 제2 데이터 래치(604)를 제어하는데 이용되며, 상기 제1 클록 신호(CK1) 및 제1 제어 신호(CT1)는 상기 쉬프트 레지스터(602)를 활성화하는데 이용된다.6 is a block diagram illustrating a D / A conversion apparatus according to another embodiment of the present invention. Referring to FIG. 6, a D / A conversion apparatus having a plurality of channels is illustrated. In this case, each channel converts the digital input data Din into analog output signals Aout1 to Aoutm, and the D / A capable of driving corresponding loads (for example, data channels of the liquid crystal display panel). Transducers 600-1 to 600-m. In such a structure, the reference voltage supply 606 may be shared. The shift register 602 receives the first control signal CT1 and sequentially outputs the control signal to the corresponding first data latch in accordance with the first clock signal CK1. Taking the D / A converter 600-1 as an example, the digital input data Din is converted into an analog output signal Aout1. The D / A converter 600-1 includes a shift register 6002, a data latch unit 601, a D / A converter 605, and a gain amplifier 608. The data latch unit 601 includes a first data latch 603 and a second data latch 604. The D / A converter 605 includes a reference voltage supply unit 606 and a switch controller 607. The second control signal CT2 is used to control the second data latch 604, and the first clock signal CK1 and the first control signal CT1 are used to activate the shift register 602. do.

본 실시예에서, 상기 제1 클록 신호(CK1), 제1 제어 신호(CT1) 및 제2 제어 신호(CT2)는 도 3a의 경우와 같을 수 있다. 도 6 및 도 3a를 참조하면, 상기 D/A 변환기(600-1 내지 600-m)내의 상기 쉬프트 레지스터는 상기 제1 클록 신호(CK1)의 타이밍 순서에 따라 상기 제1 제어 신호(CT1)를 순차적으로 전달한다. 상기 제1 제어 신호(CT1)가 상기 제1 클록 신호(CK1)에 의해 하이 레벨로 탐지될 때마다, 상기 쉬프트 레지스터(602)는 제1 활성화 신호를 상기 제1 데이터 래치(603)로 출력한다. 따라서 첫 번째 디지털 입력 데이터(Din)가 수신되고 상기 제1 데이터 래치(603)에 래치된다. 즉, 상기 D/A 변환기(600-1 내지 600-m)에서, 쉬프트 레지스터 들은 상기 제1 클록 신호(CK1)에 맞춰 일련의 활성화 신호들을 상기 제1 데이터 래치들에 출력하고, 차례로 일련의 디지털 입력 데이터(Din)가 수신되며 상기 제1 데이터 래치들에 래치된다. 상기 일련의 디지털 입력 데이터(Din)가 모두 수신되어 상기 제1 데이터 래치들에 모두 래치되면, 상기 제2 제어 신호(CT2)가 하이 레벨로 바뀌며, 상기 제1 데이터 래치들에 래치된 데이터들은 상기 제2 데이터 래치들(예를 들어, 604)에 전달되어 래치된다. 상기 스위치 제어부(예를 들어, 607)는 상기 기준 전압 공급부(606)에서 출력된 기준 전압들(Vr1 내지 Vrn) 중 어느 한 기준 전압을 선택하고, 선택한 아날로그 전압을 상기 이득 증폭부(예를 들어, 608)에 출력한다. 상기 이득 증폭부들은 해당하는 스위치 제어부로부터 출력된 상기 아날로그 전압의 전압 레벨을 증폭하고, 각각 아날로그 출력 신호(Aout1 내지 Aoutm)로 출력한다.In the present embodiment, the first clock signal CK1, the first control signal CT1, and the second control signal CT2 may be the same as in the case of FIG. 3A. 6 and 3A, the shift register in the D / A converters 600-1 to 600-m receives the first control signal CT1 according to the timing sequence of the first clock signal CK1. Deliver sequentially. Each time the first control signal CT1 is detected at a high level by the first clock signal CK1, the shift register 602 outputs a first activation signal to the first data latch 603. . Therefore, the first digital input data Din is received and latched in the first data latch 603. That is, in the D / A converters 600-1 to 600-m, shift registers output a series of activation signals to the first data latches in accordance with the first clock signal CK1, and in turn, a series of digital signals. Input data Din is received and latched in the first data latches. When all of the series of digital input data Din is received and latched in the first data latches, the second control signal CT2 is changed to a high level, and the data latched in the first data latches is Passed to second data latches (eg, 604) and latched. The switch control unit (for example, 607) selects one of the reference voltages Vr1 to Vrn output from the reference voltage supply unit 606, and converts the selected analog voltage into the gain amplifier unit (for example, , 608). The gain amplifiers amplify the voltage level of the analog voltage output from the corresponding switch controller, and output the analog output signals Aout1 to Aoutm, respectively.

다음으로, 상기 제1 제어 신호(CT1) 및 제1 클록 신호(CK1)가 하이 레벨로 다시 바뀌고, 상기 제1 데이터 래치에 저장된 데이터는 갱신 및 래치된다. 그 후 상기 데이터 래치 동작이 반복된다. D/A 변환의 동작 원리는 도 4 및 도 5에 관련하여 설명한 것과 유사하다. 중요한 차이는 도 6의 D/A 변환 장치는 다수의 디지털 입력 데이터를 상기 제1 데이터 래치들에 래치할 수 있고, 상기 디지털 입력 데이터가 쉬프트 레지스터의 명령에 따라서 상기 제1 데이터 래치에 수신되고 래치된다는 점이다.Next, the first control signal CT1 and the first clock signal CK1 are changed back to a high level, and data stored in the first data latch is updated and latched. The data latch operation is then repeated. The operation principle of the D / A conversion is similar to that described with reference to FIGS. 4 and 5. An important difference is that the D / A converter of FIG. 6 can latch a plurality of digital input data into the first data latches, the digital input data being received and latched to the first data latch in accordance with a command of a shift register. Is that.

도 6에서 알 수 있듯이, 상기 데이터 래치들(603, 604) 및 쉬프트 레지스터(602)는 전압 VDD1 및 VSS1에서 동작하며, 상기 기준 전압 공급부(606)는 전압 VDD2 및 VSS2에서 동작하고, 상기 이득 증폭부(608)는 전압 VDD3 및 VSS3에서 동작한다. 변환 동작 중에 상기 전압들은 VDD2 ≤ VDD1 ≤ VDD3 및 VSS3 ≤ VSS1 ≤ VSS2의 관계가 있으므로, 레벨 쉬프터가 불필요하다. 도 6의 D/A 변환 장치는 전압 이득을 얻기 위해 이득 증폭부가 필요하다.As can be seen in FIG. 6, the data latches 603, 604 and the shift register 602 operate at voltages VDD1 and VSS1, and the reference voltage supply 606 operates at voltages VDD2 and VSS2, and the gain amplification. Unit 608 operates at voltages VDD3 and VSS3. During the conversion operation, the voltages are related to VDD2 ≤ VDD1 ≤ VDD3 and VSS3 ≤ VSS1 ≤ VSS2, so a level shifter is unnecessary. The D / A converter of FIG. 6 requires a gain amplifier to obtain a voltage gain.

본 발명에 따르는 실시예들은 D/A 변환부의 동작 전압을 데이터 래치부의 동작 전압보다 높지 않도록 하였으며, 따라서 레벨 쉬프트 회로가 없더라도 데이터 래치부의 출력이 상기 D/A 변환부를 충분히 구동할 수 있다. 그리고 이득 증폭부의 이득 증폭 기능을 통해 충분한 전압 레벨을 가지는 상기 아날로그 출력 신호가 부하에 제공된다. 따라서 본 발명에 따르면 레벨 쉬프트 회로의 제조비용이 절감된다.According to the embodiments of the present invention, the operating voltage of the D / A converter is not higher than the operating voltage of the data latch. Therefore, even without the level shift circuit, the output of the data latch unit can sufficiently drive the D / A converter. The analog output signal having a sufficient voltage level is provided to the load through the gain amplification function of the gain amplifier. Therefore, according to the present invention, the manufacturing cost of the level shift circuit is reduced.

상기에서는 본 발명의 바람직한 실시예들을 참조하여 설명하였지만, 해당 기술분야에서 통상의 지식을 가진 자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.Although the above has been described with reference to the preferred embodiments of the present invention, those skilled in the art may vary the present invention without departing from the spirit and scope of the present invention as set forth in the claims below. It will be appreciated that modifications and variations can be made.

Claims

In the digital analog converter for converting digital input data into an analog output signal,

And having an input terminal, a first output terminal, and a second output terminal, receiving the digital input data at the input terminal, latching the digital input data during a second period, and outputting the latched data at the first output terminal. And latching the digital input data during a first period to output the latched data at the second output terminal, wherein a voltage level of the output data has a value between a first voltage and a second voltage;

It has a first terminal and a second terminal, the first terminal is coupled to the first output terminal of the data latch portion, and separates the first terminal and the second terminal during the first period, and during the second period A first switch connecting the first terminal and the second terminal;

And a third terminal and a fourth terminal, wherein the third terminal is coupled to a second output terminal of the data latch portion to separate the third terminal and the fourth terminal during the second period, and during the first period. A second switch connecting the third terminal and the fourth terminal;

An input terminal and an output terminal, the input terminal being coupled to a second terminal of the first switch and a fourth terminal of the second switch to receive digital data output from the data latching unit; An analog voltage corresponding to digital data is output, and a level of the analog voltage is a digital analog converter having a value between a third voltage and a fourth voltage; And

An input terminal is coupled with an output terminal of the digital analog converter, and outputs the analog output signal generated by amplifying the analog voltage at an output terminal, wherein the voltage level of the analog output signal is between a fifth voltage and a sixth voltage. And a gain amplifier having a value.

The data latch unit of claim 1,

A first terminal is coupled to an input terminal of the data latch portion to receive the digital input data and a second terminal is coupled to a first output terminal of the data latch portion to receive the digital input data during the first period, A first data latch for latching the digital input data and outputting the latched data at the second terminal during a second period, the voltage level of the latched data having a value between the first voltage and the second voltage; And

A first terminal is coupled to an input terminal of the data latch portion to receive the digital input data and a second terminal is coupled to a second output terminal of the data latch portion to receive the digital input data during the second period; Latching the digital input data and outputting the latched data at the second terminal during a first period, wherein the voltage level of the latched data includes a second data latch having a value between the first and second voltages; Digital-to-analog converter characterized in that.

The method of claim 1, wherein the digital to analog converter,

A reference voltage supply providing a plurality of reference voltages at an output terminal, the voltage levels of the reference voltages having a value between the third and fourth voltages; And

A first terminal is coupled to an output terminal of the reference voltage supply unit, and a second terminal is coupled to a second terminal of the first switch and a fourth terminal of the second switch, And a switch controller for selecting one of the reference voltages and outputting the selected reference voltage.

The method of claim 1, wherein the third voltage is less than or equal to the first voltage, the first voltage is less than or equal to the fifth voltage, and the sixth voltage is less than or equal to a second voltage. And the second voltage is equal to or smaller than the fourth voltage.

The method of claim 1, wherein the voltage level of the latched data output from the data latch unit is sufficient to drive the digital-analog converter, wherein the first voltage is equal to or less than the fifth voltage, and the sixth voltage is Digital analog converter, characterized in that less than or equal to the second voltage.

A data latch unit receiving the digital input data at an input terminal and outputting second latch data at an output terminal, wherein a voltage level of the second latch data has a value between a first voltage and a second voltage;

Receives the second latch data output from the data latch unit at an input terminal coupled to an output terminal of the data latch unit, outputs an analog voltage corresponding to the second latch data at an output terminal, and outputs a voltage of the analog voltage. The level is a digital analog converter having a value between the third voltage and the fourth voltage; And

And an input terminal coupled to an output terminal of the digital analog converter, and outputs the analog output signal generated by amplifying the analog voltage, wherein a voltage level of the analog output signal is a value between a fifth voltage and a sixth voltage. The branch includes a gain amplifier,

The data latch unit,

A first terminal is coupled to an input terminal of the data latch portion to receive the digital input data during a first period, output first latch data from the second terminal that latches the digital input data during a second period, and The voltage level of the first latch data may include: a first data latch having a value between the first voltage and the second voltage; And

A first terminal is coupled to a second terminal of the first data latch to receive the first latch data during a second period and to reset the second latch data that latches the first latch data during the first period. Output from two terminals, wherein the voltage level of the second latch data includes a second data latch having a value between the first voltage and the second voltage.

delete

The method of claim 6, wherein the digital to analog converter,

A first terminal is coupled to an output terminal of the reference voltage supply unit, and a second terminal is coupled to an output terminal of the data latch unit, thereby selecting any one of the plurality of reference voltages according to the latched data. And a switch controller for outputting the selected reference voltage.

The method of claim 6, wherein the third voltage is less than or equal to the first voltage, the first voltage is less than or equal to the fifth voltage, and the sixth voltage is less than or equal to a second voltage. And the second voltage is equal to or smaller than the fourth voltage.

The method of claim 6, wherein the voltage level of the latched data output from the data latch unit is sufficient to drive the digital analog converter, wherein the first voltage is less than or equal to the fifth voltage, and the sixth voltage is The digital-to-analog converter characterized by being less than or equal to the second voltage.

A first terminal for receiving a first control signal and a second terminal for receiving a first clock signal, and outputting a control signal in which the received first control signal is sequentially shifted according to the first clock signal A shift register output from the terminal;

A first terminal receiving the digital input data and a second terminal coupled with an output terminal of the shift register, receiving and latching the digital input data according to the shifted control signal and the second control signal, and an output terminal Outputting second latch data from the data latch unit, wherein the voltage level of the second control signal includes a data latch unit having a value between a first voltage and a second voltage;

And an input terminal coupled to an output terminal of the data latch portion, receiving second latch data output from the data latch portion, and outputting a corresponding analog voltage at an output terminal, wherein the analog voltage is a third voltage and a fourth voltage. A digital analog converter having a value between; And

An input terminal coupled to an output terminal of the digital analog converter, and outputs the analog output signal generated by amplifying the analog voltage at an output terminal, wherein a voltage level of the analog output signal is between a fifth voltage and a sixth voltage; Including a gain amplifier having a value of,

The data latch unit,

A first terminal is coupled to a first terminal of the data latch unit to receive the digital input data, a second terminal is coupled to a second terminal of the data latch unit to receive the shifted control signal, and the shifted control signal A first data latch receiving and latching the digital input data from an output terminal, wherein the first latch data comprises a first data latch having a value between the first voltage and a second voltage; And

An output terminal coupled to an output terminal of the data latch portion, a first terminal receiving the second control signal, and a second terminal coupled to an output terminal of the first data latch; Receiving the first latch data and outputting the latched second latch data from the output terminal, wherein the voltage level of the second latch data includes a second data latch having a value between the first voltage and the second voltage; A digital analog converter, characterized in that.

delete

The method of claim 11, wherein the digital to analog converter,

12. The method of claim 11, wherein the third voltage is less than or equal to the first voltage, the first voltage is less than or equal to the fifth voltage, and the sixth voltage is less than or equal to a second voltage, And the second voltage is equal to or smaller than the fourth voltage.

12. The method of claim 11, wherein the voltage level of the latched data output from the data latch unit is sufficient to drive the digital analog converter, wherein the first voltage is less than or equal to the fifth voltage, and the sixth voltage is The digital-to-analog converter characterized by being less than or equal to the second voltage.