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KR100741976B1 - 박막트랜지스터 및 그 제조 방법 - Google Patents

박막트랜지스터 및 그 제조 방법 Download PDF

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KR100741976B1
KR100741976B1 KR1020050078467A KR20050078467A KR100741976B1 KR 100741976 B1 KR100741976 B1 KR 100741976B1 KR 1020050078467 A KR1020050078467 A KR 1020050078467A KR 20050078467 A KR20050078467 A KR 20050078467A KR 100741976 B1 KR100741976 B1 KR 100741976B1
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semiconductor layer
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impurity
forming
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박병건
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삼성에스디아이 주식회사
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Abstract

본 발명은 소오스/드레인 영역의 불순물과 반대 형의 불순물로 도핑되고, 채널 영역 및 소오스 영역의 가장자리에 접촉된 에지 영역을 형성하고, 소오스/드레인 전극용 콘택홀을 형성할 때, 상기 드레인 영역의 소정 영역 및 상기 소오스 영역과 상기 소오스 영역의 가장자리에 접촉된 에지 영역의 소정 영역을 동시에 노출시킨 후, 소오스/드레인 전극을 형성함으로서, 자동적으로 소오스-바디 콘택을 형성하여 에지 효과를 감소시키고, 킹크 효과를 완전히 제거할 수 있는 박막트랜지스터 및 그 제조 방법에 관한 것이다.
에지 영역, 바디 영역, 소오스-바디 콘택

Description

박막트랜지스터 및 그 제조 방법{Thin film transistor and fabricating for the same}
도 1a는 종래 기술에 의해 형성된 박막트랜지스터의 단면도이고, 도 1b는 상기 도 1a의 평면도이다.
도 2a는 본 발명의 일실시 예에 의한 박막트랜지스터의 제조 공정의 단면도이고, 도 2b는 상기 도 2a의 평면도이다.
도 3a는 본 발명의 일실시 예에 의한 박막트랜지스터의 제조 공정의 단면도이고, 도 3b는 상기 도 3a의 평면도이다.
도 4a는 본 발명의 일실시 예에 의한 박막트랜지스터의 제조 공정의 단면도이고, 도 4b는 상기 도 4a의 평면도이다.
도 5a는 본 발명의 일실시 예에 의한 박막트랜지스터의 제조 공정의 단면도이고, 도 5b는 상기 도 5a의 평면도이다.
도 6a는 본 발명의 일실시 예에 의한 박막트랜지스터의 제조 공정의 단면도이고, 도 6b는 상기 도 6a의 평면도이다.
도 7a는 본 발명의 일실시 예에 의한 박막트랜지스터의 제조 공정의 단면도이고, 도 7b는 상기 도 7a의 평면도이다.
도 8는 도 7b의 A 영역을 확대한 평면도이다.
도 9는 본 발명의 일실시 예에 의해 형성된 박막트랜지스터의 특성을 나타내는 그래프이다.
<도면의 주요부분에 대한 부호의 설명>
202S : 제1소오스 영역 202D : 제1드레인 영역
202C : 제1채널 영역 202E : 에지 영역
203S : 제2소오스 영역 203D : 제2드레인 영역
203L : LDD 영역
본 발명은 박막트랜지스터 및 그 제조 방법에 관한 것으로, 보다 자세하게는 에지 효과를 감소시키고, 킹크 효과를 완전히 제거할 수 있는 박막트랜지스터 및 그 제조 방법에 관한 것이다.
최근에 음극선관(cathode ray tube)과 같이 무겁고, 크기가 크다는 종래의 표시 소자의 단점을 해결하는 액정 표시 장치(liquid crystal display device), 유기 전계 발광 장치(organic electroluminescence device) 또는 PDP(plasma display plane) 등과 같은 평판형 표시 장치(plat panel display device)가 주목 받고 있 다.
이때, 상기 액정 표시 장치는 자체 발광 소자가 아니라 수광 소자이기 때문에 밝기, 콘트라스트, 시야각 및 대면적화 등에 한계가 있고, 상기 PDP는 자체 발광 소자이기는 하지만, 다른 평판형 표시 장치에 비해 무게가 무겁고, 소비 전력이 높을 뿐만 아니라 제조 방법이 복잡하다는 문제점이 있는 반면, 상기 유기 전계 발광 장치는 자체 발광 소자이기 때문에 시야각, 콘트라스트 등이 우수하고, 백라이트가 필요하지 않기 때문에 경량박형이 가능하고, 소비 전력 측면에서도 유리하다.
그리고, 직류 저전압 구동이 가능하고 응답속도가 빠르며 전부 고체이기 때문에 외부 충격에 강하고 사용 온도 범위도 넓을 뿐만 아니라 제조 방법이 단순하고 저렴하다는 장점을 가지고 있다.
유기 전계 발광 장치(Organic Electroluminescene Display Device) 또는 액정 표시 장치(Liquid Crystal Display Device) 등과 같은 평판형 표시 소자(Flat Plane Display)에는 스위칭(Switching) 소자 또는 구동(Driving) 소자로서, 박막트랜지스터(Thin Film Transistor)가 이용된다.
도 1a는 종래 기술에 의해 형성된 박막트랜지스터의 단면도이고, 도 1b는 상기 도 1a의 평면도이다.
도 1a 및 도 1b를 참조하면, 유리 또는 플라스틱과 같은 기판(100)상에 버퍼층(101)이 위치하고, 상기 버퍼층(101)상에는 P 형 불순물로 도핑된 소오스/드레인 영역(102a)과 상기 소오스/드레인 영역(102a)사이에 위치한 채널(102b)을 포함하는 제1반도체층(102) 및 N 형 불순물로 도핑된 소오스/드레인 영역(103a), 상기 소오 스/드레인 영역(103a)의 사이에 위치한 채널 영역(103b) 및 상기 소오스/드레인 영역(103a)과 채널 영역(103b) 사이에 위치한 LDD(Lightly Doped Drain) 영역(103c)을 포함하는 제2반도체층(103)이 위치한다.
그리고, 상기 제1반도체층(102) 및 제2반도체층(103)상에는 게이트 절연막(104)이 위치하고, 상기 게이트 절연막(104)상에는 상기 제1반도체층(102) 및 제2반도체층(103)의 채널들(102b, 103b)에 대응하는 위치에 각각의 게이트 전극들(105, 106)이 위치하고 있고, 상기 게이트 전극들(105, 106)을 보호하는 층간절연막(107)이 위치한다.
그리고, 상기 제1반도체층(102) 및 제2반도체층(103)의 소오스/드레인 전극들(102a, 103a)의 소정 영역을 노출시키는 콘택홀들(108)을 채우고 콘택하는 소오스/드레인 전극들(109, 110)들이 상기 층간절연막(107)상에 위치한다.
이때, 상기 제1반도체층(102)을 포함하는 박막트랜지스터는 P형 박막트랜지스터이고 상기 제2반도체층(103)을 포함하는 박막트랜지스터는 N형 박막트랜지스터이다. 상기와 같은 P형 또는 N형 박막트랜지스터는 평판 표시 장치의 스위칭 또는 구동 소자로 이용될 수 있다. 이때, 상기 평판 표시 장치의 구동 소자로 이용되는 박막트랜지스터는 에지 효과, 킹크 효과 및 BJT(Bipolar Juction Transistor) 등 소자의 특성을 저해하는 요소들을 제거할 필요가 있으나 종래 기술에 의해 형성된 박막트랜지스터들은 구조적으로 이를 해결하기가 쉽지 않다는 단점이 있다.
따라서, 본 발명은 상기와 같은 종래 기술의 제반 단점과 문제점을 해결하기 위한 것으로, 소오스/드레인 영역과 반대 형의 불순물이 도핑된 에지 영역을 갖고, 상기 에지 영역과 소오스 영역과 콘택하는 배선부를 갖는 박막트랜지스터 및 그 제조 방법을 제공함에 본 발명의 목적이 있다.
본 발명의 상기 목적은 기판; 상기 기판상에 위치하고, 소오스 영역과 드레인 영역, 상기 소오스 영역과 드레인 영역 사이에 위치한 채널 영역, 상기 채널 영역의 소정 영역 및 상기 소오스 영역의 소정 영역에 연결된 에지 영역을 포함하는 반도체층; 및 상기 반도체층 상에 위치하고, 상기 소오스 영역의 소정 영역 및 상기 에지 영역의 소정 영역을 연결하는 배선부로 이루어진 박막트랜지스터에 의해 달성된다.
본 발명의 상기 목적은 기판; 상기 기판상에 위치하고, 제1소오스 영역과 제1드레인 영역, 상기 제1소오스 영역과 제1드레인 영역 사이에 위치한 제1채널 영역 및 상기 제1채널 영역의 소정 영역과 상기 제1소오스 영역의 소정 영역에 연결된 에지 영역을 포함하는 제1반도체층; 상기 기판상에 위치하고, 제2소오스 영역과 제2드레인 영역, 상기 제2소오스 영역과 제2드레인 영역 사이에 위치한 제2채널 영역 및 상기 제2소오스 영역과 상기 제2채널 영역 및 상기 제2드레인 영역과 상기 제2채널사이에 위치한 LDD 영역을 포함하는 제1반도체층; 상기 제1반도체층 및 제2반도체층상에 위치한 게이트 절연막; 상기 게이트 절연막상에 위치하고, 각각 상기 제1채널 영역 및 제2채널 영역에 대응하는 위치에 위치한 제1게이트 전극 및 제2게이트 전극; 상기 제1게이트 전극 및 제2게이트 전극상에 위치한 층간절연막; 및 상기 층간절연막상에 위치하고, 상기 제1소오스 영역의 소정 영역 및 상기 에지 영역의 소정 영역을 연결하는 배선부로 이루어진 박막트랜지스터에 의해서도 달성된다.
본 발명의 상기 목적은 기판을 준비하는 단계; 상기 기판상에 소오스/드레인 영역, 채널 영역 및 에지 영역이 정의된 반도체층을 형성하는 단계; 상기 반도체층이 형성된 기판상에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막상에 상기 반도체층의 에지 영역은 노출되는 제1패턴을 형성하는 단계; 상기 제1패턴을 마스크로 하여 제1불순물 주입 공정을 진행하여 에지 영역을 형성하는 단계; 상기 제1패턴을 제거하고, 상기 게이트 절연막상에 게이트 전극을 형성하는 단계; 상기 기판상에 적어도 상기 에지 영역을 덮는 제2패턴을 형성하는 단계; 상기 제2패턴을 마스크로 이용하여 상기 반도체층의 소정 영역에 제2불순물 주입 공정을 실시하여 소오스/드레인 영역을 형성하는 단계; 상기 제2패턴을 제거하고, 상기 게이트 전극이 형성된 기판상에 층간절연막을 형성하는 단계; 상기 게이트 절연막 및 층간절연막의 소정 영역을 식각하여 상기 소오스 영역의 소정 영역과 상기 에지 영역의 소정 영역을 동시에 노출시키는 콘택홀과 상기 드레인 영역의 소정 영역을 노출시키는 콘택홀을 형성하는 단계; 및 상기 기판상에 도전체를 증착하고, 이를 패터닝하여 상기 에지 영역의 소정 영역과 상기 소오스 영역의 소정 영역을 연결하는 배선부을 형성하는 단계로 이루어진 박막트랜지스터 제조 방법에 의해서도 달성된다.
본 발명의 상기 목적은 기판을 준비하는 단계; 상기 기판상에 제1소오스/드 레인 영역, 제1채널 영역 및 에지 영역이 정의된 제1반도체층과 제2소오스/드레인 영역, 제2채널 영역 및 LDD 영역이 정의된 제2반도체층을 형성하는 단계; 상기 제1반도체층 및 제2반도체층이 형성된 기판상에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막상에 상기 제1반도체층의 에지 영역을 노출시키고, 상기 제2반도체층의 제2소오스/드레인 영역을 노출시키는 제1패턴을 형성하는 단계; 상기 제1패턴을 마스크로 이용하여 상기 제1반도체층의 에지 영역과 상기 제2반도체층의 제2소오스/드레인 영역에 제1불순물 주입 공정을 실시하는 단계; 상기 제1패턴을 제거하고, 상기 제1반도체층 및 제2반도체층상에 제1게이트 전극 및 제2게이트 전극을 형성하는 단계; 상기 제2게이트 전극을 마스크로 이용하여 상기 제2반도체층의 LDD 영역에 LDD 주입 공정을 실시하는 단계; 상기 기판상에 적어도 상기 제1반도체층의 에지 영역 및 상기 제2반도체층 전체를 덮는 제2패턴을 형성하는 단계; 상기 제2패턴을 마스크로 이용하여 제1반도체층의 제1소오스/드레인 영역에 제2불순물 주입 공정을 실시하는 단계; 상기 제1게이트 전극 및 제2게이트 전극이 형성된 기판상에 층간절연막을 형성하는 단계; 상기 제1반도체층의 제1소오스 영역의 소정 영역과 상기 제1반도체층의 에지 영역의 소정 영역을 동시에 노출시키는 콘택홀을 형성하는 단계; 및 상기 기판상에 도전층을 형성한 후 이를 패터닝하여 상기 제1반도체층의 소오스 영역과 상기 제1반도체층의 제1소오스 영역을 연결하는 배선부를 형성하는 단계로 이루어진 박막트랜지스터 제조 방법에 의해서도 달성된다.
본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참조한 이하 상세한 설 명에 의해 보다 명확하게 이해될 것이다. 또한 도면들에 있어서, 층 및 영역의 길이, 두께등은 편의를 위하여 과장되어 표현될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 2a는 본 발명의 일실시 예에 의한 박막트랜지스터의 제조 공정의 단면도이고, 도 2b는 상기 도 2a의 평면도이다.
도 2a 및 도 2b를 참조하면, 유리 또는 플라스틱과 같은 기판(200)상에 버퍼층(201)을 형성한다. 이때, 상기 버퍼층(201)은 하부 기판에서 발생하는 수분 또는 불순물의 확산을 방지하거나, 결정화시 열의 전달의 속도를 조절함으로서, 반도체층의 결정화가 잘 이루어질 수 있도록 하는 역활을 한다.
이어서, 상기 버퍼층(201)상에 제1반도체층(202) 및 제2반도체층(203)을 형성한다. 이때, 상기 제1반도체층(202) 및 제2반도체층(203)은 RTA(Rapid Thermal Annealing) 공정, SPC법(Solid Phase Crystallization), ELA법(Excimer Laser Crystallization), MIC법(Metal Induced Crystallization), MILC법(Metal Induced Lateral Crystallization) 또는 SLS법(Sequential Lateral Solidification)등과 같은 결정화법으로 결정화된 다결정 실리콘층으로 형성될 수 있다. 또한 상기 제1반도체층(202) 및 제2반도체층(203)은 기판상에 형성할 때, P 형(type) 또는 N 형으로 도핑된 실리콘층일 수 도 있다.
이때, 도 2b에서 도시된 바와 같이 상기 제1반도체층(202)은 제1소오스/드레인 영역, 제1채널 영역 및 에지 영역이 형성될 영역을 포함되도록 형성하고, 상기 제2반도체층(203)은 제2소오스/드레인 영역, 제2채널 영역 및 LDD 영역이 형성될 영역을 포함되도록 형성한다.(단, 상기 영역들은 이후 공정 순서에 맞게 자세히 설명하겠다.)
이어서, 상기 제1반도체층(202) 및 제2반도체층(203)이 형성된 기판상에 게이트 절연막(204)을 형성한다. 이때, 상기 게이트 절연막(204)는 산화막, 질화막 및 이들의 복층 중 어느 하나를 이용하여 형성할 수 있다.
도 3a는 본 발명의 일실시 예에 의한 박막트랜지스터의 제조 공정의 단면도이고, 도 3b는 상기 도 3a의 평면도이다.
도 3a 및 도 3b를 참조하면, 상기 게이트 절연막(204)이 형성된 기판상에 포토레지스트를 도포하고, 노광 공정을 진행하여 상기 제1반도체층(202)의 에지 영역(202E)을 노출시키고, 상기 제2반도체층(203)의 제2소오스/드레인 영역(203S, 203D)을 노출시키는 제1패턴(205)을 형성한다.
이때, 상기 제1패턴(205) 중, 상기 제1반도체층(202)상에 형성된 부분은 제1반도체층(202)의 제1채널 영역과 제1소오스/드레인 영역이 형성될 영역은 덮고 있어야하고, 상기 제2반도체층(203)상에 형성되는 부분은 상기 제2반도체층(203)의 제2채널 영역 및 LDD 영역이 형성될 영역은 덮고 있어야 한다.
이어서, 상기 제1패턴(205)을 마스크로 이용하여 상기 제1반도체층(202)의 에지 영역(202E)과 상기 제2반도체층(203)의 제2소오스/드레인 영역(203S, 203D)에 고농도의 제1불순물 주입 공정(206)을 실시한다.
이때, 상기 제1불순물 주입 공정(206)에 의한 불순물은 상기 제1반도체층(202) 및 제2반도체층(203)에 도핑되어 있는 불순물과는 다른 형의 불순물이다. 즉 , 상기 제1반도체층(202) 및 제2반도체층(203)에 도핑되어 있는 불순물이 P 형인 경우에는 상기 제1불순물 주입 공정(206)에 의해 주입되는 불순물은 N 형이고, P 형인 경우에는 N 형을 이용한다.
이때, 상기 제1반도체층(202)의 에지 영역(202E)은 상기 제1반도체층(202)을 형성할 때, 일반적으로 기판 전면에 걸쳐 실리콘층을 형성하고, 상기 실리콘층상에 포토레지스터 패턴을 형성한 후, 상기 포토레지스터 패턴을 마스크로 이용하여 상기 실리콘층을 식각함으로서 반도체층을 형성하게 되는데, 상기 실리콘층을 식각할 때, 상기 반도체층의 에지 부분에는 식각시 사용되는 식각 용액이나 플라즈마에 의해 손상을 입게 될 뿐만 아니라, 포토레지스트의 잔류 등에 의해 상기 반도체층의 특성이 불균일해지거나 나빠지게 된다. 이에 따라 상기 반도체층을 포함하는 박막트랜지스터는 문턱 전압(Threshold Voltage) 또는 S-팩터(factor) 등과 같은 특성이 변화하게 되고, 박막트랜지스터의 특성을 나타내는 I-V 곡선에서 험프(hump) 등이 발생하는 등의 문제점을 일으키게 된다. 상기와 같은 문제점은 상기 손상된 에지 부분이 채널로 이용되기 때문에 발생함으로 본 발명에서와 같이 에지 부분(특치, 채널 영역과 인접한 에지 부분)을 채널 영역과 소오스/드레인 영역과 다른 불순물로 도핑된 에지 영역(202E)으로 변화시킴으로서 채널 영역으로만 전류가 흘러 해결할 수 있다.
도 4a는 본 발명의 일실시 예에 의한 박막트랜지스터의 제조 공정의 단면도이고, 도 4b는 상기 도 4a의 평면도이다.
도 4a 및 도 4b를 참조하면, 도 3a의 상기 제1패턴(205)을 제거하고, 상기 게이트 절연막(204)상에 형성하되 상기 제1반도체층(202) 및 제2반도체층(203)에 대해 대응하는 위치에 제1게이트 전극(207) 및 제2게이트 전극(208)을 형성한다.
이때, 상기 제1게이트 전극(207)이 상기 제1반도체층(202)에 대해 대응하는 위치에 형성됨으로서, 상기 제1반도체층(202)에는 제1채널 영역(202C) 및 제1소오스/드레인 영역(202S, 202D)이 정의되고, 상기 제2게이트 전극(208)이 상기 제2반도체층(203)에 대응하는 위치에 형성됨으로서, 상기 제2반도체층(203)에는 제2채널 영역(203C) 및 제2소오스/드레인 영역(203S, 203D)이 정의되고, 상기 제2게이트 전극(208)의 너비가 상기 제1패턴(205)의 일부 중 상기 제2반도체층(203) 상에 형성된 패턴의 너비보다 작음으로서 LDD 영역(203L)이 정의되어진다.
이어서, 상기 제1게이트 전극(207) 및 제2게이트 전극(208)을 마스크로 이용하여 상기 기판(200)상에 LDD 주입 공정(209)을 실시한다.
이때, 상기 LDD 주입 공정(209)은 상기 제1불순물 주입 공정(206)과 같은 불순물로 주입하되, 상기 제1불순물 주입 공정(206)의 농도보다 낮은 농도로 주입한다. 이는 상기 제2반도체층(203)의 LDD 영역(203L)에 주입되는 불순물의 농도가 상기 제2반도체층(203)의 제2소오스/드레인 영역(203S, 203D)에 주입된 불순물의 농도보다는 낮아야 하기 때문이다.
도 5a는 본 발명의 일실시 예에 의한 박막트랜지스터의 제조 공정의 단면도이고, 도 5b는 상기 도 5a의 평면도이다.
도 5a 및 도 5b를 참조하면, 상기 게이트 전극들(207, 208)이 형성된 기판상에 포토레지스트를 도포한 후, 노광 공정을 진행하여 적어도 상기 제1반도체층 (202)의 에지 영역(202E)은 완전히 덮고, 상기 제2반도체층(203) 전체는 완전히 덮는 제2패턴(210)을 형성한다. 이때, 도 5b에서는 상기 제2패턴(210)이 에지 영역(202E)과 제2반도체층(203) 전체을 덮는 것을 도시하였으나. 상기 제1게이트 전극(207)을 덮는 것을 더 포함하는 제2패턴(210)을 형성하여도 무방하다.
이어서, 상기 제2패턴(210)을 마스크로 이용하여 상기 제1반도체층(202)의 제1소오스/드레인 영역(202S, 202D)에 제2불순물 주입 공정(211)을 실시한다. 이때, 상기 제1소오스 영역(202S)이 이미 형성되어 있는 상기 에지 영역(202E)의 내부에 형성되는 것을 볼 수 있는데 적어도 상기 제1소오스 영역(202S)의 일측 측면은 상기 에지 영역(202E)와 접촉하도록 형성된다.
따라서, 상기 제1불순물 주입 공정(206), LDD 주입 공정(209) 및 제2불순물 주입 공정(211)에 의해 상기 제1반도체층(202)의 에지 영역(202E) 및 상기 제2반도체층(203)의 제2소오스/드레인 영역(203S, 203D)과 LDD 영역(203L)은 동일한 형의 불순물이 주입된다. 다만, 상기 불순물 주입 공정이 다름으로 인해 주입된 불순물의 농도는 다르다. 즉, 상기 LDD 영역(203L) 주입된 불순물의 농도는 다른 영역에 주입된 불순물의 농도 보다는 저농도이다.
도 6a는 본 발명의 일실시 예에 의한 박막트랜지스터의 제조 공정의 단면도이고, 도 6b는 상기 도 6a의 평면도이다.
도 6a 및 도 6b를 참조하면, 상기 제2패턴(210)을 제거하고, 상기 제1게이트 전극(207) 및 제2게이트 전극(208)이 형성된 기판상에 층간절연막(212)을 형성한다.
이어서, 상기 층간절연막(212) 및 게이트 절연막(204)을 식각하여 상기 제1반도체층(202)의 제1소오스/드레인 영역(202S, 202D)의 소정 영역, 상기 제1소오스 영역(202S)과 접촉하고 있는 에지 영역(202E)의 소정 영역 및 상기 제2반도체층(203)의 제2소오스/드레인 영역(203S, 203D)의 소정 영역을 노출시키는 콘택홀들(213S, 213D, 214S, 241D)을 형성한다.
도 7a는 본 발명의 일실시 예에 의한 박막트랜지스터의 제조 공정의 단면도이고, 도 7b는 상기 도 7a의 평면도이다.
도 7a 및 도 7b를 참조하면, 상기 층간절연막(212) 및 게이트 절연막(204)을 식각하여 형성된 콘택홀들(213S, 213D, 214S, 214D)이 형성된 기판상에 도전층를 형성한 후 이를 패터닝하여 상기 제1반도체층(202)의 제1소오스 영역(202S)과 상기 제1반도체층(202)의 에지 영역(202E)을 연결하여 상기 제1게이트 전극(207)과 대응하는 상기 제1반도체층(202)의 제1채널 영역(202C)과 제1소오스 영역(202S)을 전기적으로 연결하는 배선부를 포함하는 제1소오스 전극(215S), 상기 제1반도체층(202)의 제1드레인 영역(202D)과 콘택하는 제1드레인 전극(215D) 및 상기 제2반도체층(203)의 제2소오스/드레인 영역(203S, 203D)과 콘택하는 제2소오스/드레인 전극(216S, 216D)을 형성한다.
도 8는 도 7b의 A 영역을 확대한 평면도이다.
도 8를 참조하면, 상기 제1반도체층(202)의 제1소오스 영역(213S)의 소정 영역과 에지 영역(202E)의 소정 영역을 동시에 노출하는 콘택홀(213S)이 형성된 기판에 도전체를 증착한 후, 패터닝하여 상기 제1소오스 전극(215S)이 형성되는데, 콘 택 영역(C)는 제1소오스 영역(202S)의 소정 영역과 에지 영역(202E)의 소정 영역에 걸쳐 형성됨으로서 상기 제1소오스 영역(202S)과 에지 영역(202E)을 연결하는 배선부를 형성할 수 있고, 이 배선부는 제1소오스 전극(215S)의 일부분이 된다. 이때, 상기 에지 영역(202E)은 상기 제1반도체층(202)의 제1채널 영역(202C)과도 연결되어 있어 실제적으로 상기 배선부는 상기 제1채널 영역(202C)과 상기 소오스 영역(202S)을 연결하는 역할을 하게 된다.
평판 표시 장치의 고화질화에 따른 박막트랜지스터의 크기 감소는 낮은 드레인 전압에서 드레인 영역에서의 LEF(Lateral Electric Feild)에 의해 채널과 인접한 드레인 영역에서 핫캐리어(Hot Carrier)가 발생하고, 상기 핫캐리어들에 의한 충돌 이온화(Impact Ionization) 및 캐리어의 증식, 즉, 전자-홀 쌍(Electron-hole pair)이 발생하고, 상기 캐리어들이 지속적으로 채널 영역으로 이동하는 눈사태 증식(Avalanche multiplication)이 발생하게 되는데, 이러한 상기 눈사태 증식은 킹크 효과(Kink Effect)에 의해 드레인 전류가 갑자기 증가하는 문제점, 문턱 전압(Threshold Voltage)이 변동하는 문제점및 박막트랜지스터가 열화하는 문제점 등을 발생시키게 된다.
상기와 같은 문제점은 BJT(Bipolar Juction Transistor) 효과로 볼 수 있는데, 본 발명에서와 같이 상기 제1반도체층(202)의 상기 에지 영역(202E)을 통해 상기 제1채널 영역(202C)과 상기 제1소오스 영역(202S)을 전기적으로 연결하는 배선부를 형성함으로서 해결할 수 있다. 즉, 상기 LEF에 의해 상기 제1채널 영역(202C)과 제1드레인 영역(202D)에서 발생하는 전자-홀 쌍들을 상기 에지 영역(202E), 배 선부를 통해 상기 제1소오스 영역(202S)으로 이동시킴으로서 제1드레인 영역(202D)에서의 BJT 효과를 완전히 제거할 수 있다.
즉, 본 발명의 일 실시 예에 의해 형성된 박막트랜지스터의 특성을 나타내는 그래프인 도 9에서 보는 바와 같이 제1채널 영역(202C)과 제1소오스 영역(202S)을 연결하는 배선부가 형성된 박막트랜지스터의 드레인 전류(ID)(I1)는 종래 기술에 의해 형성된 박막트랜지스터의 드레인 전류(I2)에 비해 높은 드레인 전압(VD)에서도 킹크 효과를 덜 받아 킹크 효과에 의한 항복이 발생하지 않아 우수한 드레인 전류 특성을 보이고 있는 것을 볼 수 있다. 즉, 제1채널 영역(202C)과 제1소오스 영역(202S)을 배선부로 연결하게 되면 기생 BJT를 제거함으로서 킹크 효과를 제거할 수 있게 됨을 알 수 있다.
이때, 상기 도 9의 그래프는 제1게이트 전극(207)에 0.5V의 게이트 전압(VG)을 인가하고, 드레인 전극(215D)에 인가되는 드레인 전압(VD)을 변화시킬 때, 채널 영역(202C)에 흐르게 되는 전류, 즉, 드레인 전류(ID)를 측정하였다.
본 발명은 이상에서 살펴본 바와 같이 바람직한 실시예를 들어 도시하고 설명하였으나, 상기한 실시 예에 한정되지 아니하며 본 발명의 정신을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변경과 수정이 가능할 것이다.
따라서, 본 발명의 박막트랜지스터 및 그 제조 방법은 에지 효과를 감소, 킹크 효과를 완전히 제거, 낮은 게이트 전압에서도 높은 채널 전류량 또는 낮은 서브-문턱 전압 스윙 등의 효과를 얻을 수 있는 박막트랜지스터 및 그 제조 방법에 관한 것이다.

Claims (15)

  1. 기판;
    상기 기판상에 위치하고, 소오스 영역과 드레인 영역, 상기 소오스 영역과 드레인 영역 사이에 위치한 채널 영역, 상기 채널 영역의 일정 영역 및 상기 소오스 영역의 일정 영역에 연결된 에지 영역을 포함하는 반도체층; 및
    상기 반도체층 상에 위치하고, 상기 소오스 영역의 일정 영역 및 상기 에지 영역의 일정 영역을 연결하는 배선부
    를 포함하는 것을 특징으로 하는 박막트랜지스터.
  2. 제 1 항에 있어서,
    상기 반도체층과 배선부 사이에는 게이트 절연막, 상기 게이트 절연막상에 위치한 게이트 전극 및 상기 게이트 전극 상에 위치한 층간절연막을 더 포함하는 것을 특징으로 하는 박막트랜지스터.
  3. 제 1 항에 있어서,
    상기 배선부는 소오스 전극인 것을 특징으로 하는 박막트랜지스터.
  4. 제 1 항에 있어서,
    상기 소오스 영역 및 드레인 영역은 상기 채널 영역과 동일한 형의 불순물로 도핑되나 상기 채널 영역의 불순물 농도보다 고농도로 도핑된 반도체층임을 특징으로 하는 박막트랜지스터.
  5. 제 1 항에 있어서,
    상기 에지 영역은 상기 채널 영역의 불순물과는 반대 형의 불순물이 도핑되어 있는 것을 특징으로 하는 박막트랜지스터.
  6. 기판;
    상기 기판상에 위치하고, 제1소오스 영역과 제1드레인 영역, 상기 제1소오스 영역과 제1드레인 영역 사이에 위치한 제1채널 영역 및 상기 제1채널 영역의 일정 영역과 상기 제1소오스 영역의 일정 영역에 연결된 에지 영역을 포함하는 제1반도체층;
    상기 기판상에 위치하고, 제2소오스 영역과 제2드레인 영역, 상기 제2소오스 영역과 제2드레인 영역 사이에 위치한 제2채널 영역 및 상기 제2소오스 영역과 상기 제2채널 영역 및 상기 제2드레인 영역과 상기 제2채널사이에 위치한 LDD 영역을 포함하는 제1반도체층;
    상기 제1반도체층 및 제2반도체층상에 위치한 게이트 절연막;
    상기 게이트 절연막상에 위치하고, 각각 상기 제1채널 영역 및 제2채널 영역에 대응하는 위치에 위치한 제1게이트 전극 및 제2게이트 전극;
    상기 제1게이트 전극 및 제2게이트 전극상에 위치한 층간절연막; 및
    상기 층간절연막상에 위치하고, 상기 제1소오스 영역의 일정 영역 및 상기 에지 영역의 일정 영역을 연결하는 배선부
    를 포함하는 것을 특징으로 하는 박막트랜지스터.
  7. 제 6 항에 있어서,
    상기 제1소오스 영역 및 제1드레인 영역은 상기 제1채널 영역 및 제2채널 영역과 동일한 형의 불순물이 도핑되어 있으나 고농도의 불순물이 도핑되어 있는 것을 특징으로 하는 박막트랜지스터.
  8. 제 6 항에 있어서,
    상기 제2소오스 영역 및 제2드레인 영역은 상기 제1소오스 영역 및 제2드레인 영역과는 다른 형의 불순물이 도핑되어 있는 것을 특징으로 하는 박막트랜지스터.
  9. 제 6 항에 있어서,
    상기 에지 영역은 상기 제2소오스 영역 및 제2드레인 영역과 동일한 형의 불순물이 도핑되어 있는 것을 특징으로 하는 박막트랜지스터.
  10. 기판을 준비하는 단계;
    상기 기판상에 소오스/드레인 영역, 채널 영역 및 에지 영역이 정의된 반도체층을 형성하는 단계;
    상기 반도체층이 형성된 기판상에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막상에 상기 반도체층의 에지 영역은 노출되는 제1패턴을 형성하는 단계;
    상기 제1패턴을 마스크로 하여 제1불순물 주입 공정을 진행하여 에지 영역을 형성하는 단계;
    상기 제1패턴을 제거하고, 상기 게이트 절연막상에 게이트 전극을 형성하는 단계;
    상기 기판상에 적어도 상기 에지 영역을 덮는 제2패턴을 형성하는 단계;
    상기 제2패턴을 마스크로 이용하여 상기 반도체층의 일정 영역에 제2불순물 주입 공정을 실시하여 소오스/드레인 영역을 형성하는 단계;
    상기 제2패턴을 제거하고, 상기 게이트 전극이 형성된 기판상에 층간절연막을 형성하는 단계;
    상기 게이트 절연막 및 층간절연막의 일정 영역을 식각하여 상기 소오스 영역의 일정 영역과 상기 에지 영역의 일정 영역을 동시에 노출시키는 콘택홀과 상기 드레인 영역의 일정 영역을 노출시키는 콘택홀을 형성하는 단계; 및
    상기 기판상에 도전체를 증착하고, 이를 패터닝하여 상기 에지 영역의 일정 영역과 상기 소오스 영역의 일정 영역을 연결하는 배선부을 형성하는 단계
    를 포함하는 것을 특징으로 하는 박막트랜지스터 제조 방법.
  11. 제 10 항에 있어서,
    상기 제1불순물 주입 공정에 의해 주입된 불순물은 상기 채널 영역에 도핑된불순물과는 반대 형의 불순물인 것을 특징으로 하는 박막트랜지스터 제조 방법.
  12. 제 10 항에 있어서,
    상기 제2불순물 주입 공정에 의해 주입된 불순물은 상기 제1불순물 주입 정에 의해 주입된 불순물과는 다른 형의 불순물인 것을 특징으로 하는 박막트랜지스터 제조 방법.
  13. 기판을 준비하는 단계;
    상기 기판상에 제1소오스/드레인 영역, 제1채널 영역 및 에지 영역이 정의된 제1반도체층과 제2소오스/드레인 영역, 제2채널 영역 및 LDD 영역이 정의된 제2반도체층을 형성하는 단계;
    상기 제1반도체층 및 제2반도체층이 형성된 기판상에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막상에 상기 제1반도체층의 에지 영역을 노출시키고, 상기 제2반도체층의 제2소오스/드레인 영역을 노출시키는 제1패턴을 형성하는 단계;
    상기 제1패턴을 마스크로 이용하여 상기 제1반도체층의 에지 영역과 상기 제2반도체층의 제2소오스/드레인 영역에 제1불순물 주입 공정을 실시하는 단계;
    상기 제1패턴을 제거하고, 상기 제1반도체층 및 제2반도체층상에 제1게이트 전극 및 제2게이트 전극을 형성하는 단계;
    상기 제2게이트 전극을 마스크로 이용하여 상기 제2반도체층의 LDD 영역에 LDD 주입 공정을 실시하는 단계;
    상기 기판상에 적어도 상기 제1반도체층의 에지 영역 및 상기 제2반도체층 전체를 덮는 제2패턴을 형성하는 단계;
    상기 제2패턴을 마스크로 이용하여 제1반도체층의 제1소오스/드레인 영역에 제2불순물 주입 공정을 실시하는 단계;
    상기 제1게이트 전극 및 제2게이트 전극이 형성된 기판상에 층간절연막을 형성하는 단계;
    상기 제1반도체층의 제1소오스 영역의 일정 영역과 상기 제1반도체층의 에지 영역의 일정 영역을 동시에 노출시키는 콘택홀을 형성하는 단계; 및
    상기 기판상에 도전층을 형성한 후 이를 패터닝하여 상기 제1반도체층의 소오스 영역과 상기 제1반도체층의 제1소오스 영역을 연결하는 배선부를 형성하는 단계
    를 포함하는 것을 특징으로 하는 박막트랜지스터 제조 방법.
  14. 제 13 항에 있어서,
    상기 제1불순물 주입 공정에 의해 주입된 불순물은 상기 채널 영역에 도핑된불순물과는 반대 형의 불순물인 것을 특징으로 하는 박막트랜지스터 제조 방법.
  15. 제 13 항에 있어서,
    상기 제2불순물 주입 공정에 의해 주입된 불순물은 상기 제1불순물 주입 정에 의해 주입된 불순물과는 다른 형의 불순물인 것을 특징으로 하는 박막트랜지스터 제조 방법.
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100542986B1 (ko) 2003-04-29 2006-01-20 삼성에스디아이 주식회사 박막 트랜지스터, 상기 박막 트랜지스터 제조 방법 및 이를 이용한 표시장치
KR100878284B1 (ko) 2007-03-09 2009-01-12 삼성모바일디스플레이주식회사 박막트랜지스터와 그 제조 방법 및 이를 구비한유기전계발광표시장치
KR100982310B1 (ko) 2008-03-27 2010-09-15 삼성모바일디스플레이주식회사 박막트랜지스터, 그의 제조방법, 및 이를 포함하는유기전계발광표시장치
KR100989136B1 (ko) * 2008-04-11 2010-10-20 삼성모바일디스플레이주식회사 박막트랜지스터, 그의 제조방법, 및 이를 포함하는유기전계발광표시장치
KR102013158B1 (ko) 2012-08-22 2019-08-23 삼성디스플레이 주식회사 게이트 구동회로 및 이를 포함하는 표시장치
CN108400140B (zh) * 2018-02-08 2020-05-05 武汉华星光电技术有限公司 阵列基板及其制造方法
US10901282B2 (en) 2018-02-08 2021-01-26 Wuhan China Star Optoelectronics Technology Co., Ltd. Thin film transistor substrate and manufacturing method thereof

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960030429A (ko) * 1995-01-13 1996-08-17 김광호 박막트랜지스터 액정 디스플레이 소자 및 그 제조방법

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62104173A (ja) * 1985-10-31 1987-05-14 Fujitsu Ltd 半導体装置
US4906587A (en) * 1988-07-29 1990-03-06 Texas Instruments Incorporated Making a silicon-on-insulator transistor with selectable body node to source node connection
TW272319B (ko) * 1993-12-20 1996-03-11 Sharp Kk
US5536950A (en) * 1994-10-28 1996-07-16 Honeywell Inc. High resolution active matrix LCD cell design
TW324862B (en) 1996-07-03 1998-01-11 Hitachi Ltd Liquid display apparatus
US5913113A (en) * 1997-02-24 1999-06-15 Lg Electronics Inc. Method for fabricating a thin film transistor of a liquid crystal display device
JP3319975B2 (ja) * 1997-05-08 2002-09-03 株式会社日立製作所 半導体素子及びそれを用いた液晶表示装置
JP3491805B2 (ja) 1997-08-05 2004-01-26 株式会社東芝 半導体装置の製造方法
US6197624B1 (en) * 1997-08-29 2001-03-06 Semiconductor Energy Laboratory Co., Ltd. Method of adjusting the threshold voltage in an SOI CMOS
US6351010B1 (en) * 1998-09-22 2002-02-26 Sony Corporation Electrooptical device, substrate for driving electrooptical device and methods for making the same
JP4202502B2 (ja) * 1998-12-28 2008-12-24 株式会社半導体エネルギー研究所 半導体装置
US6858898B1 (en) * 1999-03-23 2005-02-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP2002353245A (ja) * 2001-03-23 2002-12-06 Seiko Epson Corp 電気光学基板装置及びその製造方法、電気光学装置、電子機器、並びに基板装置の製造方法
JP2003007719A (ja) 2001-06-21 2003-01-10 Matsushita Electric Ind Co Ltd 薄膜トランジスタおよびそれを用いた表示装置
JP3961240B2 (ja) 2001-06-28 2007-08-22 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6952040B2 (en) * 2001-06-29 2005-10-04 Intel Corporation Transistor structure and method of fabrication
JP4439766B2 (ja) * 2001-08-02 2010-03-24 シャープ株式会社 薄膜トランジスタ装置及びその製造方法
JP5001494B2 (ja) 2001-08-28 2012-08-15 セイコーインスツル株式会社 絶縁性基板上に形成された電界効果トランジスタ
JP2003174172A (ja) 2001-09-26 2003-06-20 Seiko Epson Corp 電界効果トランジスタおよびこれを用いた電気光学装置、半導体装置ならびに電子機器
JP3961310B2 (ja) 2002-02-21 2007-08-22 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR100542986B1 (ko) 2003-04-29 2006-01-20 삼성에스디아이 주식회사 박막 트랜지스터, 상기 박막 트랜지스터 제조 방법 및 이를 이용한 표시장치
US7038276B2 (en) * 2003-05-09 2006-05-02 Toppoly Optoelectronics Corp. TFT with body contacts
KR100515357B1 (ko) 2003-08-14 2005-09-15 삼성에스디아이 주식회사 게이트와 바디가 전기적으로 연결된 박막 트랜지스터와 그제조방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960030429A (ko) * 1995-01-13 1996-08-17 김광호 박막트랜지스터 액정 디스플레이 소자 및 그 제조방법

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